專利名稱：存儲器及其制造方法
技術領域：
本發(fā)明涉及一種半導體元件及其制造方法，更具體而言，涉及一種存儲 器及其制造方法。
背景技術：
非易失性存儲器元件因具有可重復進行數據存入、讀取及抹除等動作的 特性，以及存入的數據在斷電后仍續(xù)存的優(yōu)點，故已廣為個人計算機和電子 設備所采用。
典型的存儲器元件， 一般是被設計成由浮置柵極(floating gate)與控制 柵極(control gate )共同形成的堆迭式柵極結構。浮置柵極配置于控制柵極 和基底之間，并處于浮置狀態(tài)，并無和任何電路相連接。而控制柵極則與字 元線相連接。此外，浮置柵極與控制柵極間以柵間介電層相隔，且浮置柵極 與基底以穿隧介電層相隔。
一般來說，柵極耦合率是決定存儲器元件操作效能的重要參數之一。浮 置柵極與控制柵極之間的柵極耦合率(gate-coupling ratio, GCR)愈大，其 操作所需的工作電壓將愈低，而存儲器元件的操作速度與效率也會隨之提 升。柵極耦合率是指浮置柵極、控制柵極之間的電容值與存儲器總電容值的 比率，因此增加浮置柵極與控制柵極之間的等效電容接觸面積，將有助于提 升柵極耦合率。
然而，在集成電路設計持續(xù)追求高集成度的趨勢下，存儲器元件的每一 個存儲單元所占的面積卻因而必須縮減，且元件的線寬同樣隨之縮小。如此 一來，浮置柵極與控制柵極之間的柵極耦合率也會跟著下降，存儲器元件所 需的操作電壓亦會被迫提高。上述情況對于將存儲器元件應用在低耗能需求 的可攜式電子產品領域相當地不利。
因此，如何在有限的晶片面積下，利用簡單的制造方法制作出具有高柵 極耦合率的存儲器元件，將是目前極為重要的課題。

發(fā)明內容
本發(fā)明提供一種存儲器的制造方法，可以避免控制柵極與基底直接接 觸，并能夠加大浮置柵極與控制柵極之間的電容接觸面積，增加浮置柵極與 控制柵極之間的柵極耦合率。
本發(fā)明提供一種存儲器，其浮置柵極與控制4冊極之間的電容接觸面積較 大，而具有較高的柵極耦合率，以提升元件的使用效能。
本發(fā)明提出一種存儲器的制造方法。首先，提供其上已依序形成有穿隧 介電層、第一導體層與掩模層的基底。接著，圖案化掩模層、第一導體層、 穿隧介電層與基底，而于基底中形成多個溝渠。之后，于溝渠表面形成保護 層。接著，形成多個隔離結構，以填滿溝渠，其中隔離結構的蝕刻速率大于 保護層的蝕刻速率。然后，移除掩模層，以暴露出第一導體層。隨之，于第 一導體層上形成第二導體層。之后，移除部分隔離結構，使隔離結構的表面 低于基底的表面，以暴露出第一導體層與第二導體層的側壁。繼之，于暴露 出的第一導體層與第二導體層的側壁形成第三導體層。接著，圖案化第三導 體層、第二導體層與第一導體層，以形成多個浮置柵極。于基底上形成柵間 介電層。然后，于基底上形成控制柵極。
在本發(fā)明一實施例中，上述保護層例如是復合層。
在本發(fā)明一實施例中，上述復合層的形成方法例如是先于溝渠表面形成
襯層，接著再于溝渠表面形成絕緣層。
在本發(fā)明 一實施例中，上述絕緣層的材料例如是以高密度等離子體化學
氣相沉積法所形成的氧化硅。
在本發(fā)明一實施例中，上述絕緣層的材料例如是氮化硅。
在本發(fā)明一實施例中，上述襯層的形成方法例如是熱氧化法。
在本發(fā)明 一 實施例中，上述移除部分隔離結構的方法例如是濕式蝕刻法。
在本發(fā)明 一 實施例中，上述隔離結構的形成方法例如是先于基底上形成 填滿溝渠的絕緣材料層，接著再移除溝渠以外的部分絕緣材料層。
在本發(fā)明一實施例中，上述絕緣材料層的材料例如是旋涂式介電材料
(spin-on dielectric, SOD )。
在本發(fā)明一實施例中，上述第三導體層的形成方法例如是先形成覆蓋第 二導體層與隔離結構的導體材料層，然后再移除部分導體材料層至曝露出隔離結構表面。
在本發(fā)明 一 實施例中，上述移除部分導體材料層的方法例如是回蝕刻法。
本發(fā)明還提出一種存儲器，其包括多個溝渠隔離結構、多個保護層、柵 極結構與源極/漏極區(qū)。溝渠隔離結構配置于基底中，且溝渠隔離結構的表面 低于基底的表面。保護層配置于溝渠隔離結構與基底之間，且溝渠隔離結構 的蝕刻速率大于保護層的蝕刻速率。柵極結構包括浮置柵極、穿隧介電層、 控制柵極以及柵間介電層。浮置柵極配置于相鄰兩溝渠隔離結構的基底上， 且浮置柵極覆蓋住溝渠隔離結構的部分表面。穿隧介電層配置于浮置柵極與 基底之間?？刂茤艠O配置于基底上，并覆蓋浮置柵極與溝渠隔離結構。柵間 介電層配置于控制柵極與浮置柵極之間，并配置于控制柵極與基底之間。而 源極/漏極區(qū)則配置于柵極結構兩側的基底中。
在本發(fā)明一實施例中，上述保護層例如是復合層。
在本發(fā)明一實施例中，上述復合層包括氧化硅層。
在本發(fā)明一實施例中，上述復合層包括氮化硅層。
在本發(fā)明 一 實施例中，上述溝渠隔離結構的材料例如是旋涂式介電材料。
在本發(fā)明一實施例中，上述浮置柵極的材料例如是摻雜多晶硅。 在本發(fā)明一實施例中，上述控制柵極的材料例如是#>雜多晶硅。 在本發(fā)明一實施例中，上述穿隧介電層的材料例如是氧化硅。
在本發(fā)明一實施例中，上述柵間介電層的材料例如是氧化硅/氮化硅/氧化硅。
本發(fā)明的存儲器的制造方法由于在隔離結構與基底之間形成保護層，因 此可以藉由濕式蝕刻法來移除部分隔離結構，并將用來作為部分浮置柵極的 第三導體層形成在第一導體層與第二導體層的側壁，以增加浮置柵極與控制 柵極之間的接觸面積，而提升柵極耦合率。此外，本發(fā)明的方法藉由筒單的 步驟來增加浮置柵極和控制柵極之間的接觸面積，同時并可藉由保護層來防 止過度侵蝕的情況發(fā)生，因此可以減少工藝成本。
另一方面，本發(fā)明的存儲器，由于部分浮置柵極配置在隔離結構上，使 控制柵極與浮置柵極之間的電容接觸面積增加，因此可提升存儲器的柵極耦 合率，進而降低元件的操作電壓并提升元件效能。
為讓本發(fā)明的上述特征和優(yōu)點能更明顯易懂，下文特舉較佳實施例，并 配合所附圖式，作詳細i兌明如下。


圖1A至圖IE是依照本發(fā)明一實施例所繪示的存儲器的制造流程剖面 示意圖。
主要附圖標記說明
100:基底
102:穿隧介電層
104、118、 120:
106:掩模層
108:溝渠
110:保護層
112:襯層
114:絕緣層
116:隔離結構
122:浮置柵極
124:柵間介電層
126:控制柵極
130:柵極結構
具體實施例方式
圖1A至圖IE是依照本發(fā)明一實施例所繪示的存儲器的制造流程剖面
示意圖。
請參照圖1A,提供基底100?；?00例如是硅基底或其他合適的半導 體基底。接著，在基底100上形成一層穿隧介電層102。穿隧介電層102的 材料例如是氧化硅，其形成方法例如是熱氧化法或化學氣相沉積法。然后， 在穿隧介電層102上形成一層導體層104。導體層104的材料例如是摻雜多 晶硅，其形成方法例如是化學氣相沉積法。接著，在導體層104上形成掩模 層106。掩模層106的材料例如是氮化硅或其他合適的介電材料，其形成方 法例如是化學氣相沉積法。
請參照圖1B，在掩模層106上形成圖案化光致抗蝕劑層(未繪示)，此 圖案化光致抗蝕劑層暴露出部分掩模層106。以圖案化光致抗蝕劑層為掩才莫， 移除暴露出的掩模層106。之后，移除圖案化光致抗蝕劑層。接著，以剩余 的掩模層106為掩模，移除部分導體層104、穿隧介電層102與基底100， 而于基底100中形成溝渠108。上述移除部分導體層104、穿隧介電層102 與基底IOO的方法例如是干式蝕刻法。然后，于溝渠108的表面形成保護層 110。保護層110例如是由多層介電材料層所組合的復合層。也就是說，如 圖1B所示，保護層IIO是由襯層112以及絕緣層114所組成。襯層112的 材料例如是氧化硅。絕緣層114的材料例如是氧化硅或氮化硅。在本實施例 中，襯層112與絕緣層114的材料皆為氧化硅。而形成保護層110的方法例 如是先以熱氧化法在溝渠108表面形成襯層112,接著再以高密度等離子體 化學氣相沉積法于溝渠108表面形成絕緣層114。
請繼續(xù)參照圖1B,在基底100上形成一層填滿溝渠108的絕緣材料層 (未繪示)。接著，移除部分絕緣材料層，以于溝渠108中形成多個隔離結 構116。移除部分絕緣材料層的方法例如是化學機械研磨法或回蝕刻法。在 移除部分絕緣材料層的步驟中，例如是以掩模層106作為研磨終止層或蝕刻 終止層。此外，上述絕緣材料層的材料例如是旋涂式介電材料。在本實施例 中，絕緣材料層可以是以旋轉涂布法所形成的氧化硅層。絕緣材料層例如是 經由兩階段的加熱步驟以將溶劑蒸除而形成。
請參照圖1C,移除掩模層106,而暴露出導體層104。移除掩模層106 的方法例如是濕式蝕刻法。之后，于基底IOO上形成導體層118,其覆蓋住 導體層104與隔離結構116。導體層118的材料例如是摻雜多晶硅，其形成 方法例如是化學氣相沉積法。隨之，移除部分導體層118至暴露出隔離結構 116的表面。移除部分導體層118的方法例如是進行化學機械研磨法，且隔 離結構116例如是作為研磨終止層。而剩余的導體層118覆蓋于導體層104 的上方。
請參照圖1D，移除部分隔離結構116，使隔離結構116的表面低于基底 100的表面，以暴露出導體層118與導體層104的部分側壁。移除部分隔離 結構116的方法例如是濕式蝕刻法，其可以使用由氫氟酸(HF)與氟化氨 (NH4F )組成的混合液來進行的緩沖氧化物蝕刻(buffer oxide etch, BOE )藝。值得注意的是，在本實施例中，構成隔離結構116的絕緣材料層與保護 層110皆為氧化硅，因此進行濕式蝕刻工藝以移除部分隔離結構116時，部 分保護層110亦會被侵蝕，但絕緣材料層的濕式蝕刻速率大于保護層110的
濕式蝕刻速率，兩者的濕式蝕刻選擇比例如是3:1,保護層110因而可以保 護穿隧介電層102不被蝕刻液侵蝕，并使基底100不被暴露出來。在本實施 例中，如圖1D所示，當隔離結構116被移除至其頂部表面低于導體層104 時，位于溝渠108表面的保護層110仍會被保留，以防止基底100與后續(xù)預 形成的控制柵極直接接觸而導致漏電流的現象發(fā)生。在其他實施例中，保護 層100包括氮化硅構成的絕緣層114以及氧化硅構成的襯層112，由于氮化 硅對氧化硅有較高的蝕刻選擇比，因此保護層IOO可以在蝕刻部分隔離結構 116的工藝中提供較佳的保護效果。
請繼續(xù)參照圖1D,于基底100上形成導體層120,其覆蓋導體層118 及隔離結構116。導體層120的材料例如是摻雜多晶硅，其形成方法例如是 化學氣相沉積法。接著，移除位于溝渠108的部分導體層120,以暴露出隔 離結構116的部分表面。移除部分導體層120的方法例如是非等向性的回蝕 刻法。如此一來，剩余的導體層120例如會在導體層104與導體層118的兩 側側壁形成條狀分布。
接著，進行圖案化工藝，同時蝕刻導體層104、導體層118與導體層120， 而于基底IOO上形成塊狀分布的浮置柵極122。在本實施例中，浮置柵極122 除了導體層104與導體層118外，還有位于導體層104與導體層118的側壁 的導體層120,使浮置柵極122的尺寸得以增加。由于導體層120可以增大 浮置柵極122的表面積，因此浮置柵極122與后續(xù)預形成的控制柵極之間的 電容接觸面積亦會增加，進而可提升存儲器的柵極耦合率。
請參照圖1E，于基底IOO上形成柵間介電層124。柵間介電層124例如 是順應性地覆蓋浮置柵極122及隔離結構116。柵間介電層124例如是由氧 化硅/氮化硅/氧化硅(ONO)或氧化硅/氮化硅(ON)堆迭而成的復合介電 層，或者，其亦可以為氧化硅、氮化硅等適當的介電材料。上述這些介電材 料(如氧化硅、氮化硅)的形成方法例如是化學氣相沉積法。之后，在基底 100上形成控制柵極126?？刂茤艠O126的形成方法例如是先于基底100上 形成導體材料層(未繪示)，接著再進行圖案化工藝，蝕刻導體材料層而形 成之?？刂茤艠O126的材料例如是摻雜多晶硅，且其形成方法例如是化學氣相沉積法。由于此控制柵極126除了覆蓋浮置柵極122的頂面之外，同時還 覆蓋了浮置柵極122的側壁，因此增加了控制柵極126覆蓋浮置柵極122的 面積，而提高了控制柵極126與浮置柵極122之間的柵極耦合率。
至于后續(xù)完成此存儲器的方法，如形成源極、漏極、接觸窗與導線等步 驟，應為本領域技術人員所周知，故于此不再贅述。
以下將以圖1E為例，對本發(fā)明的存儲器的柵極結構作說明。
請參照圖1E,本發(fā)明的存儲器包括隔離結構116、保護層110、柵極結 構130以及源極/漏極區(qū)(未繪示)。隔離結構116 (如溝渠隔離結構)配置 于基底100中，且隔離結構116的表面低于基底100的表面。保護層110配 置于隔離結構116與基底100之間。保護層110例如是由復合層所組成，其 包括以熱氧化法形成的氧化硅襯層112及以高密度等離子體化學氣相沉積法 形成的氧化硅或者氮化硅絕緣層114，并且隔離結構116的蝕刻速率大于保 護層110的蝕刻速率。
承上所述，柵極結構130包括浮置柵極122、穿隧介電層102、控制柵 極126以及柵間介電層124。浮置柵極122配置于相鄰兩隔離結構116的基 底100上，并覆蓋住隔離結構116的部分頂表面。浮置柵極122的材料例如 是摻雜多晶硅。穿隧介電層102配置于浮置柵極122與基底100之間，且其 材料例如是氧化硅?？刂茤艠O126配置于基底100上，并覆蓋浮置柵極122 的頂面及側壁與隔離結構116?？刂茤艠O126的材料例如是摻雜多晶硅。柵 間介電層124配置于控制柵極126與浮置柵極122之間，以及配置于控制柵 極126與基底100之間。柵間介電層124例如是由氧化硅/氮化硅/氧化硅 (ONO)堆迭而成的復合介電層。而源極/漏極區(qū)則配置于柵極結構130兩 側的基底100中。
特別說明的是，在本發(fā)明的存儲器的柵極結構130中，由于隔離結構116 的表面低于基底100的表面，使得浮置柵極122會覆蓋隔離結構116的部分 表面，因此加大了浮置柵極122的尺寸，且增加了控制柵極126所覆蓋的浮 置柵極122的面積，進一步提高了柵極耦合率，而使存儲器的效能獲得提升。
綜上所述，本發(fā)明的存儲器的制造方法采用在溝渠隔離結構與基底之間 形成保護層，之后再移除部分隔離結構使隔離結構的表面低于基底的表面， 以形成尺寸加大的浮置柵極。因此，可以藉由增加浮置柵極與控制柵極之間 的接觸面積，來提升所形成的存儲器的柵極耦合率，而達到降低操作電壓及提升元件效能的目的。
此外，在移除隔離結構的同時，與隔離結構相比，蝕刻速率較小的保護 層可以避免保護層被過度移除而暴露出基底的情況發(fā)生，可以進一步免除漏 電流的現象發(fā)生。
再者，本發(fā)明的方法是藉由簡單的步驟來進行工藝，因此可有效地節(jié)省 工藝成本。
雖然本發(fā)明已以較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何 本領域普通技術人員在不脫離本發(fā)明的精神和范圍內，當可進行一些更動與 潤飾，因此本發(fā)明的保護范圍當以所附權利要求書及其等價物所界定者為準。
權利要求
1.一種存儲器的制造方法，包括提供基底，該基底上已依序形成有穿隧介電層、第一導體層和掩模層；圖案化該掩模層、該第一導體層、該穿隧介電層和該基底，而于該基底中形成多個溝渠；于所述多個溝渠的表面形成保護層；形成多個隔離結構，以填滿所述多個溝渠，其中所述隔離結構的蝕刻速率大于該保護層的蝕刻速率；移除該掩模層，以暴露出該第一導體層；于該第一導體層上形成第二導體層；移除部分所述隔離結構，使所述隔離結構的表面低于該基底的表面，以暴露出該第一導體層和該第二導體層的側壁；于暴露出的該第一導體層和該第二導體層的側壁形成第三導體層；圖案化該第三導體層、該第二導體層和該第一導體層，以形成多個浮置柵極；于該基底上形成柵間介電層；以及于該基底上形成控制柵極。
2. 根據權利要求1所述的存儲器的制造方法，其中該保護層包括復合層。
3. 根據權利要求2所述的存儲器的制造方法，其中該復合層的形成方法 包括于所述溝渠的表面形成襯層；以及 于所述溝渠的表面形成絕緣層。
4. 根據權利要求3所述的存儲器的制造方法，該絕緣層的材料包括以高 密度等離子體化學氣相沉積法所形成的氧化硅。
5. 根據權利要求3所述的存儲器的制造方法，該絕緣層的材料包括氮化硅。
6. 根據權利要求3所述的存儲器的制造方法，其中該襯層的形成方法包 括熱氧化法。
7. 根據權利要求1所述的存儲器的制造方法，其中移除部分所述隔離結 構的方法包括濕式蝕刻法。
8. 根據權利要求1所述的存儲器的制造方法，其中所述隔離結構的形成方法包4舌于該基底上形成絕緣材料層，該絕緣材料層填滿所述溝渠；以及 移除所述溝渠以外的部分該絕緣材料層。
9. 根據權利要求7所述的存儲器的制造方法，其中該絕緣材料層的材料 包括旋涂式介電材料。
10. 根據權利要求1所述的存儲器的制造方法，其中該第三導體層的形 成方法，包4舌形成導體材料層，覆蓋該第二導體層和所述隔離結構；以及 移除部分該導體材料層至曝露出所述隔離結構的表面。
11. 根據權利要求IO所述的存儲器的制造方法，其中移除部分該導體材 料層的方法包括回蝕刻法。
12. —種存儲器，包括多個溝渠隔離結構，配置于基底中，所述溝渠隔離結構的表面低于該基 底的表面；多個保護層，配置于所述溝渠隔離結構和該基底之間，且所述溝渠隔離 結構的蝕刻速率大于該保護層的蝕刻速率； 柵極結構，包括浮置柵極，配置于相鄰兩所述溝渠隔離結構的該基底上，且該浮置 柵極覆蓋住所述溝渠隔離結構的部分表面；穿隧介電層，配置于該浮置柵極和該基底之間；控制柵極，配置于該基底上，并覆蓋該浮置柵極和所述溝渠隔離結構；以及柵間介電層，配置于該控制柵極和該浮置柵極之間，及配置于該控 制柵極和該基底之間；以及源極/漏極區(qū)，配置于該4冊極結構兩側的該基底中。
13. 根據權利要求12所述的存儲器，其中該保護層包括復合層。
14. 根據權利要求13所述的存儲器，其中該復合層包括氧化硅層。
15. 根據權利要求13所述的存儲器，其中該復合層包括氮化硅層。
16. 根據權利要求12所述的存儲器，其中所述溝渠隔離結構的材料包括 旋涂式介電材料。
17. 根據權利要求12所述的存儲器，其中該浮置柵極的材料包括摻雜多晶娃。
18. 根據權利要求12所述的存儲器，其中該控制柵極的材料包括摻雜多晶娃。
19. 根據權利要求12所述的存儲器，其中該穿隧介電層的材料包括氧化硅。
20. 根據權利要求12所述的存儲器，其中該柵間介電層的材料包括氧化硅/氮化硅/氧化硅。
全文摘要
本發(fā)明提供一種存儲器的制造方法。首先，提供其上已依序形成有穿隧介電層、第一導體層與掩模層的基底。圖案化掩模層、第一導體層、穿隧介電層與基底，于基底中形成溝渠。之后，于溝渠表面形成保護層。形成隔離結構，以填滿溝渠，隔離結構的蝕刻速率大于保護層的蝕刻速率。然后，移除掩模層，以暴露出第一導體層。于第一導體層上形成第二導體層。之后，移除部分隔離結構，使其表面低于基底的表面，以暴露出第一導體層與第二導體層的側壁。繼之，于暴露出的第一導體層與第二導體層的側壁形成第三導體層。接著，于基底上形成柵間介電層及控制柵極。
文檔編號H01L21/336GK101369581SQ20071014115
公開日2009年2月18日 申請日期2007年8月13日 優(yōu)先權日2007年8月13日
發(fā)明者劉應勵, 王炳堯, 賴亮全 申請人:力晶半導體股份有限公司