專利名稱:低導(dǎo)通阻抗功率場效應(yīng)管vdmos的制作方法
技術(shù)領(lǐng)域:
本發(fā)明涉及一種半導(dǎo)體加工工藝,尤其涉及一種低導(dǎo)通阻抗功率場效應(yīng)管v函os的制 作方法。
背景技術(shù):
目前,M0S (功率場效應(yīng)晶體管)尤其是VDM0S (垂直雙擴(kuò)散功率場效應(yīng)晶體管)器件 以其很大的輸入阻抗、高的開關(guān)速度、電壓控制、熱穩(wěn)定性好等一系列獨(dú)特特點(diǎn),在開關(guān) 穩(wěn)壓電源、高頻加熱、計(jì)算機(jī)接口電路以及功率放大器等方面獲得了廣泛應(yīng)用。
對于VDM0S等M0S型功率器件,獲得足夠高的BVPT (漏源擊穿電壓)和盡可能低的Ron (導(dǎo)通電阻)是設(shè)計(jì)中需要同時(shí)考慮的兩個(gè)主要方面。對于耐壓高的MOS器件,Ron主要由 外延區(qū)電阻決定。外延層愈厚,電阻率越高,擊穿電壓也愈高,同時(shí)導(dǎo)通電阻也越大。因 此,功率MOS器件存在擊穿電壓與導(dǎo)通電阻的矛盾。
如圖l、圖2所示,現(xiàn)有技術(shù)中,VDM0S包括N型VDM0S和P型VDM0S,兩者結(jié)構(gòu)類似,僅 僅是導(dǎo)電類型相反。其顯著特點(diǎn)是源極與漏極分別做在芯片的兩面,形成垂直導(dǎo)電通道, 多個(gè)單胞并聯(lián)實(shí)現(xiàn)大功率。
以N型VDMOS為例,其制作工藝是在N+襯底〈100〉晶向上生長N-高阻外延層,外延層 的厚度及摻雜濃度直接決定VDMOS的擊穿電壓,VDMOS制作過程是在外延層上采用平面自對 準(zhǔn)雙擴(kuò)散工藝,以此在水平方向形成與MOS結(jié)構(gòu)相同的多子導(dǎo)電溝道,溝道長度一般只 有l(wèi) 2um。當(dāng)柵源電壓VGS大于器件的開啟電壓Vth時(shí),水平溝道表面形成強(qiáng)反型層,器 件導(dǎo)通,當(dāng)小于開啟電壓時(shí),存在導(dǎo)電溝道,器件斷開。改變柵壓的大小,可以控制漏極電 流的大小。為了實(shí)現(xiàn)高壓,必須降低外延層的摻雜濃度,但會引起導(dǎo)通電阻的增大,因此, 功率MOS器件存在擊穿電壓與導(dǎo)通電阻的矛盾。
發(fā)明內(nèi)容
本發(fā)明的目的是提供一種既能降低外延層的摻雜濃度實(shí)現(xiàn)高擊穿電壓,又能降低導(dǎo)通 電阻的低導(dǎo)通阻抗功率場效應(yīng)管VDMOS的制作方法。
本發(fā)明的目的是通過以下技術(shù)方案實(shí)現(xiàn)的
本發(fā)明的低導(dǎo)通阻抗功率場效應(yīng)管VDMOS的制作方法,包括步驟
A、 在硅基層上生長外延層;
B、 在外延層上生長場氧化層;
C、 向外延層中進(jìn)行離子注入;
D、 淀積柵氧化層及多晶硅層。
由上述本發(fā)明提供的技術(shù)方案可以看出,本發(fā)明所述的低導(dǎo)通阻抗功率場效應(yīng)管 VDMOS的制作方法,由于在外延層上生長場氧化層后,有一個(gè)向外延層中進(jìn)行離子注入的工
藝,既能降低外延層的摻雜濃度實(shí)現(xiàn)高擊穿電壓,又能降低導(dǎo)通電阻。
圖1為現(xiàn)有技術(shù)中N型VDM0S的結(jié)構(gòu)示意圖; 圖2為現(xiàn)有技術(shù)中P型VDM0S的結(jié)構(gòu)示意圖; 圖3為本發(fā)明的VDM0S的關(guān)態(tài)耐壓曲線示意圖。
具體實(shí)施例方式
本發(fā)明的低導(dǎo)通阻抗功率場效應(yīng)管v畫os的制作方法,其較佳的具體實(shí)施方式
是,包
括
步驟l、在硅基層上生長外延層,所述的硅基層可以為N型硅基層,所述的外延層為N 型外延層;可以為N型硅基層,所述的外延層為N型外延層。 以N型硅基層為例
步驟2、在外延層上生長場氧化層首先在外延層上進(jìn)行干法氧化,然后進(jìn)行濕法氧 化,再進(jìn)行干法氧化,最終生成的場氧化層的厚度為9000—11000A, 一般在10000A左右。 生長場氧化層的工藝溫度范圍為750。C一110(TC。
首先由低溫升至高溫,升溫時(shí)間為96分鐘左右,可以是86 — 106分鐘,并維持高溫時(shí)間 120—140分鐘, 一般是130分鐘左右。然后再降至低溫,降溫時(shí)間為25分鐘左右,可以是15 一35分鐘。
其中,所述濕法氧化的時(shí)間為55—75分鐘, 一般為65分鐘左右。
具體是先用干法氧化幾分鐘,然后長時(shí)間濕法氧化,最后再干法氧化。干法氧化生成 的氧化層質(zhì)量好,但速度慢;濕法氧化生成速度快,質(zhì)量差一點(diǎn)。使用這樣的淀積方法可 以得到速度與質(zhì)量折中的場氧層。
步驟3、向外延層中進(jìn)行離子注入,可以為硼離子或磷離子或其它需要的離子。這部
分普注能夠有效的降低導(dǎo)通電阻,但注入濃度不能過高,否則將引起PN結(jié)的穿通。
步驟4、淀積柵氧化層及多晶硅層淀積柵氧化層時(shí)采用干法氧化,其工藝溫度范圍為750。C一1000。C。
首先由低溫升至高溫,并維持高溫時(shí)間70分鐘左右,可以是60 — 80分鐘,然后再降至 低溫,其中升溫時(shí)間為70分鐘左右,可以為60—80分鐘,降溫時(shí)間為156分鐘左右,可以為 146—166分鐘。用Tsuprem4模擬生成柵氧化層的厚度為490A左右,可以為480-500A。
這一步可以生長高質(zhì)量的柵氧化層,同時(shí)使前一步注入的等離子體實(shí)現(xiàn)再分布。并對 淀積的多晶硅層進(jìn)行光刻,刻蝕出多晶硅圖形,然后對多晶硅進(jìn)行一定的磷摻雜,降低多 晶硅電阻。
步驟4之后還可以包括步驟5、進(jìn)行自對準(zhǔn)雙擴(kuò)散工藝在多晶硅層上開窗口,然后通過窗口向外延層中進(jìn) 行硼注入,并進(jìn)行推阱。推阱的具體過程是指在高溫下使被注入的硼擴(kuò)散,其工藝溫度范 圍為800。C 一1050。C,首先由低溫升至高溫,并維持高溫時(shí)間600分鐘左右,可以為590 — 610分鐘,然后再降至低溫,其中升溫時(shí)間為140分鐘左右,可以為130 — 150分鐘,降溫時(shí) 間為110分鐘左右,可以為100 — 120分鐘。推阱后用Tsuprem4提取Pbody (P體區(qū))結(jié)深為 2. 64um.
之后,再注入磷,并進(jìn)行退火氧化處理。由這兩次擴(kuò)散形成的橫向結(jié)深之差可精確控 制溝道的長度。
然后,再刻接觸孔,并做ARSENIC (鋅)注入,減小接觸孔的電阻防止穿通。再淀積 金屬等。
如圖3所示,可以看出,該器件能夠承受的擊穿電壓在35V以上,能夠用于板級電源的 應(yīng)用中;該圖中橫坐標(biāo)表示源漏極間所加的電壓,縱坐標(biāo)表示源漏極之間流過的電流,可 以看出,當(dāng)電壓為20V時(shí),流過的電流為4.5安培,表示該器件整體導(dǎo)通阻抗非常低。本發(fā)明 所述的低導(dǎo)通阻抗功率場效應(yīng)管VDMOS的制作方法,由于在外延層上生長場氧化層后,有一 個(gè)向外延層中進(jìn)行離子注入的工藝,既能降低外延層的摻雜濃度實(shí)現(xiàn)高擊穿電壓,又能降 低導(dǎo)通電阻。
以上所述,僅為本發(fā)明較佳的具體實(shí)施方式
,但本發(fā)明的保護(hù)范圍并不局限于此,任 何熟悉本技術(shù)領(lǐng)域的技術(shù)人員在本發(fā)明揭露的技術(shù)范圍內(nèi),可輕易想到的變化或替換,都 應(yīng)涵蓋在本發(fā)明的保護(hù)范圍之內(nèi)。
權(quán)利要求
1.一種低導(dǎo)通阻抗功率場效應(yīng)管VDMOS的制作方法,其特征在于,包括步驟A、在硅基層上生長外延層;B、在外延層上生長場氧化層;C、向外延層中進(jìn)行離子注入;D、淀積柵氧化層及多晶硅層。
2、 根據(jù)權(quán)利要求1所述的低導(dǎo)通阻抗功率場效應(yīng)管VDM0S的制作方法,其特征在于, 所述的步驟A中,所述的硅基層為N型硅基層;所述的外延層為N型外延層。
3、 根據(jù)權(quán)利要求1所述的低導(dǎo)通阻抗功率場效應(yīng)管VDM0S的制作方法,其特征在于, 所述的步驟B包括,首先在外延層上進(jìn)行干法氧化,然后進(jìn)行濕法氧化,再進(jìn)行干法氧化, 最終生成的場氧化層的厚度為9000 — 11000A。
4、 根據(jù)權(quán)利要求3所述的低導(dǎo)通阻抗功率場效應(yīng)管VDM0S的制作方法,其特征在于, 所述的步驟B中,生長場氧化層的工藝溫度范圍為750。C一1100。C,首先由低溫升至高溫, 并維持時(shí)間120 — 140分鐘,然后再降至低溫,其中升溫時(shí)間為86 — 106分鐘,降溫時(shí)間為15 一35分鐘,其中,所述濕法氧化的時(shí)間為55 — 75分鐘。
5、 根據(jù)權(quán)利要求1所述的低導(dǎo)通阻抗功率場效應(yīng)管VDM0S的制作方法,其特征在于, 所述的步驟C中,所所注入的離子為硼離子。
6、 根據(jù)權(quán)利要求1所述的低導(dǎo)通阻抗功率場效應(yīng)譽(yù)VDM0S的制作方法,其特征在于, 所述的步驟D中,淀積柵氧化層時(shí)采用干法氧化,其工藝溫度范圍為750nc—100(TC,首先 由低溫升至高溫,并維持時(shí)間60 — 80分鐘,然后再降至低溫,其中升溫時(shí)間為60 — 80分 鐘,降溫時(shí)間為146 — 166分鐘,生成柵氧化層的厚度為480-500A。
7、 根據(jù)權(quán)利要求1所述的低導(dǎo)通阻抗功率場效應(yīng)管VDM0S的制作方法,其特征在于, 所述的步驟D之后還包括步驟E、 進(jìn)行自對準(zhǔn)雙擴(kuò)散工藝在多晶硅層上開窗口,然后通過窗口向外延層中進(jìn)行硼 注入,并進(jìn)行推阱; 之后,再注入磷,并進(jìn)行退火氧化處理。
8、 根據(jù)權(quán)利要求7所述的低導(dǎo)通阻抗功率場效應(yīng)管VDM0S的制作方法,其特征在于, 所述的推阱指在高溫下使被注入的硼擴(kuò)散,其工藝溫度范圍為800。C -1050°C,首先由低 溫升至高溫,并維持時(shí)間590 — 610分鐘,然后再降至低溫,其中升溫時(shí)間為130 — 150分 鐘,降溫時(shí)間為100 — 120分鐘。
全文摘要
本發(fā)明公開了一種低導(dǎo)通阻抗功率場效應(yīng)管VDMOS的制作方法,包括步驟A.在硅基層上生長外延層;B.在外延層上生長場氧化層;C.向外延層中進(jìn)行離子注入;D.淀積柵氧化層及多晶硅層。在外延層上生長場氧化層后,有一個(gè)向外延層中進(jìn)行離子注入的工藝,既能降低外延層的摻雜濃度實(shí)現(xiàn)高擊穿電壓,又能降低導(dǎo)通電阻。
文檔編號H01L21/265GK101369538SQ20071012030
公開日2009年2月18日 申請日期2007年8月15日 優(yōu)先權(quán)日2007年8月15日
發(fā)明者姜巖峰 申請人:北方工業(yè)大學(xué)