專(zhuān)利名稱：減少半導(dǎo)體器件中襯底電流的方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件制造領(lǐng)域，尤其涉及一種減少半導(dǎo)體器件中襯 底電流的方法。
背景技術(shù)：
隨著器件尺寸的減小，短溝道效應(yīng)越發(fā)明顯，襯底電流增大。大的襯
底電流將會(huì)導(dǎo)致一系列器件的可靠性問(wèn)題如器件Snapback擊穿，CMOS 電路的拴鎖效應(yīng)(Latch up effect)和器件壽命的降低等。
由于襯底電流主要來(lái)自于PN結(jié)的漏電流，而PN結(jié)的漏電流主要與半 導(dǎo)體材料的禁帶寬度有關(guān)。如圖l所示，在現(xiàn)有技術(shù)中，各種半導(dǎo)體器件 一般都是直接形成在硅襯底上的，但是由于硅的禁帶寬度為1. 119ev，屬 于窄禁帶半導(dǎo)體，因此硅的PN結(jié)漏電流較大，從而使得半導(dǎo)體器件的襯 底電流也較大。

發(fā)明內(nèi)容
本發(fā)明要解決的技術(shù)問(wèn)題是提供一種減少半導(dǎo)體器件中襯底電流的 方法，可減少襯底電流，從而提高半導(dǎo)體器件的可靠性。
為解決上述技術(shù)問(wèn)題，本發(fā)明提供了一種減少半導(dǎo)體器件中襯底電流 的方法，包括
首先，在硅襯底上生長(zhǎng)第一外延層，且所述第一外延層選用寬禁帶半 導(dǎo)體材料；然后，在所述第一外延層的上生長(zhǎng)第二外延層，且所述第二外延層為 單晶硅。
本發(fā)明由于采用了上述技術(shù)方案，具有如下有益效果，即通過(guò)在硅襯 底上生長(zhǎng)兩層外延層，其中第一外延層為寬禁帶半導(dǎo)體材料，第二外延層 為單晶硅，并且所選的寬禁帶半導(dǎo)體材料與硅具有較好的晶格間匹配，然
后通過(guò)將器件的PN結(jié)形成在所述第一外延層上，從而起到了降低半導(dǎo)體 器件中PN結(jié)的漏電流的作用，進(jìn)而降低了襯底電流，提高了半導(dǎo)體器件 的可靠性。


下面結(jié)合附圖與具體實(shí)施方式
對(duì)本發(fā)明作進(jìn)一步詳細(xì)的說(shuō)明
圖1為按現(xiàn)有技術(shù)制造的半導(dǎo)體器件的剖面結(jié)構(gòu)圖2為本發(fā)明所述方法的一個(gè)實(shí)施例的流程圖3a-3b為在本發(fā)明所述方法過(guò)程中形成的剖面結(jié)構(gòu)圖4為根據(jù)本發(fā)明所述方法制造的半導(dǎo)體器件的剖面結(jié)構(gòu)圖。
具體實(shí)施例方式
如圖2所示，在一個(gè)實(shí)施例中，本發(fā)明包括以下步驟
由于寬禁帶半導(dǎo)體材料具有PN結(jié)漏電小的特性，因此在本發(fā)明中， 首先，在硅襯底上生長(zhǎng)第一外延層。所述第一外延層應(yīng)選用寬禁帶半導(dǎo)體 材料(如可以是ZnS、 SiC、 InP等)，并且應(yīng)保證所選的寬禁帶半導(dǎo)體材 料與硅具有較好的晶格間匹配，即應(yīng)確保所選寬禁帶半導(dǎo)體材料與硅間的 晶格失配盡可能小，以減小因晶格失配而造成的上述兩種材料間的晶格缺陷，進(jìn)而起到提高器件性能的作用。這時(shí)器件的剖面結(jié)構(gòu)如圖3a所示。 這樣，在半導(dǎo)體器件制造的后續(xù)制程中，就可以將該器件的PN結(jié)形成在 該第一外延層內(nèi)，從而起到減少PN結(jié)漏電流，進(jìn)而起到減少襯底電流的 作用。
然后，再在所述第一外延層的上生長(zhǎng)第二外延層，優(yōu)選地，所述第二 外延層為單晶硅，這時(shí)的結(jié)構(gòu)如圖3b所示。
所述第一外延層和第二外延層的厚度取決于所要實(shí)現(xiàn)的半導(dǎo)體器件 的物理尺寸以及所述器件制造工藝過(guò)程中的硅損耗(Silicon loss)。
隨后，就可以根據(jù)所要實(shí)現(xiàn)的半導(dǎo)體器件的具體類(lèi)型，以上述在硅襯 底生長(zhǎng)有第一外延層和第二外延層的結(jié)構(gòu)為基礎(chǔ)，繼續(xù)后續(xù)制程了。例如， 如圖3所示結(jié)構(gòu)的半導(dǎo)體器件就是在根據(jù)本發(fā)明所述方法所形成的上述 結(jié)構(gòu)的基礎(chǔ)上制成的，由該圖可以看出該器件中的PN結(jié)是形成在所述材 料為寬禁帶半導(dǎo)體材料的第一外延層上的，從而起到了降低襯底電流的作 用。
權(quán)利要求
1、一種減少半導(dǎo)體器件中襯底電流的方法，其特征在于，包括首先，在硅襯底上生長(zhǎng)第一外延層，且所述第一外延層選用寬禁帶半導(dǎo)體材料；然后，在所述第一外延層的上生長(zhǎng)第二外延層，且所述第二外延層為單晶硅。
2、 根據(jù)權(quán)利要求l所述減少半導(dǎo)體器件中襯底電流的方法，其特征在 于，所述寬禁帶半導(dǎo)體材料應(yīng)與硅間的晶格失配盡可能小。
3、 根據(jù)權(quán)利要求1或2所述減少半導(dǎo)體器件中襯底電流的方法，其特征 在于，所述第一外延層和第二外延層的厚度取決于所要實(shí)現(xiàn)的半導(dǎo)體器件 的物理尺寸以及所述器件制造工藝過(guò)程中的硅損耗。
全文摘要
本發(fā)明公開(kāi)了一種減少半導(dǎo)體器件中襯底電流的方法，通過(guò)在硅襯底上生長(zhǎng)兩層外延層，其中第一外延層選用寬禁帶半導(dǎo)體材料，第二外延層選用單晶硅，并且所選的寬禁帶半導(dǎo)體材料與硅的晶格間具有較好的匹配性，然后通過(guò)將器件的PN結(jié)形成在所述第一外延層上，從而起到了降低半導(dǎo)體器件中PN結(jié)的漏電流的作用，進(jìn)而降低了襯底電流，提高了半導(dǎo)體器件的可靠性。
文檔編號(hào)H01L21/02GK101452836SQ20071009437
公開(kāi)日2009年6月10日 申請(qǐng)日期2007年12月6日 優(yōu)先權(quán)日2007年12月6日
發(fā)明者呂趙鴻, 錢(qián)文生 申請(qǐng)人:上海華虹Nec電子有限公司