專利名稱：半導體記憶裝置的制作方法
技術(shù)領域：
本發(fā)明涉及隨機存取儲存器等的半導體記憶裝置，特別是連接在動態(tài)型儲存元件上的位線，以讀出放大序列為中心左右各延伸一個交差點(開敞式位線型)的半導體記憶裝置。
背景技術(shù)：
迄今為止，做為半導體記憶裝置，如日本國特開昭59-2365號公報及特開2001-118999號公報。這些公報的技術(shù)，都是以由一個晶體管和單電容制成的動態(tài)型儲存元件、字線、位線構(gòu)成的，同時，構(gòu)成互補位線對的兩條位線以讀出放大列為中心各自左右延伸一個交點方式(開敞位線型)的動態(tài)型RAM為對象的。
上述第一公報中，在利用以MOS電容為信息記憶電容的情況下，在由于周圍電路的操作而引起電源電壓變動的時候，為了消除這個變動無法傳給以讀出放大列為界的左右分割為兩部分的板式電極全體的情況，在每個板式電極中，將和板式電極復數(shù)點聯(lián)接的第一配線平行于位線的同方向配置的同時，將與各個板式電極聯(lián)接的上述各個第一配線用第二配線聯(lián)接，采用將這個第二配線的中央部分通過第三配線和周圍電路的電源線相聯(lián)的構(gòu)配對應于周圍電路的電位發(fā)生變化的時候，均一化全體板式電極的電位。
另一方面，在上述第二公報中，信息記憶電容為COB(Capacitor OverBit-line)型電容、或者是信息記憶電容的一個電極是在層間絕緣膜孔的內(nèi)壁上被制成的圓柱狀電極時，為減輕以位線和板式電極之間存在的寄生電容為起因的板式雜音，以讀出放大列為中心設置在其左右兩側(cè)的復數(shù)個動態(tài)型儲存元件的電容的共同板式電極相互聯(lián)接。
近年，將邏輯電路和動態(tài)型RAM混合制造在一個晶片上的DRAM混裝LSI制品很盛行，但是，上述DRAM混裝LSI上裝配了的動態(tài)型RAM儲存器電容，是比通用DRAM電容小，可望獲得與標準CMOS同等的晶體管特性和降低成本。為此，利用了由標準CMOS制造工序可能制造的平整型儲存元件的混裝動態(tài)型RAM是有效果的。還有，為減小動態(tài)型RAM的尺寸，希望操作方式最好為單節(jié)點方式(開敞位線型)。
然而，有關(guān)單節(jié)點方式的動態(tài)型RAM，本申請的發(fā)明者們詳細討論了干涉雜音后，近年的微小化工序中，相鄰的位線之間的干涉雜音為主要原因，判明了即便是在板式電極上也存在著無法忽視的雜音。為了減小這個板式雜音，即便是利用上述第一第二公報所記載的技術(shù)來安定板式電極電位，也還是不夠充分的。并且，對于相鄰位線之間的雜音未起到作用。還有，任何一個公報中，因為板式電極的制造工序都是與晶體管的柵電極制造工序非為同一工序，所以，制造工序多，有增大晶片成本的缺點。
以下，用圖15及圖16說明有關(guān)由于相鄰位線之間的雜音儲存器陣列的操作余量(margin)的惡化。
如圖15所示，在讀出放大列的左右的每個儲存器陣列MATA、MATB在所配置的單節(jié)點方式的儲存器陣列中，相鄰位線之間存在著寄生電容。做為一個例子，說明選擇儲存器陣MATA的字線WL0A，進行從儲存元件MC讀出數(shù)據(jù)的操作，位線BL1上讀出高電平，其他的位線BL0、BL2～BLn讀出低電平的情況。
這種情況下，因為與位線BL1相鄰的位線BL0和BL2的數(shù)據(jù)為反相數(shù)據(jù)，位線BL1通過相鄰位線之間的寄生電容Cbs01A、Cbs12A接受耦合雜音，在這個位線BL1上顯示的讀出電位變小。另一方面，參照電位的儲存器陣列MATB一側(cè)的位線NBL0～NBLn的電位沒有變動。因此，在根據(jù)讀出放大的放大操作的開始時刻，各個互補位線之間的電位差，互補位線對(BL1、NBL1)的讀出電位差，比其他的互補位線對的小。這種狀態(tài)下，根據(jù)讀出放大進行放大操作的話，因為位線BL1的高電平的讀出余量小，在讀出放大的平衡被破壞的情況下，數(shù)據(jù)被錯誤放大的情況就會發(fā)生。
進一步講，在位線BL1的高電平信號小，其他的位線BL0、BL2～BLn的低電平信號大的狀態(tài)下進行放大操作時，位線BL0、BL2～BLn的放大操作的放大速度快，位線BL1的放大操作的速度慢。即使在這個時候，介于位線之間的寄生電容Cbs01A、Cbs12A在位線BL1上產(chǎn)生逆向雜音、還有，在儲存器陣MATB一側(cè)也介于寄生電容Cbs01B、Cbs12B在位線NBL1上產(chǎn)生逆相雜音。因為這些雜音更加遲延了互補位線對(BL1、NBL1)的放大速度，互補位線對(BL1、NBL1)的數(shù)據(jù)被反相，會有誤讀出的情況。
如此，單節(jié)點方式的儲存陣列，因為相鄰位線之間存在著寄生電容，依賴于從位線讀出的數(shù)據(jù)形式，數(shù)據(jù)有可能被讀錯，特別是，既存于儲存元件中的信號電荷由于泄漏電流等原因減少的情況下，從位線讀出的信號電平就變得更小，誤讀出得可能性也就變得更高。
還有，迄今為止的動態(tài)型RAM中，在讀出放大電路大的情況下，集成化程度低，還有，在構(gòu)成讀出放大電路的N溝道型及P溝道型配對晶體管的操作偏差大的情況下，操作不安定，仍然有數(shù)據(jù)誤讀出的可能性。

發(fā)明內(nèi)容
本發(fā)明的目的是提供，控制位線之間的干涉雜音、板式電極雜音，謀求提高操作余量的單節(jié)點式半導體記憶裝置。
還有，本發(fā)明的其他目的是，在利用平整型儲存元件的動態(tài)型RAM中，改良讀出放大電路附近的平面構(gòu)成，實現(xiàn)高集成化和操作的安定性。
為了達到上述目的，本發(fā)明中，進行了各個位線之間的屏蔽用配線的配置以及盡可能將動態(tài)型儲存元件的板式電極共同化。
還有，為了達到上述的其他目的，本發(fā)明中進行了改變制成位線的配線層用儲存陣列和讀出放大列以及特別制成構(gòu)成讀出放大電路的配對晶體管的柵電極。
也就是，本發(fā)明的半導體記憶裝置包括，包括復數(shù)條字線；復數(shù)條位線，其沿與上述字線交差的方向延伸；動態(tài)型儲存元件，其配置在上述字線和位線的各個交差點上，具有由一個MOS晶體管形成的傳輸門及單電容。上述各個動態(tài)型儲存元件的傳輸門的一端被連接在上述位線上，另一端被連接在上述電容的儲蓄節(jié)點上，而柵極被連接在上述字線上；在上述復數(shù)條位線中的相鄰位線之間，分別配置著屏蔽用第一配線形式，這些屏蔽用第一配線形式沿著上述相鄰位線平行的方向延伸，且在上述相鄰位線同一配線層上制成。
如上，在本發(fā)明中，由于通過配置在相鄰位線之間的屏蔽用第一配線形式，相鄰位線之間的干涉雜音被大幅度降低，所以可以實現(xiàn)數(shù)據(jù)讀出操作的安定化。
還有，本發(fā)明的半導體記憶裝置，包括復數(shù)條字線；復數(shù)條位線，沿與上述字線交差方向延伸；動態(tài)型儲存元件，其被配置在上述字線和位線的各個交差點上。上述各動態(tài)型儲存元件，具有由一個MOS晶體管制成的傳輸門和由儲蓄節(jié)點及板式電極組成的單電容，并且上述傳輸門一端被連接在上述位線上，另一端被連接在上述電容的儲蓄節(jié)點上；柵極被連接在上述字線上；上述字線和上述動態(tài)型儲存元件的板式電極在同一工序中制成；上述板式電極，在復數(shù)動態(tài)型儲存元件之間制成共同板式電極，該復數(shù)動態(tài)型儲存元件包含連接在共同位線上的動態(tài)型儲存元件、和這些動態(tài)型儲存元件的電容和電容相鄰配置的其他動態(tài)型儲存元件。
如上，本發(fā)明中，儲存陣列中所包含的復數(shù)個動態(tài)型儲存元件的板式電極，由于字線的存在被細致分割，然而，包括連接在共同的字線上的儲存元件及相鄰與電容的儲存元件的多數(shù)儲存元件之間的板式電極被共同化，形成了共同的板式電極，所以板式電極就被低阻抗化，同時就板式電極的干涉雜音而言可以謀求到操作的安定化。
還有，本發(fā)明的半導體集成電路，包括至少一個儲存陣列，該儲存陣列具有復數(shù)條字線、沿與上述字線交差方向延伸的復數(shù)條位線、復數(shù)個板式電極、配置在上述字線和位線的各個交差點上的動態(tài)型儲存元件，上述各個動態(tài)型儲存元件具有由一個MOS晶體管制成的傳輸門、和包含儲蓄節(jié)點且與上述板式電極的任何一個連接的單電容，并且上述傳輸門一端被連接在上述位線上，另一端被連接在上述電容的儲蓄節(jié)點上，柵極被連接在上述字線上。上述板式電極的每一個，被配置在上述字線之間且平行于字線方向延伸；在上述板式電極的上層的配線層中，配置了與上述板式電極平行且沿其方向延伸的板式電極襯里配線；上述板式電極和板式電極襯里配線的每一個，在同一個儲存陣列內(nèi)的復數(shù)點被共同聯(lián)接。
特別是，本發(fā)明的特征為，上述板式電極的襯里配線和上述板式電極，位于復數(shù)個儲存陣列之間的區(qū)域中相互電聯(lián)接。
如上，本發(fā)明中，因為板式電極和配置在它上層的配線層中的板式電極襯里配線之間有復數(shù)個聯(lián)接點，所以這個板式電極的低阻抗化就成為了可能。因此，控制了從板式電極中讀出數(shù)據(jù)時的干涉雜音。而且，板式電極因其配置在字線之間且平行于字線延伸，所以板式電極和字線就可能在同一個工序中制成。
再加上，本發(fā)明的半導體裝置，為開敞位線型，至少包括第一及第二儲存陣列， 該第一及第二儲存陣列分別包括復數(shù)條字線、復數(shù)條位線、和動態(tài)型儲存元件，該動態(tài)型儲存元件配置在上述字線和位線的各個交差點上，且具有與上述字線及位線連接的由一個MOS晶體管形成的傳輸門和包含儲蓄節(jié)點及板式電極的單電容，上述第一及第二儲存陣列沿上述位線方向配置，由上述第一儲存陣列的位線和第二儲存陣列的位線構(gòu)成的互補位線對。上述半導體記憶裝置還包括復數(shù)條全局位線，其相對上述儲存陣列被共同配置，且沿上述位線方向延伸；供給板式電位配線，其在上述第一及第二儲存陣列之間共同聯(lián)接上述第一及第二儲存陣列內(nèi)的動態(tài)型儲存元件的板式電極，位于上述復數(shù)全局位線中的被指定的兩條全局位線之間，和上述全局位線在同一配線層制成。
如上，在本發(fā)明中，因為位于讀出放大列左右兩側(cè)的兩個儲存陣列的板式電極由第六配線形式連接，操作時板式電極上產(chǎn)生的雜音均分于兩儲存陣列之間，板式雜音被減小。
再加上，本發(fā)明的半導體記憶裝置，其特征為，包括復數(shù)條字線，與上述字線交差方向延伸的復數(shù)條位線，配置在上述字線和位線的各個交差點上的、由一個MOS晶體管形成的傳輸門及有單電容器的動態(tài)型儲存元件。上述動態(tài)型儲存元件，電容由MOS晶體管構(gòu)成，傳輸門配置在偏離字線方向，上述電容的活性區(qū)域、有位于上述傳輸門的相反一側(cè)的部位沿位線方向擴大了的擴大部分，位線有向著上述傳輸門延伸的突出部分。
如上，本發(fā)明中，在被限制了的區(qū)域內(nèi)可以作到盡可能大的確保動態(tài)型儲存元件的MOS電容的面積。
還有，本發(fā)明的半導體記憶裝置，為開敞位線型，包括第一及第二儲存陣列和讀出放大列，該第一及第二儲存陣列分別包括復數(shù)條字線；沿與上述字線交差方向延伸的復數(shù)條位線；和動態(tài)型儲存元件，其被配置在上述字線和位線的各個交叉點上，且具有與上述字線和位線連接一個MOS晶體管和包含儲蓄節(jié)點的單電容；該讀出放大列配置在上述第一及第二儲存陣列之間，放大由上述第一儲存陣列的位線和第二儲存陣列的位線組成的互補位線對的電位差。上述第一及第二儲存陣列內(nèi)的上述位線被制成在所定層數(shù)的配線層內(nèi)，在上述讀出放大列內(nèi)延伸的位線在與上述所定的層數(shù)配線層不同的配線層內(nèi)制成。
如上，本發(fā)明中，在讀出放大區(qū)域中，因為構(gòu)成互補位線對的兩條位線不僅平行，且它們的配線間隔在讀出放大列方向上均等，所以，即使讀出放大電路的平面設計變得容易，同時晶片的面積亦可變小。
還有，本發(fā)明的半導體記憶裝置，為開敞位線型，包括第一及第二儲存陣列和讀出放大列，該第一及第二儲存陣列分別包括復數(shù)條字線；沿與上述字線交差方向延伸的復數(shù)條位線；和動態(tài)型儲存元件，其被配置在上述字線和位線的各個交叉點上，且具有與上述字線和位線連接一個MOS晶體管和包含儲蓄節(jié)點的單電容；該讀出放大列配置在上述第一及第二儲存陣列之間，放大由上述第一儲存陣列的位線和第二儲存陣列的位線組成的互補位線對的電位差。在上述電容及上述復數(shù)條字線上方的配線層上制成上述復數(shù)條位線，對于相鄰兩組的互補位線對的間距，對應于這兩組互補位線對的兩組讀出放大電路順著位線方向被配置。
特別是，本發(fā)明中的特征是，在對應于兩組互補位線對的兩組讀出放大電路中，構(gòu)成上述各個讀出放大電路的N溝道型配對晶體管相鄰配置，P溝道型配對晶體管亦為相鄰配置。
如上，本發(fā)明中，因為對應于兩組互補位線對的兩組讀出放大電路處于并列于位線方向，讀出放大列方向(字線方向)的平面尺寸被縮小。特別是因為本發(fā)明中的構(gòu)成上述兩組讀出放大電路的N溝道型配對晶體管，P溝道型配對晶體管各自之間均為相鄰配置，削減了N溝道型配對晶體管和P溝道型配對晶體管之間的分離區(qū)域，位線方向的平面尺寸也被減小。
再加上，本發(fā)明的半導體記憶裝置，包括放大互補位線對的電壓差的讀出放大電路；構(gòu)成上述讀出放大電路的P溝道型或者N溝道型的配對晶體管的兩個柵電極在同一活性區(qū)域中相互平行形成；上述兩個柵電極的柵長被設定為上述活性區(qū)域的兩端部分比中央部分長。
如上，本發(fā)明中，因為活性區(qū)域和分離區(qū)域的分界近旁的溝道區(qū)域在閾值電壓近旁很難起到做為晶體管的作用，配對晶體管之間的相對偏差被減小，讀出放大電路的操作安定性就提高了。


圖1(a)表示本發(fā)明第1實施例的動態(tài)型RAM的概略構(gòu)成。
圖1(b)是儲存元件的構(gòu)成圖。
圖2表示同一個動態(tài)型RAM的子陣的詳細構(gòu)成圖。
圖3是圖2的III-III剖面圖。
圖4是圖2的IV-IV剖面圖。
圖5是圖2的V-V剖面圖。
圖6是圖2的VI-VI剖面圖。
圖7表示同一個動態(tài)型RAM的讀出放大列及位于其左右的子陣的電源用配線的平面構(gòu)成圖。
圖8表示同一個動態(tài)型RAM的儲存元件的平面構(gòu)成圖。
圖9表示動態(tài)型RAM的讀出放大電路的平面構(gòu)成圖。
圖10表示本發(fā)明第2實施例的動態(tài)型RAM讀出放大電路的平面構(gòu)成圖。
圖11表示同一個動態(tài)型RAM讀出放大電路的其他平面構(gòu)成圖。
圖12表示構(gòu)成迄今為止動態(tài)型RAM讀出放大電路的配對晶體管的構(gòu)成圖。
圖13表示構(gòu)成本發(fā)明第3實施例的動態(tài)型RAM讀出放大電路的配對晶體管平面的構(gòu)成圖。
圖14表示本發(fā)明第1實施例的動態(tài)型RAM晶片的全體構(gòu)成圖。
圖15表示迄今為止的動態(tài)型RAM的概略構(gòu)成圖。
圖16表示迄今為止的動態(tài)型RAM的以雜音混入為原因的數(shù)據(jù)誤讀出操作的說明圖。
具體實施例方式
以下，參照

本發(fā)明最好的實施例。
(實施例1)圖14表示本發(fā)明第1實施例的動態(tài)型RAM晶片的全體概略構(gòu)成圖。
同圖中，10是構(gòu)成動態(tài)型RAM的儲存晶片，在這個儲存晶片10中，1是配置在圖左端的儲存器控制電路方塊，2是上述儲存器控制電路方塊1的配置在圖中右側(cè)的導線及光頻放大器和列選擇電路方塊，3是中央部的儲存晶片10被沿長方向配置的低頻譯碼器及字線驅(qū)動電路方塊，4是配置在圖的右端的內(nèi)部電源發(fā)生電路方塊，5是上述低頻譯碼器及字線驅(qū)動電路方塊3的圖中上方及下方兩分割配置的儲存器方塊。
上述的各個儲存器方塊5，有沿儲存晶片10的長方向配置了的十六個存儲器陣列6。上述存儲器陣列6，如擴大圖所示，由在儲存器晶片10的短方向上配置的兩列存儲晶片陣列(以下稱其為子陣)8，配置在同一行的兩個子陣8之間的的讀出放大列7，設置在上下子陣8之間的字線襯里區(qū)域9組成。構(gòu)成上述讀出放大列7的各個讀出放大電路的是包含著CMOS型門閂電路構(gòu)成。本實施例的動態(tài)型RAM，是由以上述讀出放大列7為中心的向左延伸的位線及向右延伸的位線所組成的互補位線對所構(gòu)成的。也就是所謂的單交點方式(開敞位線方式)的構(gòu)成。
在上述的儲存器方塊5上，制成貫通各個存儲列6延伸的復數(shù)個全局位線(圖中未示)，這些各個全局位線，由在各個存儲器陣列6中的接通方法(圖中未示)，和各個存儲器陣列6選擇連接。在上述導線及光頻放大器和列選擇電路方塊2上，圖中未示，包含選擇上述全局位線的列選擇電路，對由上述列選擇電路所選擇的全局位線對進行放大操作的導放大電路，和對上述全局位線對進行數(shù)據(jù)寫入操作的光頻放大電路。還有，在上述內(nèi)部電源發(fā)生電路方塊4上，圖中未示，包括降壓電路，板式電極電位發(fā)生電路，和位線予充電電位發(fā)生電路。
在擴大圖所示的一個子陣8中，設置了字線32條，冗長字線1條，以及與它們交叉且延長的位線32條，在這些字線和位線的交點上，聯(lián)接了由一個晶體管和單電容構(gòu)成的動態(tài)型儲存元件。因為在一個子陣8內(nèi)設置了32條字線和32條位線，儲存元件數(shù)就為32×32＝1024個。因為在各個存儲器陣列6上，設置了64個子陣8，還因為在位線方向設置了16個存儲器陣列6，所以，記憶電容就變成了1024×64×16＝1M。又因為儲存器方塊5在上下設置了兩個，全體就變成了擁有1M×2＝2M位的記憶電容。
圖1(a)表示在圖14中擴大圖所表示的兩個子陣8及配置在它們之間的讀出放大列7的具體構(gòu)成。
在圖1(a)中，MATA是位于讀出放大列7左側(cè)的子陣，MATB是位于其右側(cè)的子陣，WL0A～WlnA及WL0B～WLnB是各個字線，BL0～BLn及NBL0～NBLn是位線，由同一列一對位線(BL0、NBL0)～(BLn、NBLn)構(gòu)成互補位線。MC是由一個晶體管和單電容組成的動態(tài)型儲存元件，SA0～San是讀出放大電路包含CMOS型門閂電路。還有，PLT是上述儲存元件MC的公共板式電極，包括被連接在一條字線(例如WL0A)上的復數(shù)個儲存元件MC，與這些儲存元件和電容相鄰連接的其他復數(shù)個儲存元件MC(在圖1(a)中是連接在字線WL1A上的復數(shù)個儲存元件MC)而制成的復數(shù)個儲存元件MC之間共同電極。WLDA及WLDB是字線的驅(qū)動電路。讀出放大列7具有復數(shù)個讀出放大電路SA0～SAn。
并且，在圖1(a)中，SLD是區(qū)別于各個子陣MATA、MATB，相鄰連接的位線BL0～BLn之間，以及分別配置在各個相鄰連接位線之間的多條第一配線形式。在這個第一配線形式上，電源電位VDD做為固定電源被提供。位線BL0～BLn、NBL0～NBLn制成在第一層金屬配線層上，上述第一配線形式也和上述位線BL0～BLn、NBL0～NBLn制成在同一層配線層上。Cbs表示上述位線BL0～BLn、NBL0～NBLn和上述第一配線形式SLD之間的寄生電容。
本實施例中，如上所述，在子陣MATA內(nèi)相鄰連接的BL0～BLn之間，以及子陣MATB內(nèi)相鄰連接的位線NBL0～NBLn之間，設置了與這些位線制成在同一配線層上的第一配線形式，這個第一配線形式SLD的電位被設定為固定電位VDD。因此，在從儲存元件MC向互補位線對讀出記憶信息時，或是對應于讀出到位線的微小電位差在讀出放大電路SA0～SAn中放大時，因為這些第一配線形式SLD可提供屏蔽線的機能，就可以大幅度降低介于相鄰連接位線之間的寄生電容而產(chǎn)生的混入數(shù)據(jù)讀出時的雜音雜音，可使數(shù)據(jù)讀出操作更加安定。
上述儲存元件MC的電路圖表示在圖1(b)中。同圖1(b)中，Q1是由P溝道型MOS晶體管制成的傳輸門，Q2同樣是用P溝道型MOS晶體管構(gòu)成的電容器，形成了并行平板型儲存元件。在圖1(b)中例舉了P溝道型MOS晶體管構(gòu)成的傳輸門Q1和電容Q2，但是這些元件Q1、Q2亦可以用N溝道型MOS晶體管構(gòu)成。WL是字線，BL是位線，上述字線聯(lián)接于傳輸門Q1的柵極，位線BL聯(lián)接于傳輸門Q1的源極或是漏極中的一個，傳輸門Q1的源極或漏極的另一端聯(lián)接于MOS電容Q2的儲蓄節(jié)點N，MOS電容Q2的板式電極P聯(lián)接于上述共同電極的共同板式電極PLT。
圖2表示上下并列的兩個子陣MATA，位于這兩個子陣之間的字線襯里區(qū)域JT的更詳細構(gòu)成。在同圖的子陣MATA中，BL0～BL7是在第一層的金屬配線層上制成的位線。SAsect0及SAsect1是讀出放大列，WL是用集成硅制成的字線，WLMT是在第二層金屬配線層上制成的字線的襯里配線，PLT是共同板式電極，由集成硅配線制成的同時，是共同了一條字線WL所連接的復數(shù)個儲存元件MC和與這些儲存元件相鄰連接的其他復數(shù)個儲存元件MC共同化的板式電極。
還有，PLAMT是在第二層金屬配線層上制成的板式電極襯里配線，SLDM是上述第一配線形式，在第一層金屬配線上制成的同時，也位于相鄰連接的位線BL0～BL7之間。SLDM2是在第二層金屬配線層上制成的第二配線形式，是與上述第一配線形式SLDM1交叉并沿字線WL的延伸方向配置的。在各個交叉點，通過以下敘述的接點VIA1(圖中用黑圓點表示)共同連接在第一配線形式上。做為固定電源的電源電位VDD被提供給第二配線形式SLDM2，這個電源電位VDD是經(jīng)過第二配線形式SLDM2提供給第一配線形式SLDM1。JT是字線襯里區(qū)域，是在連接字線WL和字線襯里配線WLMT的同時，又是為連接共同板式電極和板式電極襯里配線PLTMT的區(qū)域。還有，圖中黑圓點所表示的VIA1是連接第一層的金屬配線和第二層金屬配線的接點，圖中×表示的CW是連接第一層的配線和集成硅及活性區(qū)域的接點。
本實施例中，上述第一配線形式SLDM1，平行于位線BL0～BL7且和這些位線制成在同一配線層中。在子陣MATA的左右端部通過接點CW與子陣MATA的基板相連。還有，上述第二配線形式SLDM2，與字線的襯里配線WLMT制成在同一配線層上且平行于這些字線的襯里配線WLMT而配置。
圖3是上述圖2的子陣MATA中的III-III線的剖面圖。圖4是字線襯里區(qū)域JT中的IV-IV線的剖面圖。圖3中，為使被共同化了的復數(shù)個儲存元件MC的共同板式電極PLT能位于相鄰的兩條字線WL之間且平行于這些字線延伸，在制成字線WL的同一工序中制成第一層集成硅層。還有，第一配線形式SLDM1，在和第二配線形式SLDM2的交點上，通過連接第一層金屬配線和第二層金屬配線的接點VIA1連接，同時通過在左右端部連接這個第一配線形式SLDM1和活性區(qū)域n+的接點CW提供給基板NEWLL固定電位VDD。還有，在第一配線形式的上方制成第二配線形式，在這個配線層中，位于一個子陣8內(nèi)的共同板式電極PLT上方的部位制成板式電極襯里配線(第四配線形式)PLTMT。在上述第二層配線層中，以這個板式電極襯里配線為中心，在其相鄰的左右字線襯里配線WLMT以平行于板式電極PLTMT延伸的形式被制成，還有，相鄰于這個字線襯里配線(行選擇信號配線)WLMT的左右制成上述第二配線形式SLDM2。因此，從圖3可以明確，板式電極襯里配線(第四配線形式)PLTMT位于其左右兩條字線襯里配線WLMT之間。
因此，如從圖2可以明白一樣，在任意的四條字線襯里配線WLMT周圍，左側(cè)的兩條字線襯里配線(行選擇信號配線)WLMT、WLMT之間配置了板式電極襯里配線(第四配線形式)PLTMT。中央的兩條字線襯里配線WLMT、WLMT之間配置了第二配線形式SLDM2，和配置在右側(cè)兩條字線襯里配線WLMT、WLMT之間的板式電極配線PLTMT有關(guān)。也就是說，在每相鄰兩條字線襯里配線WLMT、WLMT之間，每一個都交叉配置著第二配線形式SLDM2和板式電極襯里配線PLTMT。因此，第二配線形式SLDM2，在每兩條字線襯里配線，這兩條相鄰的兩條字線襯里配線之間配置一條，板式電極襯里配線PLTMT也在每兩條字線襯里配線配置一條。
圖4中，在字線襯里區(qū)域JT上，板式電極襯里配線PLTMT連接在位于接點VIA1及接點CW直下方的共同板式電極PLT上。還有，字線襯里配線WLMT，通過接點VIA1進入第一層配線層后，為避開共同板式電極PLT的兩端彎曲了左端或是右端，再通過接點CW與集成硅層的字線WL相連。
圖5是圖2的共同板式電極PLT中的V-V線的剖面圖。圖6是上述第二配線形式SLDM2中的VI-VI線的剖面圖。圖5中，子儲存區(qū)域上的第一層金屬配線層上復數(shù)條位線BL和上述第一配線形式SLDM1交替制成。在第二層的金屬配線層上制成了板式電極襯里配線PLTMT，這個襯里配線PLTMT在字線襯里區(qū)域JT上通過接點VIA1及接點CW與集成硅層的共同板式電極PLT相連。還有，圖6中，子儲存區(qū)域，則是由在第一層金屬配線層中的復數(shù)位線BL和第一配線形式SLDM1交替構(gòu)成。還有，在第二層金屬配線層上制成的第二配線形式SLDM2，在和第一配線形式SLDM1的交點上通過接點VIA1和這個第一配線形式SLDM1相連。且，圖3～圖6中，省略了有關(guān)儲存元件及電容的斷面構(gòu)造說明。
通過以上的說明和圖2、圖3及圖6可以知道，因為第一配線形式SLDM1和第二配線形式以網(wǎng)狀配置，將固定電位VDD從第二配線形式SLDM2提供給第一配線形式SLDM1，所以可以將固定電位VDD在低阻抗的情況下提供給第一配線形式SLDM1。因此，在相鄰的位線BL之間制成的這個第一配線形式SLDM1的屏蔽機能可以更安定的發(fā)揮。
并且，如圖2及圖3所表示的一樣，因為將上述第一配線形式SLDM1的固定電位VDD也提供給基板NWELL，使基板電位和第一配線形式SLDM1的固定電位相同，所以也可謀求到基板電位的安定化。
還有，如本實施例的方法，在字線WL和共同板式電極PLT在同一制造工序中同在集成硅層上制成的構(gòu)造的儲存元件中，共同板式電極PLT由于位于其左右的字線WL在同一個儲存器陣列MATA中被分段，微小化，所以這個被微小化了的共同板式電極PLT的電阻值就會變高。但在本實施例中，在共同板式電極PLT的上層(與字線襯里配線WLMT及上述第二配線形式SLDM2同一配線層)中，制成了板式電極襯里配線(第四配線形式)PLTMT，因為這個板式電極襯里配線PLTMT在各個字線襯里區(qū)域中通過接點VIA1、CW與集成硅層的共同板式電極共同連接，所以共同板式電極PLT的低阻抗化就變成了可能。因此，在從共同板式電極PLT中讀出數(shù)據(jù)時控制雜音雜音，可以謀求數(shù)據(jù)讀出操作的安定化。
在加上，根據(jù)圖4可知，因為是在字線襯里配線WLMT的左右配置板式電極襯里配線PLTMT和第二配線形式的構(gòu)造，可以降低兩條字線WL的雜音雜音，所以可以謀求數(shù)據(jù)讀出的安定化。
在本實施例中，所使用的是如圖1(b)所示的用平板型(并行平板型)MOS電容的儲存元件。這個平板型儲存元件，相對于使用如層疊型電容或是槽(trench)型電容似的立體型電容的儲存元件來講，儲存元件面積大，構(gòu)造單純。為此，位線間距和字線間距被緩和，對于CMOS工序來講沒有必要增加特別的制造工序。因此，在使用平板型儲存元件的情況下，特別是取得現(xiàn)在所述的構(gòu)成變得容易，應和操作安定性的制造成本的降低就成為了可能。
且，本實施例中，在集成硅層上制成了字線WL及共同板式電極PLT，但是，使用以集成硅和鎢的疊層構(gòu)造為代表的構(gòu)造也是可以的，只是要在同一制造工序中制成字線和板式電極即可。還有，在本實施例中，在第一金屬配線層上制成位線BL及第一配線形式SLDM1，但是也可以用其他的配線材料和把它們制成在其他配線層上，只是要在同一制造工序中制成字線和第一配線形式SLDM1即可。
圖7，是表示本實施例的動態(tài)型RAM中供電方法的一種，也表示電源供給用金屬配線層的構(gòu)成。
在同圖中，BL0～BL5及NBL0～NBL5是位線，都制成在第一層金屬配線層中，同時，同一行的位線(BL0、NBL0)～(BL5、NBL5)構(gòu)成互補位線對。MBL0～MBL3是和上述位線BL0～BL5、NBL0～NBL5同一方向延伸且貫通各個存儲陣列6的全局位線，制成在第三層金屬配線層上，在各個存儲陣列6內(nèi)的讀出放大區(qū)域中通過所定的接通方法(圖中未示)有選擇的連接在哪個位線上。
還有，SLDM1是配置在，相鄰位線BL0～BL5之間，及相鄰位線NBL0～NBL5之間的第一配線形式，在第一層金屬配線層中被分段成所規(guī)定的長度而制成。這些第一配線形式SLDM1被分段的理由在以后敘述(在圖8中說明)。SLDM2是與上述第一配線形式SLDM1交叉制成的第二配線形式，制成在第二金屬配線層上，制成等間距復數(shù)條的同時，在和上述第一配線形式SLDM1的交叉點上通過接點VIA1(圖中的黑圓點所示)和第一接線形式SLDM1相連。還有，在這個第二配線形式中，如下面所述被提供固定電位VDD的同時，在字線襯里區(qū)域JT中通過接點VIA1與儲存器陣列6的基板相連，安定化這個基板電位。
還有，SLDM3是第三配線形式，制成在第三層金屬配線層上，和上述全體位線MBL0～MBL3同方向(位線方向)且在同一配線層上平行延伸，在和上述第二配線形式SLDM2的各個交點上通過接點VIA2(圖中的×所示)和第二接線形式的SLDM2連接。還有，這個第三配線形式SLDM3，以夾在所定的兩條全局位線(同圖中MBL2和MBL3)之間制成一條的方式，做為全體在以等間距制成復數(shù)條的同時，將儲存器陣列6的區(qū)域貫通圖7中的橫方向上的各個子陣8及讀出放大7，使其到達圖14中所示的連接在內(nèi)部電源發(fā)生電路方塊4上的電源配線VBP、VCP、VDD、VSS的配置區(qū)域。并且，在這個配置區(qū)域及各個讀出放大列7中，各個第三配線形式SLDM3，通過接點VIA3(圖中△所示)共同連接于電源配線VDD，從內(nèi)部電源發(fā)生電路方塊4的電源配線VDD接受電源，在將這個接受了的固定電位共同供給讀出放大列7的各個讀出放大電路SA0～SAn的同時，經(jīng)過各個第二配線形式SLDM2共同供給第一配線形式SLDM1。且，將第三配線形式SLDM3共同連接于內(nèi)部電源發(fā)生電路方塊4的接地配線VSS及讀出放大電路SA0～SAn的接地配線，將接地電位(固定電位)提供給第一配線形式亦可。
如此，第一配線形式的固定電源(電源電位VDD)的提供是由擁有第二及第三配線形式SLDM2、SLDM3的三層構(gòu)造而形成，在第一及第二配線層中這些第一及第二的配線形式SLDM1、SLDM2被制成多數(shù)條，形成了在這些配線層之間的相互網(wǎng)狀交叉的多重網(wǎng)眼構(gòu)造。因此，通過這樣的構(gòu)造提供固定電位VDD，在包括讀出放大列7的存儲器列陣6的全區(qū)域上將固定電位VDD均勻且低阻抗地提供給第一配線形式成為可能，其結(jié)果，因為可以有效地降低在存儲器列陣6內(nèi)的數(shù)據(jù)讀出及寫入操作中的相鄰位線之間的雜音雜音，所以減少了對位置的依賴且安定的操作成為可能。
接下來，說明有關(guān)圖7的內(nèi)容。同圖中，PLTMT是板式電極襯里配線(第四配線形式)，是為供給圖1(b)的儲存元件的板式電極P板式電極電位VC P的配線，在子陣8的第二層金屬配線層制成的同時沿交叉于全局位線MBL0～MBL3的方向延伸。
還有，圖7中，PLTMT2是板式電極電位VCP供給配線(第五配線形式)，在與上述板式電極襯里配線PLTMT的交叉方向，即位線方向延伸，與全局位線MBL0～MBL3同一方向及同一配線層(第三金屬配線層)上制成。上述第五配線形式PLTMT2，在位線襯里區(qū)域JT中，和以讀出放大列7為中心在其兩側(cè)配置的子陣8的各個板式電極襯里配線PLTMT的交點上通過接點VIA2(圖中×所示)連接。
還有，上述第五配線形式PLTMT2，以夾在兩條全局位線(圖7中的MBL3和與其相鄰的圖中未示的全局位線)的方式配置，全體則是被制成等間距的復數(shù)條，以一個字線襯里區(qū)域JT和與其相鄰的一個子陣8為一個單位，在這個一個單位的區(qū)域內(nèi)至少配置一條。因此，由于對應于復數(shù)條板式電極襯里配線(第四配線形式)PLTMT有復數(shù)條第五配線形式PLTMT2呈交叉狀配置，所以供給兩子陣MATA、MATB的各個共同板式電極PLT的板式電極電位VCP的構(gòu)成是網(wǎng)狀。這些第五的配線形式PLTMT2延伸到貫通各子陣8的區(qū)域的，連接內(nèi)部電源發(fā)生電路方塊4的電源配線的配置區(qū)域，將這個電源方塊4中生成的板式電極電位VCP通過電源配線(用同符號VCP表示)供給板式電極襯里配線PLTMT。這個板式電極襯里配線PLTMT，如圖2所表示的，在各個字線襯里區(qū)域JT中供給共同板式電極PLT板式電極電位VCP。
如此，在本實施例中，復數(shù)條的第五配線形式PLTMT2，聯(lián)接著以讀出放大為中心配置在其兩側(cè)的子陣8的復數(shù)條板式電極襯里配線(第四配線形式)PLTMT，因為各個子陣8的共同板式電極PLT低阻抗連接，所以，可使操作時共同板式電極PLT發(fā)生的雜音雜音均等。還因為各個子陣8的共同板式電極PLT低阻抗連接，對于在操作一側(cè)的子陣8的共同電極PLT上發(fā)生的雜音雜音，其他的子陣8的共同板式電極PLT做為平滑電容而作用，所以共同板式電極PLT上發(fā)生的雜音進一步可以降低，可進一步謀求操作的安定化。
還有，圖7中，BP是位線予充電電位的供給線，VSSL是接地電位供給線，這些供給線BP、VSSL都沿全局位線MBL0～MBL3同一方向延伸，且在同一配線層(第三金屬配線層)上制成復數(shù)條。還有，這些供給線BP、VSSL，都是被兩條全局位線夾著的方式配置的，同時在各個子陣8內(nèi)按所定的間距配置，兩個字線襯里區(qū)域JT、JT之間至少包含一條以上的配置。上述位線予充電電位供給線BP及接地電位供給線VSSL，到達貫通各個子陣8及讀出放大列7連接在內(nèi)部電源發(fā)生電路方塊4的電源配線的配置區(qū)域，從這個電路方塊4接受位線予充電電位VCP及接地電位V SS。
且，在本實施例中說明了有關(guān)位線襯里構(gòu)造的動態(tài)型RAM，但即便是具有子位線和總位線的階層位線構(gòu)造的動態(tài)型RAM，同樣可以適用是當然的。也就是在字線的襯里構(gòu)造中，位于子陣8之間的區(qū)域是字線襯里區(qū)域JT，而階層字線構(gòu)造的動態(tài)型RAM中，盡管沒有圖示，位于子陣8之間的區(qū)域就成為子位線驅(qū)動電路區(qū)域。還有，本實施例已經(jīng)敘述了的字線襯里構(gòu)造的動態(tài)型RAM中，為有選擇活性化字線中的任何一條的行選擇信號配線作了字線襯里配線WLMT，但階層位線構(gòu)造的動態(tài)型RAM中，行選擇信號配線相當于總字線。
(儲存元件的具體構(gòu)成)圖8表示本實施例的包括動態(tài)型RAM的儲存元件MC的具體平面構(gòu)成。
在同圖中，WL是字線，BL是位線，PLT是共同板式電極，SLDM1是配置在相鄰位線BL、BL之間的第一配線形式，都與位線BL制成在相同的第一層金屬配線層上。SLDM2是第二配線形式，制成在第二金屬配線層上。MC，如圖1(b)所示，由一個MOS晶體管的傳輸門Q1和一個MOS晶體管構(gòu)成的MOS電容Q2所組成的儲存元件。將這個儲存元件以排列的方式配置的情況時，如圖8所示，是以在位線方向配置四個，字線方向配置兩個的共計八個為一個單位。
還有，在圖8中，OD是上述儲存元件MC的活性區(qū)域，這個活性區(qū)域OD和字線WL重合的部分形成了做為傳輸門Q1的部分。還有，這個活性區(qū)域OD和共同板式電極PLT重合的部分形成了做為MOS電容Q2的部分。VIA1是連接上述第一配線形式SLDM1和第二配線形式SLDM2的接點。如從圖8可知道的一樣，上述共同板式電極PLT是共同包括連接在一條共同字線WL上的儲存元件MC及其相鄰的儲存元件的復數(shù)個儲存元件的。
在本實施例中，為了在限定的區(qū)域內(nèi)盡可能增大MOS電容Q2的面積，采用了如下的構(gòu)成。接下來，以位于圖的左下的粗線所圍的儲存元件為例加以說明。這個儲存元件MC，具有將共同板式電極PLT的下半部分的區(qū)域沿圖中向右方向的位線方向突出的擴大部分in，也就是構(gòu)成引出型(高低形狀)的MOS電容Q2。為了配合這個共同板式電極PLT的突出形狀，在它近旁配置的字線WL也沿突出部分的圖中右方向彎曲。如此配合共同板式電極PLT的突出形狀，傳輸門Q1的位置，就不在位線BL的直下方，設定在圖中上側(cè)的偏離字線方向的位置，于此同時，連接在這個傳輸門Q1的位線BL也制成向著傳輸門Q1向圖中上側(cè)延伸的突出部分ex，在這個突出部分ex的先端的近旁制成接點CW，通過這個接點CW連接著上述突出部分ex和傳輸門Q1。還有，為了不是上述位線的突出部分ex和第一配線形式SLDM1不短路，第一配線形式SLDM1在位線的突出部分ex和傳輸門Q1的連接部分，即接點CW附近制成為斷離構(gòu)造。
位于圖中左下方的儲存元件MC(R0)的右側(cè)的儲存元件MC(M0)是儲存元件MC(R0)的左右對稱儲存元件，位于圖中儲存元件MC(M0)的右側(cè)的儲存元件MC(M180)是儲存元件MC(R0)的上下對稱儲存元件，位于圖中儲存元件MC(M180)的右側(cè)的儲存元件MC(R180)是儲存元件MC(R0)的上下對稱儲存元件。與這個位線BL方向同一列的四個儲存元件MC(R0)、MC(M0)、MC(M180)和MC(R180)做為局部單位，在位線方向上配置了與上述局部單位的儲存元件上下對稱的另外四個局部單位儲存元件。
如以上的儲存元件MC的配置，在本實施例中，可以在用小面積大的MOS電容Q2的同時，有效地構(gòu)成具有對于位線干涉雜音的屏蔽效果的第一配線形式SLDM1也成為了可能。因此，可以得到謀求到縮小晶片尺寸和安定性兩立的動態(tài)型RAM。
(實施例2)接下來說明本發(fā)明的第2實施例的半導體記憶裝置。本實施例是關(guān)于改良動態(tài)型RAM中的讀出放大電路及平面構(gòu)成的例子。
首先，在說明本實施例前，先說明圖9的平面構(gòu)成。在同圖中，BL0、BL1、NBL0和NBL1每個都是位線，位線BL0和NBL0構(gòu)成互補位線對，BL1和NBL1亦構(gòu)成位線對。這些位線BL0、BL1、NBL0和NBL1制成在子陣8區(qū)域和讀出放大區(qū)域雙方的同一金屬配線層(第一層金屬配線層)中。
還有，NSA0、NSA1、PSA0和PSA1，每對都是制成在讀出放大電路(COMS型門閂電路)內(nèi)配對晶體管。各個位線對(BL0、NBL0)、(BL1、NBL1)中，一組位線BL0、BL1和另一組位線NBL0、NBL1以上述配對晶體管NSA0、NSA1、PSA0和PSA1為中心相反配置且反向延伸，構(gòu)成單交點式(開敞位線式)的儲存陣列。
圖9中，相鄰配置構(gòu)成一組位線對(BL0、NBL0)用讀出放大電路的N溝道型配對晶體管NSA0及P溝道型配對晶體管PSA0，也相鄰配置構(gòu)成另一組位線對(BL1、NBL1)用讀出放大電路的N溝道型配對晶體管NSA1及P溝道型配對晶體管PSA1，構(gòu)成互補位線對的各個BL0、NBL0及BL1、NBL1的配線長大致相同。
因此，圖9中，對于兩對互補位線兩組讀出放大電路被分割成兩列而配置，而實際上各個位線間距中可以構(gòu)成一個讀出放大電路，也可以縮小讀出放大電路平面面積。還有，因為可以均等保持構(gòu)成互補位線對的兩條位線之間的電容負荷的均衡，操作的安定化就成為可能。
其次，基于圖10說明本實施例的半導體記憶裝置。
同圖所示的讀出放大電路的平面構(gòu)成中，位線BL0、BL1、NBL0和NBL1為，在子陣(儲存陣列)區(qū)域中制成在第一層金屬配線層上，在讀出放大區(qū)域中的延伸部分則制成在不同于第一層的第二層金屬配線層上的構(gòu)成。還有，在子陣區(qū)域中，圖10右側(cè)的子陣區(qū)域中的第奇數(shù)個(同圖中是第1個)的位線NBL0和圖10左側(cè)的子陣區(qū)域的第偶數(shù)個(同圖中是第0個)的位線BL0構(gòu)成互補位線對，圖10右側(cè)的子陣區(qū)域中的第偶數(shù)個(同圖中是第0個)的位線NBL1和圖10左側(cè)的子陣區(qū)域的第奇數(shù)個(同圖中是第1個)的位線BL1構(gòu)成互補位線對。這些互補位線對中，每一對，構(gòu)成這一對的兩條位線(BL0、NBL0)、(BL1、NBL1)之間的配線長和配線寬都是同等的。
還有，在讀出放大區(qū)域中，構(gòu)成一組位線對(BL0、NBL0)用讀出放大電路的N溝道型配對晶體管NSA0及P溝道型配對晶體管PSA0和，構(gòu)成另一組位線對(BL1、NBL1)用讀出放大電路的N溝道型配對晶體管NSA1及P溝道型配對晶體管PSA1，并列配置在在這兩組互補位線對的同一間距和位線方向上。還有，這兩組讀出放大電路中，N溝道型配對晶體管NSA0和NSA1相鄰集中配置在一個地方，P溝道型配對晶體管PSA0和PSA1也相鄰集中配置在一個地方。且在圖10中，×符號表示連接第一及第二層的接點。
因此，本實施例中，因為能夠制成互補位線對的兩條位線(BL0、NBL0)、(BL1、NBL1)之間的配線長和配線寬的均等構(gòu)成，在可以均等保持電容負荷均衡的同時，在讀出放大區(qū)域上位線BL0、NBL0、BL1和NBL1相互平行且配線間距均等，所以讀出放大電路的平面就變得容易了。
還有，因為可以將構(gòu)成兩組CMOS型門閂的四個配對晶體管NSA0、PSA0、NSA1和PSA1沿位線方向一直線排列，可以將陣列狀配置的讀出放大電路的間距做成第二層配線間距的四倍，減小字線方向的平面尺寸就可能了。
在加上，因為可以將兩組CMOS型門閂電路的N溝道型配對晶體管NSA0、NSA1，P溝道型配對晶體管PSA0、PSA1的各自集中配置在一個區(qū)域上，所以可以削減N溝道型配對晶體管和P溝道型配對晶體管的分離區(qū)域，在位線方向上也可以削減平面尺寸。
圖11表示上述圖10所表示了的讀出放大電路的平面構(gòu)成上追加了全局位線的構(gòu)成圖。
同圖中，MBL0和MBL1是全局位線，貫通各個子陣8，制成在第三層配線層上。位線BL0、NBL0、BL1和NBL1各自制成在讀出放大區(qū)域的第二層配線層及子陣區(qū)域的第一層配線層上。圖11中左側(cè)的子陣區(qū)域第偶數(shù)個(同圖中0號)位線BL0和圖11中右側(cè)的子陣區(qū)域的第奇數(shù)個(同圖中的1號)位線NBL0形成位線對，圖11中左側(cè)的子陣區(qū)域第奇數(shù)個(同圖中1號)位線BL1和圖11中右側(cè)的子陣區(qū)域的第偶數(shù)個(同圖中的0號)位線NBL0形成另外的位線對。
還有，在圖11中，SG0是將位線對(BL0、NBL0)連接在全局位線MBL0、MBL1上的開關(guān)電路，SG1是將位線對(BL1、NBL1)連接在全局位線MBL0、MBL1上的開關(guān)電路。上述開關(guān)電路SG0配置在圖中讀出放大區(qū)域左側(cè)延伸的位線BL0、BL1的右側(cè)，上述開關(guān)電路SG1配置在圖中讀出放大區(qū)域右側(cè)延伸的位線NBL0、NBL1的左側(cè)。通過這兩個開關(guān)電路SG0、SG1，兩組互補位線對中的任何一組都可以有選擇地連接于全局位線MBL0、MBL1。
一般的，在開關(guān)電路SG0、SG1上，為將位線連接在全局位線MBL0、MBL1上，在開關(guān)電路SG0、SG1的全局位線一側(cè)的位線和其他接點的第二層配線層就變得有必要了，但是，因為在讀出放大區(qū)域中的第二層配線層做為位線BL0、BL1、NBL0和NBL1的配線層被使用，所以無法在讀出放大區(qū)域配置這些開關(guān)電路SG0、SG1。在這個讀出放大區(qū)域中互補位線對為相鄰配置的情況時，配置這個互補位線對用的開關(guān)電路時，就必須將這個開關(guān)電路分割配置在讀出放大區(qū)域的兩側(cè)，平面效率變壞。但在本實施例中，在位線BL0、BL1的右端一處配置了整個開關(guān)電路SG0，在其他的位線NBL0、NBL1的左端一處配置了整個開關(guān)電路SG1。因此，同樣將對應于各個互補位線對(BL0、NBL0)、(BL1、NBL1)的開關(guān)電路SG0、SG1的每一個平面配置在同一區(qū)域中，所以，平面面積的縮小就成為可能。
(實施例3)接下來，基于圖13說明本發(fā)明的實施例。本實施例是關(guān)于讀出放大電路的門閂電路的改良的。
首先，說明迄今為止的構(gòu)成。圖12是構(gòu)成讀出放大電路的門閂電路的配對晶體管的迄今為止的一般概略平面圖。同圖中，OD是活性話區(qū)域，Q1及Q2是門閂電路中配對的晶體管，BL及NBL是互補位線對，S是上述配對晶體管的源區(qū)。一組位線BL和一個晶體管Q1的柵極和另一個晶體管Q2的漏極相連，另一組位線NBL和另一組晶體管Q2的柵極和一組晶體管Q1的漏極相連。配對晶體管Q1、Q2，其柵電極G1、G2在同一活性區(qū)域OD內(nèi)相互平行配置，同時，將共同的源電極S以中心點對稱配置。在此，活性化區(qū)域OD上，上述配對晶體管Q1、Q2的柵極G1、G2的柵長L1為同一長度。
在近年的細微化工序中，上述迄今為止的構(gòu)成中，晶體管Q1、Q2的柵長及柵寬設定為小值時，上述配對晶體管Q1、Q2的閾值電壓的相對偏差就變得明顯。若這個配對晶體管Q1、Q2的閾值電壓的相對偏差變大，放大位線數(shù)10mv的微小電位的讀出放大電路的操作余量就會變少，就會引起數(shù)據(jù)的誤讀出的情況。
圖13表示為解決本課題的讀出放大電路的平面的實施例。同圖中，各個構(gòu)成要素與表示上述例的圖12相同，但是，晶體管Q1、Q2的活性區(qū)域OD中的相互平行延伸的柵電極G1、G2，配對晶體管Q1、Q2的活性區(qū)域和分離區(qū)域界線附近的(活性區(qū)域OD的兩端部分)柵電極L2設定為比中央部分附近的柵電極L1長(L1＞L1)。本實施例中，設定為L2＞2·L1。還有，伴隨著這種構(gòu)成，晶體管Q1、Q2以共同源極S為中心并以字線及位線方向為對稱的構(gòu)成。
因此，在本實施例中奏效了以下的作用。也就是，在活性區(qū)域OD和分離區(qū)域的分界附近，由于加工的偏差及注入離子濃度的偏差等的原因生成閾值電壓的相對偏差，但是，因為活性區(qū)域OD和分離區(qū)域的分界附近的柵長L2長，所以在這附近的溝道區(qū)域在閾值電壓近旁做為晶體管的作用就變得困難了。其結(jié)果，因為降低了配對電極Q1、Q2的相對偏差，所以放大微小電位差的讀出放大電路的安定性就可以大幅度地提高。
權(quán)利要求
1.一種半導體記憶裝置，包括放大互補位線對的電壓差的讀出放大電路；構(gòu)成上述讀出放大電路的P溝道型或者N溝道型的配對晶體管的兩個柵電極在同一活性區(qū)域中相互平行形成；上述兩個柵電極的柵長被設定為上述活性區(qū)域的兩端部分比中央部分長。
2.根據(jù)權(quán)利要求1所述的半導體記憶裝置，其特征在于，上述兩個柵電極的柵長均為上述活性區(qū)域兩端部分的柵長比中央部分的柵長的兩倍長度還長。
3.根據(jù)權(quán)利要求1所述的半導體記憶裝置，其特征在于，上述配對晶體管與公共的源電極連接。
4.根據(jù)權(quán)利要求3所述的半導體記憶裝置，其特征在于，上述配對晶體管以上述源電極為中心對稱構(gòu)成。
全文摘要
一種半導體記憶裝置，包括放大互補位線對的電壓差的讀出放大電路；構(gòu)成上述讀出放大電路的P溝道型或者N溝道型的配對晶體管的兩個柵電極在同一活性區(qū)域中相互平行形成；上述兩個柵電極的柵長被設定為上述活性區(qū)域的兩端部分比中央部分長。
文檔編號H01L23/522GK101042927SQ20071009164
公開日2007年9月26日 申請日期2002年11月20日 優(yōu)先權(quán)日2001年11月20日
發(fā)明者廣瀨雅庸, 飯?zhí)镎婢? 大田清人 申請人:松下電器產(chǎn)業(yè)株式會社