專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種具有場效應(yīng)晶體管的半導(dǎo)體器件及其制造方法。
背景技術(shù)：
超集成硅電路是預(yù)期用于支撐未來的先進信息社會的一種基本技術(shù)。集成電路更高的功能性要求作為集成電路組成元件的半導(dǎo)體元件(即，MOSFET(金屬氧化物半導(dǎo)體場效應(yīng)晶體管)、CMOSFET(互補MOSFET)等)具有更高的性能。按照成比例縮小尺寸的規(guī)則已經(jīng)基本上實現(xiàn)了更高性能的元件。但是，物理性質(zhì)上的各種限制近來已經(jīng)成為擺在有助于更高性能的超微元件面前的困難。
例如，指出了如下與使用硅的柵極電極相關(guān)的問題；即，元件工作速度的增加所導(dǎo)致的柵極寄生電阻的表現(xiàn)形式；由于絕緣膜界面中載流子耗盡引起的絕緣膜的有效電容的減?。灰约坝捎陔s質(zhì)添加劑穿通進入溝道區(qū)域引起的閾值電壓的改變。為了解決這些問題，提出了金屬柵極材料。
用于形成金屬柵極電極的其中一種技術(shù)是通過Ni或Co硅化所有柵極電極的全硅化物柵極電極技術(shù)。金屬柵極電極要求按照導(dǎo)電類型改變的功函數(shù)，以使器件工作在最佳的工作閾值電壓。
其原因是，按照柵極電極與柵極絕緣膜之間界面中柵極電極的功函數(shù)(Φeff有效功函數(shù))中的變化來調(diào)制MIS晶體管的工作閾值電壓。因此，界面附近的柵極電極的功函數(shù)變化看起來與工作閾值電壓中的變化一樣形式?jīng)]有改變。
例如，已經(jīng)嘗試通過調(diào)整硅化物的成分或晶體結(jié)構(gòu)來控制功函數(shù)(請參見K.Takahashi等人的“Dual Workfunction Ni-Silicide/HfSiON Gate Stacks by Phase-Controlled Full-Silicidation(PC-FUSI)Technique for 45nm-node LSTP and LOP Devices”，IEDM2004，4.4.1-4.4.4(以下稱作“K.Takahashi等人的論文”)，以及N.Biswas等人的“Workfunction turning of nickel silicide byco-sputtering nickel and silicon”，Applied Physics Letters 87，171908(2005)，“以下稱作N.Biswas等人的論文”)。
“K.Takahashi等人的論文”公開了屬于NiSi2成分的功函數(shù)位于大約4.4eV附近并且適于NMOS金屬，屬于Ni3Si成分的功函數(shù)位于大約4.8eV附近并且適于PMOS金屬。因此，這些涉及成分控制的柵極電極顯示出，有效功函數(shù)Φeff大約改變0.1eV，其反過來引起閾值電壓的變化。據(jù)認為這是由于柵極電極的晶相不是單相而是混合相的事實引起的。因此，期望單晶相來控制功函數(shù)。
在“K.Takahashi等人的論文”中，嘗試通過改變Ni層/多晶硅層的厚度比(NiSi的成分比)以及熱處理溫度(范圍從350攝氏度到650攝氏度)，在Ni層/多晶硅層之間的界面中引起固相反應(yīng)。該文獻描述了NiSi相與Ni3Si相之間的混合相、Ni3Si相與Ni31Si12相之間的混合相、以及NiSi相與NiSi2相之間的混合相被順序產(chǎn)生。但是，例如，當形成例如NiSi2相的單相時，需要650攝氏度或更高溫度的熱處理。當在如此高的熱處理溫度執(zhí)行硅化時，柵極絕緣膜劣化，其反過來導(dǎo)致漏電流的增加。
在JP-A-2005-129551中，嘗試改變Ni層的厚度與多晶硅層的厚度之比，并使這些層在真空中以400攝氏度執(zhí)行一分鐘的熱處理，由此在Ni層與多晶硅層之間的界面中引起固相反應(yīng)。最終產(chǎn)生的(Ni+Si)層表現(xiàn)出大約4.4eV到大約4.9eV的功函數(shù)。但是，該層被認為是由Ni、Si和NiSix的各種物種構(gòu)成的混合相，因此認為功函數(shù)將改變。
K.Takahashi等人的論文公開了，當NiSix的硅化物成分改變時，表現(xiàn)出大約4.4eV到大約4.9eV的功函數(shù)。但是，從NiSix的XRD(X射線衍射)的結(jié)果觀察到了各種晶相，并且應(yīng)當理解將形成混合相。
形成具有單相晶體結(jié)構(gòu)的Ni硅化物是困難的。因此，不能減小閾值中的變化。而且，即使能夠形成具有單相晶體結(jié)構(gòu)的Ni硅化物，也需要由高溫熱處理引起的硅化反應(yīng)，如NiSi2相的情況一樣，這反過來增加了漏電流。因此，單相的Ni硅化物不能夠用于兩種導(dǎo)電類型(特別是n型)的柵極電極。
已知的方法是通過350攝氏度至400攝氏度的低溫熱處理來硅化單晶Si和非晶Si，由此產(chǎn)生NiSi2(請參見O.Nakatsuka等人的“Low-Temperature Formation of Epitaxial NiSi2Layers withSolid-Phase Reaction in Ni/Ti/Si(001)Systems”，Japanese Journalof Applied Physics，Vol.44，No.5A，2005，pp.2945-2947(以下稱作“O.Nakatsuka等人的論文”)，以及C.Hayzelder等人的“Silicideformation and silicide-mediated crystallization of nickel-implantedamorphous silicon thin films”，J.Appl.Physics.73(12)，15 June 1993，pp.8279-8289“以下稱作C.Hayzelder等人的論文”)。
“O.Nakatsuka等人的論文”公開了，在350攝氏度對由Ni、Ti的薄層和單晶Si構(gòu)成的多層進行30分鐘的熱處理，由此產(chǎn)生由TiSi2、NiSi2和單晶Si構(gòu)成的多層結(jié)構(gòu)。但是，在NiSi2/單晶Si之間的界面形成了(111)小面，其反過來產(chǎn)生粗糙。
“C.Hayzelder等人的論文”公開了將Ni離子注入到非晶Si中，并使非晶Si在400攝氏度進行三小時的熱處理，因此產(chǎn)生NiSi2籽晶。但是，在制造LSI的過程中，長達三小時的熱處理是不現(xiàn)實的。

發(fā)明內(nèi)容
本發(fā)明已經(jīng)考慮到上述的情況并提出一種半導(dǎo)體器件及其制造方法。按照本發(fā)明的一個方面，提供一種能夠減小閾值電壓變化的半導(dǎo)體器件以及制造該器件的方法。
按照本發(fā)明的另一方面，一種半導(dǎo)體器件，包括N溝道MIS晶體管，該N溝道MIS晶體管包括p型半導(dǎo)體層；形成在p型半導(dǎo)體層上的第一柵極絕緣層；形成在第一柵極絕緣層上的第一柵極電極；和形成在p型半導(dǎo)體層中的第一源極-漏極區(qū)域，第一柵極電極沿著柵極長度方向夾在該第一源極-漏極區(qū)域中。第一柵極電極包括含有NiSi2的立方晶體的晶相，NiSi2的立方晶體具有5.39埃至5.40埃的晶格常數(shù)。
按照本發(fā)明的另一方面，一種半導(dǎo)體器件，包括襯底；N溝道MIS晶體管，該N溝道MIS晶體管包括形成在襯底上的p型半導(dǎo)體層；形成在p型半導(dǎo)體層上的第一柵極絕緣層；形成在第一柵極絕緣層上的第一柵極電極；和形成在p型半導(dǎo)體層中的第一源極-漏極區(qū)域，第一柵極電極沿著柵極長度的方向夾在該第一源極-漏極區(qū)域中；P溝道MIS晶體管，該P溝道MIS晶體管包括形成在襯底上的n型半導(dǎo)體層；形成在n型半導(dǎo)體層上的第二柵極絕緣層；形成在第二柵極絕緣層上的第二柵極電極。第二柵極電極包括含有Ni3Si的立方晶體或Ni31Si12的六方晶體中的至少一種的晶相；和形成在n型半導(dǎo)體層中的第二源極-漏極區(qū)域，第二柵極電極沿著柵極長度的方向夾在該第二源極-漏極區(qū)域中。第一柵極電極包括含有NiSi2的立方晶體的晶相，NiSi2的立方晶體具有5.39埃至5.40埃的晶格常數(shù)。
按照本發(fā)明的另一方面，提供一種用于制造半導(dǎo)體器件的方法，包括在p型半導(dǎo)體層上形成第一柵極絕緣層；在第一柵極絕緣層上形成第一多晶硅層；在p型半導(dǎo)體層的表面上形成第一源極-漏極區(qū)域，第一多晶硅層夾在該第一源極-漏極區(qū)域中；執(zhí)行將Ni注入到第一多晶硅層的離子注入；在300攝氏度至800攝氏度的溫度執(zhí)行熱處理，用于在第一多晶硅層中形成NiSi2晶核；在第一多晶硅層上形成第一Ni層，其厚度相對于第一多晶硅層的厚度為5/18至1/2；以及通過在300攝氏度至600攝氏度的溫度執(zhí)行用于生長NiSi2晶核的熱處理，將第一多晶硅層轉(zhuǎn)化成NiSi2的晶相。
按照本發(fā)明的另一方面，提供一種用于制造半導(dǎo)體器件的方法，包括在p型半導(dǎo)體層上形成第一柵極絕緣層；在第一柵極絕緣層上形成第一多晶硅層；在p型半導(dǎo)體層的表面上形成第一源極-漏極區(qū)域，第一多晶硅層夾在該第一源極-漏極區(qū)域中；在第一多晶硅層上形成第一Ti薄層；在第一Ti薄層上形成第一Ni層；以及在300攝氏度至600攝氏度的溫度執(zhí)行熱處理，用于將多層(第一Ni層/第一Ti薄層/第一多晶硅層)轉(zhuǎn)化成多層(TiSi2晶相/NiSi2晶相)。
按照本發(fā)明的另一方面，提供一種用于制造半導(dǎo)體器件的方法，包括在p型半導(dǎo)體層上形成第一柵極絕緣層；在n型半導(dǎo)體層上形成第二柵極絕緣層；在第一柵極絕緣層上形成第一多晶硅層；在第二柵極絕緣層上形成第二多晶硅層；在p型半導(dǎo)體層的表面上形成第一源極-漏極區(qū)域，第一多晶硅層夾在該第一源極-漏極區(qū)域中；在n型半導(dǎo)體層的表面上形成第二源極-漏極區(qū)域，第二多晶硅層夾在該第二源極-漏極區(qū)域中；在第一多晶硅層上形成第一Ti薄層；在第一Ti薄層上形成第一Ni層；在第二多晶硅層上按順序形成第二Ni層或第二Ti薄層和第二Ni層；在300攝氏度至600攝氏度的溫度執(zhí)行第一熱處理，用于將多層(第一Ni層/第一Ti薄層/第一多晶硅層)轉(zhuǎn)化成第一多層(TiSi2晶相/NiSi2晶相)；以及執(zhí)行第二熱處理，用于從第二多晶硅層形成Ni3Si晶相或Ni31Si12晶相。


圖1是柵極長度方向上的示意性概略剖面圖，顯示了按照第一實施例的示例性的CMOSFET；圖2是柵極長度方向上的示意性概略剖面圖，顯示了制造第一實施例的CMOSFET的示例性的工藝；圖3是柵極長度方向上的示意性概略剖面圖，顯示了在圖2所示工藝之后的制造第一實施例的CMOSFET的工藝；圖4是柵極長度方向上的示意性概略剖面圖，顯示了在圖3所示工藝之后的制造第一實施例的CMOSFET的工藝；圖5是柵極長度方向上的示意性概略剖面圖，顯示了按照第二實施例的示例性的CMOSFET；圖6是柵極長度方向上的示意性概略剖面圖，顯示了制造第二實施例的CMOSFET的示例性的工藝；圖7是柵極長度方向上的示意性概略剖面圖，顯示了在圖6所示工藝之后的制造第二實施例的CMOSFET的工藝；圖8是柵極長度方向上的示意性概略剖面圖，顯示了按照第三實施例的示例性的CMOSFET；圖9是柵極長度方向上的示意性概略剖面圖，顯示了制造第三實施例的CMOSFET的示例性的工藝；圖10是柵極長度方向上的示意性概略剖面圖，顯示了在圖9所示工藝之后的制造第三實施例的CMOSFET的工藝；圖11是柵極長度方向上的示意性概略剖面圖，顯示了按照第四實施例的示例性的CMOSFET；圖12是柵極長度方向上的示意性概略剖面圖，顯示了制造第四實施例的CMOSFET的示例性的工藝；圖13是柵極長度方向上的示意性概略剖面圖，顯示了在圖12所示工藝之后的制造第四實施例的CMOSFET的工藝；圖14是柵極長度方向上的示意性概略剖面圖，顯示了制造第四實施例的CMOSFET的另一個示例性的工藝；圖15是柵極長度方向上的示意性概略剖面圖，顯示了在圖14所示工藝之后的制造第四實施例的CMOSFET的工藝；圖16是柵極長度方向上的示意性概略剖面圖，顯示了在圖15所示工藝之后的制造第四實施例的CMOSFET的工藝；圖17是柵極長度方向上的示意性概略剖面圖，顯示了在圖16所示工藝之后的制造第四實施例的CMOSFET的工藝；圖18是柵極長度方向上的示意性概略剖面圖，顯示了按照第一修改例的示例性的CMOSFET；圖19是顯示按照第二修改例的示例性的CMOSFET的示意性鳥瞰圖；
圖20示意性地顯示了通過在450攝氏度和700攝氏度的熱處理形成的NiSi2相的X射線衍射光譜；圖21示意性地顯示了使用通過在450攝氏度和700攝氏度的熱處理形成的NiSi2相作為柵極電極的MOS電容器的漏電流特性；圖22示意性地顯示了使用在低溫形成的NiSi2相以及正交MnP類型的NiSi晶相作為柵極電極的MOS電容器電容-電壓(C-V)特性；圖23示意性地顯示了使用NiSi、Ni2Si、Ni31Si12和Ni3Si作為柵極電極的MOS電容器電容-電壓(C-V)特性；圖24示意性地顯示了透射電子顯微鏡相片，其中當按照實施例在多晶硅上形成Ti膜和Ni膜而沒有自然的氧化物膜時，形成硅化物柵極電極作為n型MIS晶體管的柵極電極；圖25示意性地顯示了圖24的柵極絕緣膜的界面的高分辨率圖像；圖26是柵極長度方向上的示意性概略剖面圖，顯示了按照第三實施例的另一個示例性的CMOSFET；圖27是按照第三實施例的CMOSFET的另一個示例性的制造方法；圖28是柵極長度方向上的示意性概略剖面圖，顯示了在圖27所示工藝之后的制造第三實施例的另一個示例性的CMOSFET的工藝；圖29是柵極長度方向上的示意性概略剖面圖，顯示了在圖28所示工藝之后的制造第三實施例的另一個示例性的CMOSFET的工藝；圖30示意性地顯示了制造第三實施例的另一個示例性的CMOSFET的另一個工藝；圖31是柵極長度方向上的示意性概略剖面圖，顯示了在圖30所示工藝之后的制造第三實施例的另一個示例性的CMOSFET的另一個工藝；圖32是柵極長度方向上的示意性概略剖面圖，顯示了在圖31所示工藝之后的制造第三實施例的另一個示例性的CMOSFET的另一個工藝；
圖33是顯示按照第二實施例的根據(jù)n型MIS晶體管的柵極電極的電容-電壓(C-V)特性計算的Vfb的氧化物膜依存特性的示意圖；圖34是顯示在N摻雜的硅酸鹽柵極絕緣膜(HfSiON)上形成NiSi2時的電容-電壓(C-V)特性以及在N摻雜的硅酸鹽柵極絕緣膜(HfSiON)上形成Ni3Si時的另一個電容-電壓(C-V)特性的示意圖；圖35是顯示在形成硅化物電極之后，通過在由Ni-Si構(gòu)成的每個柵極電極中摻雜雜質(zhì)的離子注入將P不均勻地分散到界面上的情況下，有效功函數(shù)Φeff的調(diào)制量與界面上的雜質(zhì)密度之間的關(guān)系的示意圖；以及圖36是按照第二實施例的另一個示例性的CMOSFET在柵極長度方向上的示意性概略剖面圖。
具體實施例方式
將參照

本發(fā)明的實施例。對于各實施例共同的構(gòu)造分配了相同的參考標記，并且為了簡潔此處省略了對其重復(fù)的說明。附圖是用于說明本發(fā)明并且促進本發(fā)明理解的示意性示意圖。其中一些附圖在形狀、尺寸和比例方面與實際的裝置不同。通過考慮下面的說明和公知的技術(shù)，本發(fā)明能夠適當?shù)剡M行工程改變。
(第一實施例)首先，將參照圖1說明按照第一實施例的示例的CMOSFET。
如圖1所示，在p型硅襯底中通過元素隔離層中的SiO2形成p型雜質(zhì)區(qū)域(p阱)和n型雜質(zhì)區(qū)域(n阱)。形成在兩個區(qū)域上的兩個柵極絕緣層1是氧化硅膜1。絕緣層1可以形成為2nm或更小的厚度。在各自的柵極絕緣層1上由Ni的硅化物形成柵極電極5和柵極電極6，柵極電極5和柵極電極6每個具有多層結(jié)構(gòu)。
由立方NiSi2晶相形成位于p阱區(qū)域上的Ni的硅化物柵極電極5。柵極電極5的所有區(qū)域都包括多晶層，其每個晶粒都呈現(xiàn)立方CaF2型晶體結(jié)構(gòu)并且成分Ni∶Si為1∶2。如稍后詳細所述，NiSi2晶相形成在較低溫度，因此其晶格常數(shù)的范圍從5.39埃至5.40埃。
由立方Ni3Si晶相形成位于n阱上的Ni的硅化物柵極電極6。柵極電極6的所有區(qū)域都包括多晶層，其晶粒呈現(xiàn)立方AuCu3型晶體結(jié)構(gòu)并且具有Ni∶Si＝3∶1的成分。除了立方Ni3Si晶相之外，Ni的硅化物柵極電極6可以由六方Ni31Si12晶相形成。
在圖1中，柵極電極5的所有區(qū)域由NiSi2晶相形成。但是，NiSi2晶相可以由柵極電極5與柵極絕緣層1之間界面區(qū)域中的一層形成。這同樣也適用于柵極電極6。
由柵極絕緣層1和柵極電極5、6構(gòu)成的柵極結(jié)構(gòu)在源極與漏極之間的長度(柵極長度)，與兩種導(dǎo)電類型相關(guān)，可以是30nm或更小。
在p阱中形成對應(yīng)于n型高摻雜的雜質(zhì)區(qū)域的源極區(qū)域和漏極區(qū)域，使得柵極絕緣層1夾在其間。在源極和漏極區(qū)域上形成Ni的硅化物層(NiSi層)3，作為接觸電極。因此，在p型雜質(zhì)區(qū)域中制造了N型MIS晶體管。同時，在n阱中形成對應(yīng)于p型高摻雜的雜質(zhì)區(qū)域的源極區(qū)域和漏極區(qū)域，使得柵極絕緣層1夾在其間。作為n型MIS晶體管的情況，在源極和漏極區(qū)域上形成對應(yīng)于接觸材料的Ni硅化物層(NiSi層)3。因此，在n型雜質(zhì)區(qū)域中制造了P型MIS晶體管。n型MIS晶體管和p型MIS晶體管互補地工作，由此形成CMIS器件。
在該實施例中，能夠由單晶結(jié)構(gòu)的Ni硅化物形成兩種導(dǎo)電類型的所有的柵極電極。能夠由在整個界面區(qū)域中具有相同晶體結(jié)構(gòu)(單相)的Ni硅化物形成直接在柵極絕緣膜上方設(shè)置的兩種導(dǎo)電類型的柵極電極。通過這種配置，閾值電壓的變化變得小于0.05eV，在CMIS器件工作時是可接受的。該變化遠小于K.Takahashi等人論文中的有效功函數(shù)Φeff的變化，K.Takahashi等人論文中的變化大約是0.1eV的數(shù)量級。
如果通過5nm或更小的局部電子衍射來分析與柵極絕緣膜界面接觸的電極的晶粒，界面區(qū)域中實現(xiàn)了單相，其中晶粒具有不同的定向，但是所有的晶粒呈現(xiàn)相同的晶體結(jié)構(gòu)，或者其它相與主晶相之比為1％或更小。
為了確定柵極電極是否與絕緣膜接觸，以垂直于柵極電極與絕緣膜之間界面的角度切割樣本，并執(zhí)行局部電子衍射分析，同時通過透射電子顯微鏡的圖像確認截面。樣本的厚度可以是作為分析目標的晶粒尺寸的大約一半，使得晶粒在樣本的深度方向上不重疊，并且能夠逐個確定晶粒。
Ni硅化物的晶相與晶系之間的相互關(guān)系如下Ni3Si相立方Ni31Si12相六方Ni2Si相正交NiSi相正交NiSi2相立方在Ni硅化物柵極電極的情況下，已知Φeff按照柵極電極的Ni-Si組分明顯改變(見，N.Biswas等人的論文)。實際上，在NiSi和NiSi2混合在一起的電極中，有效功函數(shù)Φeff，表現(xiàn)出大約0.1eV的變化，包含了K.Takahashi等人論文中所述的變化，此參考文獻的全部內(nèi)容通過引用結(jié)合在本文中。
盡管稍后將提供詳細的說明(見第一或第三實施例的制造方法)，但是在此實施例的制造方法中，通過Ni硅化反應(yīng)形成NiSi2相作為第一相，NiSi2相在形成的加熱以及熱力學(xué)穩(wěn)定方面消極地大于正交的MnP型NiSi相。在此實施例的制造方法，在柵極電極與柵極絕緣層之間的界面中沒有形成由NiSi相和NiSi2相構(gòu)成的混合相，除非Ni過多地存在。
由立方NiSi2晶相形成N型MIS晶體管的柵極電極5，NiSi2晶相的晶格常數(shù)是5.39埃至5.40埃，并且晶格常數(shù)可以是5.393?；蚋?。該晶格常數(shù)對于通過低于正常溫度(650攝氏度或更高)的熱處理工藝(例如，450攝氏度)形成的NiSi2晶相是唯一的，在正常溫度通過Ni/Si界面反應(yīng)形成NiSi2。稍后將通過參照圖20詳細說明。
圖20顯示了在本實施例中通過450攝氏度的熱處理工藝形成的NiSi2晶相的X射線衍射光譜，以及通過700攝氏度的高溫處理工藝形成的NiSi2晶相的X射線衍射光譜。
通過使用CuKα作為X射線源以及θ/2θ方法在室溫測量這些X射線衍射光譜。在用于形成的兩種條件下獲得立方NiSi2的衍射峰值。
通過XRD分析獲得的數(shù)據(jù)對應(yīng)于衍射輪廓，該衍射輪廓不同于通過上述局部電子衍射獲得的輪廓，并且反映了包括整個柵極電極和Si襯底的所有晶體結(jié)構(gòu)。在圖20中，通過XRD輪廓只檢測到NiSi2結(jié)構(gòu)的衍射峰值作為電極硅化物相，因此應(yīng)將整個柵極電極以及柵極絕緣膜的界面都理解為表現(xiàn)出“單相”。
本實施例的NiSi2晶相的所有衍射峰值出現(xiàn)時的角度，低于通過高溫熱處理工藝形成晶相時衍射峰值出現(xiàn)的角度。在晶格常數(shù)中出現(xiàn)差別；即，本實施例中在低溫形成的NiSi2晶相表現(xiàn)出5.393埃的晶格常數(shù)，通過700攝氏度的高溫熱處理形成的NiSi2晶相表現(xiàn)出5.381埃的晶格常數(shù)。在低溫形成的NiSi2的晶格常數(shù)變大0.2％。與塊體的NiSi2相的晶格常數(shù)(5.406埃)相比，在低溫下形成NiSi2晶相時獲得的晶格常數(shù)更接近塊體的晶格常數(shù)。
這歸因于晶相形成時的溫度的差別。當通過低溫熱處理形成晶相時，熱收縮較小，因此相對于塊體的晶格常數(shù)的偏離較小。
即使在與Si的晶格常數(shù)(5.431)相比時，在低溫形成的NiSi2的晶格常數(shù)為0.6％，其小于通過高溫熱處理形成的NiSi2的晶格常數(shù)(0.9％)。這意味著由制造工藝期間硅化多晶硅過程中出現(xiàn)的體積改變所引起的機械應(yīng)力的施加較小。因此減小了施加到靠近柵極電極的柵極絕緣膜和柵極側(cè)壁的機械應(yīng)力，并提高了晶體管的可靠性。此外，防止了由壓縮應(yīng)力施加到溝道部分可能引起的電子遷移率的劣化，由此認為器件的高速工作成為可能。
圖21顯示了具有通過各種方法形成的NiSi2相作為柵極電極的MOS電容器的漏電特性。所采用的柵極絕緣膜由SiO2制成，并具有7nm的厚度。在通過700攝氏度的高溫熱處理形成NiSi2相的情況下，Ni元素通過高溫熱處理擴散進入柵極絕緣膜，增加了漏電流。相反，在本實施例中以450攝氏度的低溫形成NiSi2相的情況下，由于只執(zhí)行了低溫處理，所以減少了Ni元素向柵極絕緣膜的擴散。不會出現(xiàn)由于Ni元素擴散引起的損害，并且能夠保持低的漏電流特性。
圖22顯示了屬于本實施例的采用在低溫形成的NiSi2電極和正交MnP型NiSi電極的MOS電容器的電容-電壓(C-V)特性。
當與NiSi晶相電極的情況相比時，在低溫形成的NiSi2晶相電極的C-V特性向負電壓偏移。根據(jù)C-V特性確定柵極氧化物膜的厚度與平帶電壓(Vfb)的相關(guān)性，通過線性歸納法提取氧化物膜的厚度為0時的Vfb電壓。通過根據(jù)Si襯底的雜質(zhì)濃度(1×1015cm-3)確定的襯底費米能級(4.92eV)，提取電極的有效功函數(shù)Φeff。在通過低溫的NiSi2晶相形成的電極的情況下，有效功函數(shù)Φeff是4.54eV，比NiSi晶相電極的有效功函數(shù)Φeff(4.66eV)低0.12eV。根據(jù)這個事實，可以理解，對于n型MIS晶體管使用本發(fā)明的NiSi2晶相電極，與NiSi晶相電極相比能夠降低工作閾值電壓。能夠理解，該器件工作在低電壓。
在本實施例中，提取有效功函數(shù)Φeff時，假設(shè)通過只從Vfb與氧化物膜厚度的相關(guān)性減去SiO2與Si襯底之間界面的固定電荷，來提取有效功函數(shù)Φeff。假設(shè)固定電荷不存在于柵極絕緣膜(SiO2)。但是，實際上，在表面密度比界面中固定電荷量小一個數(shù)量級或更多的膜中存在固定電荷。通過固定電荷提取的有效功函數(shù)Φeff的值，包括大約0.05eV數(shù)量級的誤差。但是，NiSi2晶相的有效功函數(shù)Φeff保持為小于NiSi晶相的有效功函數(shù)Φeff。
P型MIS晶體管的柵極電極6可以采用立方Ni3Si相或六方的Ni31Si12相。
圖23顯示了具有NiSi晶相的柵極電極的MOS電容器的電容-電壓(C-V)特性，具有Ni2Si晶相的柵極電極的MOS電容器的電容-電壓(C-V)特性，具有Ni31Si12晶相的柵極電極的MOS電容器的電容-電壓(C-V)特性，以及具有Ni3Si晶相的柵極電極的MOS電容器的電容-電壓(C-V)特性。
所采用的柵極絕緣膜是SiO2，并具有10nm的厚度。通過XRD分析將每個晶相的晶體結(jié)構(gòu)確定為單相。當與NiSi晶相電極的情況相比時，各個晶相電極的C-V特性向正電壓偏移。在正交的Ni2Si晶相電極的情況下，根據(jù)Vfb電壓與柵極絕緣膜厚度的相關(guān)性提取的有效功函數(shù)Φeff是4.75eV。在六方的Ni31Si12晶相電極以及立方Ni3Si電極的情況下，根據(jù)Vfb電壓與柵極絕緣膜厚度的相關(guān)性提取的有效功函數(shù)Φeff是4.85eV。因此，有效功函數(shù)Φeff隨著Ni成分的增加而變大，由此接近Si的價帶。在p型MIS晶體管中，因為電極的有效功函數(shù)Φeff的值變得更接近Si的價帶，所以能夠降低工作閾值電壓。
因此，通過使用具有大量Ni成分的Ni硅化物的柵極電極，該器件能夠在低電壓工作，并且最終產(chǎn)生的效果隨著Ni成分的增加而變大。因此，作為對PMOS金屬使用Ni3Si晶相和Ni31Si12晶相的結(jié)果，與通過使用NiSi晶相所獲得的閾值電壓相比，工作閾值電壓能夠降低0.2eV。
當器件所需的閾值電壓較高時，也可以采用Ni2Si晶相等。
作為用作柵極電極的其晶體結(jié)構(gòu)按照導(dǎo)電類型改變的Ni硅化物的結(jié)果，對于兩種導(dǎo)電類型都能夠降低工作電壓，由此能夠獲得對于器件最佳的閾值電壓。
柵極電極5和6的每個的高度，即，硅化物膜的厚度可以是100nm或更小，并且該高度必須隨著柵極長度的縮短而減小。當與柵極長度相比該高度太高時，機械強度變得不夠，在制造過程中不能保持器件的結(jié)構(gòu)，由此對制造器件造成困難。通常，柵極電極的高度可以是柵極長度的兩倍或三倍。當高度太低時，則不能獲得柵極電極所需的薄層電阻值，這會導(dǎo)致器件特性的劣化。因此，為了獲得按照器件技術(shù)一代所需的薄層電阻，必須保持所需的高度，并且至少需要20nm或更大的高度。
即使涉及硅化物的晶粒尺寸，也必須滿足上述的條件。同時，考慮到有效功函數(shù)(Φeff)，顆粒尺寸可以是柵極長度的一半或更小。
在圖1中，使用氧化硅膜作為柵極絕緣膜。但是，可以采用其介電常數(shù)高于氧化硅膜的介電常數(shù)的絕緣膜材料(高介電絕緣膜)。例如，絕緣膜材料包括Si3N4、Al2O3、Ta2O5、TiO2、La2O5、CeO2、ZrO2、HfO2、SrTiO3、Pr2O3等。作為Zr硅酸鹽或Hf硅酸鹽的情況，可以使用通過混合氧化硅與金屬離子形成的材料?；蛘?，可以使用材料的組合，例如LaAl氧化物等。對于各代晶體管可以適當?shù)剡x擇并使用材料。甚至在下面的實施例中，也使用氧化硅膜作為柵極絕緣膜。但是，除非以其他方式指出，否則可以應(yīng)用通過高介電絕緣膜替換氧化硅膜。
柵極絕緣層可以包括含有Hf元素的層，由此能夠進一步降低工作閾值電壓。
在此情況下，作為形成NiSi2晶相的結(jié)果所產(chǎn)生的有效功函數(shù)Φeff的調(diào)制效果進一步變大。作為將低溫形成的NiSi2晶相用作NMOS柵極電極的結(jié)果，有效功函數(shù)Φeff呈現(xiàn)出4.3eV，使得能夠進一步降低閾值電壓。這歸因于在電極與Hf基絕緣膜之間的界面中出現(xiàn)的Hf-Si結(jié)合所引起的費米能級釘扎效應(yīng)。隨著電極側(cè)界面的Si成分變大，釘扎效應(yīng)的影響變得更大。
圖34是顯示在N摻雜的硅酸鹽柵極絕緣膜(HfSiON)上形成NiSi2時的電容-電壓(C-V)特性，以及在N摻雜的硅酸鹽柵極絕緣膜(HfSiON)上形成Ni3Si時的另一個電容-電壓(C-V)特性的示意圖。在圖34中，特性的偏移量(寬度)大于圖23所示的特性(關(guān)于SiO2)的偏移量，因此通過在HfSiON上使用NiSi2晶粒相，有效功函數(shù)Φeff可能是小的。
在NiSi2晶相/Hf基絕緣膜的情況下，NiSi2晶相中Si的表面密度與多晶硅的表面密度相同，因此以相同的表面密度形成了Hf-Si鍵。具體地，在NiSi2電極的情況下，在SiO2上出現(xiàn)了與多晶硅情況下獲得的費米能級釘扎效應(yīng)同樣強烈的費米能級釘扎效應(yīng)，有效功函數(shù)變得小于僅僅4.54eV。相反，在HfSiON上，功函數(shù)的變化極大地下降至與多晶硅情況相同的4.3eV。
當Hf成分為30％或更高時此現(xiàn)象變得尤為明顯。但是，即使當Hf成分小于30％時，釘扎現(xiàn)象也影響功函數(shù)，只要在界面中出現(xiàn)Hf-Si鍵即可。按照界面中Hf-Si鍵的表面密度，有效功函數(shù)Φeff從4.54eV(在SiO2上)變?yōu)?.3eV(在HfSiON上)。
相反，在正交MnP型NiSi相的情況下，電極側(cè)上Si的表面密度大約是在NiSi2的情況下所獲得的一半。因此，即使在具有相同Hf成分的絕緣膜的情況下，釘扎速率是在NiSi2的情況下所獲得的一半，并且有效功函數(shù)Φeff的下降很小。
在適于PMOS金屬的具有較大Ni含量的Ni3Si相電極的情況下，界面中Si的含量變得更小，釘扎效應(yīng)的影響也變得更小。在Ni3Si相電極的情況下，在SiO2上獲得的有效功函數(shù)Φeff與在Ni3Si相電極獲得的有效功函數(shù)Φeff之差為0.1eV或更小。因此，實現(xiàn)了與在SiO2上獲得的有效功函數(shù)Φeff基本上相同的有效功函數(shù)Φeff。Ni31Si12相表現(xiàn)出基本上相同的行為。因此，在對NMOS金屬使用NiSi2晶相以及對PMOS金屬使用Ni3Si晶相或Ni31Si12相的情況下，當使用含有Hf元素的柵極絕緣層時，對于單獨的導(dǎo)電類型能夠?qū)崿F(xiàn)閾值電壓的特定下降。
對于柵極絕緣層可以使用非晶的HfSiON。
柵極絕緣層可以具有由SiO2形成的并設(shè)置在柵極絕緣層的襯底側(cè)上的界面層。柵極絕緣層可以具有由SiO2、SiON、SiN等形成的并設(shè)置在柵極絕緣層的柵極電極側(cè)上的界面層。當界面層形成在柵極絕緣層的柵極電極側(cè)上時，隨著界面層厚度的增加，由Hf-Si鍵引起的費米能級釘扎現(xiàn)象所導(dǎo)致的NiSi2的功函數(shù)下降效應(yīng)變得很小。從實際的觀點來看，界面的厚度可以是5埃或更小。
按照該實施例，能夠?qū)崿F(xiàn)對于制造在塊襯底上的晶體管的閾值電壓下降方面更出色的功函數(shù)。因此，如圖1所示，襯底可以是塊襯底。
此處，使用Si用于溝道區(qū)域。但是，也可以使用在遷移率方面大于Si的SiGe、Ge和應(yīng)變硅。
(第一實施例-制造方法將Ni離子注入到柵極的上部)將參照圖2至4說明用于制造第一實施例的半導(dǎo)體器件的示意性方法。
可以通過局部氧化方法或淺溝槽方法形成器件隔離結(jié)構(gòu)，并且器件隔離結(jié)構(gòu)也可以是臺面型。隨后，通過離子注入形成p型雜質(zhì)區(qū)域(p阱)和n型雜質(zhì)區(qū)域(n阱)。
接下來，在硅襯底的表面上形成將用作柵極絕緣膜的熱氧化硅膜。當對柵極絕緣膜使用高介電膜時，可以使用通過MOCVD方法或ALD方法形成的金屬氧化物或摻雜有Si、N等的這樣的金屬氧化物來替代硅。
隨后，淀積50nm的用作柵極電極的多晶硅層，并通過減壓CVD在其上淀積10nm的SiN覆蓋層。通過光刻法執(zhí)行圖形化，并通過各向異性蝕刻處理柵極電極的形狀。
通過注入磷離子和硼離子在n型MIS晶體管和p型MIS晶體管的每個中形成重摻雜的淺源極-漏極區(qū)域(擴展區(qū))。使用選擇性外延生長方法并可抑制作為器件特性的短溝道效應(yīng)的增厚源極-漏極結(jié)構(gòu)，也可以用于形成源極-漏極擴散層。同時，通過形成增厚源極-漏極區(qū)域，也可以引入雜質(zhì)。
形成用于隔離柵極電極與源極-漏極區(qū)域的側(cè)壁。以大于先前采用的加速電壓的加速電壓注入磷離子和硼離子，由此形成深的源極-漏極結(jié)區(qū)域。通過濺射形成8nm的Ni，并且使由此形成的膜經(jīng)歷400攝氏度的熱處理，由此在源極-漏極區(qū)域的上部中形成NiSi接觸層。通過H2SO4溶液選擇地蝕刻掉其它區(qū)域中未反應(yīng)的Ni，由此只在源極-漏極區(qū)域中選擇地形成NiSi。
接下來，去除柵極電極上的SiN覆蓋層，并通過減壓CVD淀積層間膜的氧化硅膜，通過CMP(化學(xué)機械拋光)暴露出柵極電極的上邊緣。
如圖2所示，在兩種導(dǎo)電類型的多晶硅柵極電極的上部保持暴露的同時注入Ni離子。加速電壓是10keV，將要注入的離子的數(shù)量是5×1015cm-2或更大。隨后，在400攝氏度對柵極電極進行一小時的熱處理，由此在多晶硅柵極電極的上部上形成10nm或10nm左右的立方NiSi2晶塊。
如上所述，將Ni離子注入到非晶Si中，并已經(jīng)知道通過隨后的熱處理形成NiSi2相的籽晶(見非專利文獻4)。在此情況下，進行長達3小時的長時間熱處理，用于從非晶Si形成NiSi2籽晶。將此方法用于制造LSI的過程在生產(chǎn)效率方面是效率低下的。
按照本實施例的制造方法，能夠通過將Ni離子注入到多晶中來縮短熱處理的時間。其原因是NiSi2晶相與Si具有相同的立方體晶格結(jié)構(gòu)，在NiSi2晶相的晶格常數(shù)與Si的晶格常數(shù)之間存在1％或更小的差，并且他們彼此非常接近。在NiSi2晶相的形成時，當采用與原始點基本相同的晶格結(jié)構(gòu)的多晶硅時，能夠形成用于生長的籽晶。此處，用于形成NiSi2的籽晶所需的活化能量變得更小。籽晶的形成更可能出現(xiàn)在比硅晶粒在結(jié)構(gòu)上更不穩(wěn)定的晶界邊緣。此外，通過晶粒中的三點更加速了籽晶的形成。具體地，在大量晶粒重疊的點處能量變得不穩(wěn)定，并加速了NiSi2仔晶的形成。因此，將Ni離子注入到多晶硅的本實施例更適于在更短時間內(nèi)形成NiSi2晶相的晶粒。
通過濺射將Ni生長成20nm的膜。隨后，在500攝氏度對膜進行低溫熱處理，由此在采用已經(jīng)形成的NiSi2塊作為用于生長的仔晶的同時，生長NiSi2晶相。在兩種導(dǎo)電類型的柵極電極處形成NiSi2晶相一直到柵極絕緣膜的界面(圖3)。
在從器件隔離SiO2去除未反應(yīng)的Ni之后，通過光刻只暴露p型MIS晶體管形成區(qū)域，并通過抗蝕劑或硬掩膜涂覆n型MIS晶體管區(qū)域。隨后，通過濺射再次生長50nm的Ni膜(圖4)，并在400攝氏度對膜進行熱處理，由此只形成p型MIS晶體管的柵極電極Ni3Si。因此，能夠制造第一實施例的結(jié)構(gòu)(圖1)。
按照該制造方法(圖2至4和圖1)，沒有如連同K.Takahashi等人所述的在柵極絕緣膜的界面上形成NiSi+NiSi2的混合晶相，除非Ni層9的淀積膜的厚度大于多晶硅層10的膜的一半。其原因是，在本制造方法下，預(yù)先形成了在形成的加熱方面消極地大于正交MnP型NiSi的NiSi2相的晶體，即，穩(wěn)定的相，而不形成更不穩(wěn)定的正交MnP型NiSi。由NiSi的晶體產(chǎn)生的熱是21.4kcal/mol，由NiSi2的晶體產(chǎn)生的熱是22.5kcal/mol。
當用于NiSi2的Si在界面附近相對于Ni的量不充足時，也就是當已經(jīng)淀積了大于多晶硅柵極的一半高度的Ni時，由Ni-Si成分確定最終形成的相?；诖嗽颍谝恍┎糠种行纬闪薔iSi，并且電極的有效功函數(shù)Φeff中的變化大于0.05eV，如前所述。
當Ni層9的淀積膜的厚度小于多晶硅層10厚度的5/18時，由此形成的NiSi2相沒有到達柵極絕緣膜的界面，并且沒有經(jīng)歷硅化反應(yīng)的多晶硅層保持在柵極絕緣膜的界面上。因此，不能實現(xiàn)作為本發(fā)明目標的金屬柵極電極的形成。
因此，Ni層的淀積膜的厚度可以是多晶硅層厚度的5/18至1/2。
用于在多晶硅層中產(chǎn)生NiSi2晶核的熱處理過程要求的溫度范圍從300攝氏度到800攝氏度。當溫度低于300攝氏度時，將不會形成NiSi2晶核。相反，當溫度高于800攝氏度時，不能保持在源極-漏極區(qū)域中形成的重摻雜雜質(zhì)層的陡峭的雜質(zhì)輪廓，其反過來導(dǎo)致器件的ON-OFF特性變壞。
盡管熱處理工藝也取決于溫度，但是可以執(zhí)行熱處理工藝從10秒鐘到一小時。當該工藝執(zhí)行超過一小時時，可能出現(xiàn)在生產(chǎn)率方面制造成本增加的憂慮。當該工藝執(zhí)行小于10秒鐘時，可能出現(xiàn)在某些器件中NiSi2晶核不能充分生長的憂慮。
熱處理工藝的氣氛可以是氮氣氛。
用于使NiSi2晶核生長并將多晶硅層轉(zhuǎn)變成NiSi2晶相的熱處理工藝要求的溫度范圍從300攝氏度至600攝氏度。當溫度低于300攝氏度時，晶粒的生長速率較低，這增加了生產(chǎn)成本。相反，當溫度高于600攝氏度時，形成的NiSi2相針對柵極絕緣膜造成損壞，這使器件的可靠性變壞。
盡管熱處理工藝也取決于溫度，但是可以執(zhí)行一小時或更短時間的熱處理工藝。如果該工藝執(zhí)行超過一小時，則在生產(chǎn)率方面增加了制造成本。
熱處理工藝的氣氛可以是氮氣氛。
(第二實施例雜質(zhì)偏析層)將參照圖5說明第二實施例的示例性CMOSFET與第一實施例的CMOSFET之間的區(qū)別。
圖5是第二實施例的示例性CMOSFET在柵極長度方向上的示意性概略剖面圖。
如圖5所示，圖5所示的CMOSFET與圖1所示的CMOSFET之間的結(jié)構(gòu)區(qū)別在于，與兩種導(dǎo)電類型的柵極電極相關(guān)，在柵極電極與柵極絕緣膜之間的界面上存在摻雜了雜質(zhì)的一層或更少。P不均勻地分布在n型MIS晶體管的柵極電極5與柵極絕緣層1之間界面區(qū)域內(nèi)的至少第一層中，并且P的濃度小于1×1016cm-2。B(硼)不均勻地分布在p型MIS晶體管的柵極電極6與柵極絕緣層1之間的界面區(qū)域中，并且B的濃度小于1×1016cm-2。
P不均勻地分布在n型MIS晶體管的柵極電極5與柵極絕緣層1之間界面內(nèi)的面對電極5的部分上，由此形成了界面的面對柵極絕緣膜的部分上感應(yīng)正電荷的電偶極子。有效功函數(shù)Φeff隨著P濃度的增加而連續(xù)地減小。但是，有效功函數(shù)Φeff的連續(xù)減小是針對P的表面密度形成一層或更少的情況而言的。當表面密度已經(jīng)超過一層時，調(diào)制效應(yīng)變得飽和。其原因是，Φeff的調(diào)制效應(yīng)歸因于界面偶極子的形成。
圖35是顯示在形成硅化物電極之后，通過在由Ni-Si構(gòu)成的每個柵極電極中摻雜雜質(zhì)的離子注入將P不均勻地分散到界面上的情況下，有效功函數(shù)Φeff的調(diào)制量與界面上的雜質(zhì)密度之間的關(guān)系的示意圖。通過SIMS分析定量地評價雜質(zhì)的密度。由于雜質(zhì)導(dǎo)致的NiSi2電極的調(diào)制效果大于NiSi或Ni2Si的效果，因此由于P導(dǎo)致的有效功函數(shù)Φeff的調(diào)制寬度可能是大約1.0eV的最大值(對于P偏析層形成一層的情況)。因此，作為在界面上P偏析的結(jié)果，具有NiSi2結(jié)構(gòu)的n型MIS晶體管的柵極電極的有效功函數(shù)Φeff變得比不存在P時獲得的有效功函數(shù)Φeff(NiSi24.54eV)小了界面不均勻分布量4.5×1014cm-2，由此實現(xiàn)了對應(yīng)于Si導(dǎo)帶邊緣(Ec)的有效功函數(shù)Φeff。
具體地，獲得了4.15eV的最小值。該值對應(yīng)于對于塊型高速工作n型MIS晶體管最佳的柵極電極的Φeff的值。
圖33是顯示按照第二實施例的根據(jù)n型MIS晶體管的柵極電極的電容-電壓(C-V)特性計算的Vfb的氧化物膜依存特性的示意圖。在不摻雜P時NiSi2的功函數(shù)是4.54eV。但是，當通過如圖6和7所示的離子注入摻雜P時，NiSi2的功函數(shù)是4.15eV。稍后將說明離子注入。
同時，在p型MIS晶體管中，作為B在界面上偏析的結(jié)果，Φeff值變得比沒有不均勻地分布B時獲得的Ni3Si的Φeff(4.85eV)最多大0.4eV。其原因是，在與P情況下獲得的方向相反的方向上調(diào)制界面偶極子。另一個原因是，P的偏析位置在電極與柵極絕緣膜之間界面的電極側(cè)上；并且B在界面的面對柵極絕緣膜1的部分上被偏析。與界面中電荷的分布相關(guān)，當與柵極電極沒有被摻雜的情況相比時，通過在界面的絕緣膜側(cè)的第一層中偏析的B元素，在界面的面對柵極絕緣膜的部分上感應(yīng)負電荷，由此形成在相反方向上定向的偶極子。結(jié)果，實現(xiàn)了對應(yīng)于Si價帶的末端(Ev)的有效功函數(shù)Φeff。作為P偏析的情況，Φeff的調(diào)制量與在B形成一層或更少的區(qū)域內(nèi)的界面上的B表面密度成比例地增加。當B已經(jīng)形成一層時，效果變得飽和。調(diào)制的最大量是0.4eV或0.4eV左右，有效功函數(shù)Φeff一直增加到5.25eV。有效功函數(shù)Φeff的值與通過重摻雜的p型多晶硅電極獲得的基本上相同，并且是對于塊型高速工作的p型MIS晶體管最佳的有效功函數(shù)Φeff的值。當使用前述的HfSiON膜或HfO2作為柵極絕緣膜時，任何的這些雜質(zhì)大量地擴散進入絕緣膜，并且沒有在界面上偏析。因此，不能獲得上述的雜質(zhì)調(diào)制效應(yīng)。在HfSiON層的上部中設(shè)置SiO2界面層，由此在柵極電極與界面層之間的界面上偏析雜質(zhì)，并獲得由于雜質(zhì)導(dǎo)致的調(diào)制效應(yīng)。
當CMIS器件同時具有兩種導(dǎo)電類型的柵極電極結(jié)構(gòu)時，CMIS器件的高速工作成為可能。更好的是按照器件所需的工作閾值電壓調(diào)整P和B的摻雜水平。例如，在低功耗器件的情況下，必須增加閾值電壓并降低OFF漏電流。因此，界面中的雜質(zhì)的摻雜水平必須設(shè)置為低水平。
用于摻雜柵極電極與絕緣膜之間界面的元素不限于P和B。當使用電負度大于Ni和Si的電負度的非金屬元素時，進一步促進了通過雜質(zhì)添加進行功函數(shù)的控制。特別地，Sb和As在界面的面對柵極電極的部分被偏析，并產(chǎn)生了降低有效功函數(shù)Φeff的明顯效果，與P的情況一樣。Sb和As是適于n型晶體管的額外的元素。
即使當額外的雜質(zhì)在第二層或者在與界面的相同側(cè)的隨后層上被偏析時，偏析對調(diào)制效應(yīng)的影響很小。當雜質(zhì)在界面的電極側(cè)偏析時，通過電極的自由電子阻擋雜質(zhì)。即使當雜質(zhì)在界面的絕緣膜側(cè)上偏析時，也各向同性地形成電偶極子，并且偶極子彼此抵消。同時，在界面的各側(cè)偏析同樣的元素，所得的偶極子的效果彼此抵消，因此有效功函數(shù)Φeff的調(diào)制效應(yīng)變得更小。
在任何元素的情況下，在Ni硅化物中獲得的元素的偏析系數(shù)與在柵極絕緣膜中獲得的元素的偏析系數(shù)不同。元素主要在Ni硅化物或柵極絕緣膜中偏析，并且獲得了接近先前所述的最大調(diào)制寬度的值。此外，在電極材料的矩陣或絕緣膜材料的矩陣中摻雜額外的元素。應(yīng)當從未獲得具有大批額外雜質(zhì)元素的特性的分層結(jié)構(gòu)。通常，額外的元素可以形成為5個或更少的單層。其原因是，在5個單層或更多的情況下，額外的元素沒有表現(xiàn)出偶極子的效果；并且通過額外元素層的真空功函數(shù)確定有效功函數(shù)Φeff，這超出了本發(fā)明的要旨。
用于襯底側(cè)的低加速SIMS分析方法或者光電子能譜(XPS)是與測量偏析雜質(zhì)的表面密度的技術(shù)同樣有效的。特別地，通過使用XPS能夠分清雜質(zhì)的狀態(tài)，因此能夠確定雜質(zhì)是否分布在柵極電極或絕緣膜中。
如圖36所示，通過使用NiSi2相以及n型MIS晶體管，即使在p型MIS晶體管的柵極電極的界面上偏析B，也能夠獲得預(yù)定的有效功函數(shù)Φeff，因為如圖35所示，由于偏析雜質(zhì)的效果導(dǎo)致NiSi2中的調(diào)制效應(yīng)很大。當在界面的絕緣膜側(cè)上偏析的B的密度被調(diào)整為大約6.5×1014cm-2時，預(yù)定的有效功函數(shù)Φeff可以是5.2eV，并且可以制造具有低閾值的高速工作的p型晶體管。因此，CMIS器件能夠高速工作。如圖35所示，當界面上的雜質(zhì)密度較大時，有效功函數(shù)Φeff變?yōu)樨摰?。但是，在雜質(zhì)(例如，B)在界面的柵極絕緣膜側(cè)偏析的情況下，有效功函數(shù)的符號反向。因此，有效功函數(shù)Φeff的值越大，界面上的雜質(zhì)密度越大。
(第二實施例-制造方法1雪耙(snow-plow)法)將說明制造第二實施例的半導(dǎo)體器件的一個示例性方法與制造第一實施例的半導(dǎo)體器件的方法之間的區(qū)別。
將說明用于形成p偏析層和B偏析層的示例性的技術(shù)。首先，在執(zhí)行用于形成源極-漏極區(qū)域的離子注入操作過程中，將B或P雜質(zhì)也同時引入到柵極電極，而不在柵極電極上使用SiN覆蓋層。隨后，通過硅化反應(yīng)期間實現(xiàn)的“雪耙效應(yīng)”，在界面的面對柵極電極的部分上偏析雜質(zhì)。
可以采用任何條件作為離子注入的條件，只要該條件符合將離子注入到Ni硅化物電極所用的這些條件并且能夠避免對柵極絕緣層施加的損壞即可。
(第二實施例-制造方法2離子注入法)將參照圖6和7說明制造第二實施例的半導(dǎo)體器件的另一個示例性方法與制造第一實施例的半導(dǎo)體器件的方法之間的區(qū)別。
當只有制造n型MIS晶體管的區(qū)域暴露時，在圖1所示的工藝之后，以5keV將P注入到1×1016cm-2的濃度(圖6)。當只有制造p型MIS晶體管的區(qū)域暴露時，通過相同的方法，以1keV將B注入到1×1016cm-2的濃度(圖7)。
隨后，已經(jīng)在500攝氏度通過一小時熱處理注入到各自柵極電極5、6的P和B，擴散多晶的Ni硅化物層的晶界，并在柵極絕緣膜1的界面上被偏析。因此，能夠制造圖5所示的結(jié)構(gòu)。
用于將B和P離子注入到柵極電極的條件不限于上述的那些。或者可以采用任意的條件，只要加速電壓已經(jīng)降低到離子輻射對柵極絕緣膜不造成損壞的程度即可?；蛘?，當被分成多級時可以執(zhí)行離子注入和熱處理。用于注入離子的典型的加速電壓的基本要求是，滿足離子的平均距離范圍落入從柵極電極的上邊緣到柵極高度2/3的區(qū)域內(nèi)的條件。此外，熱處理的基本要求也是，滿足按照注入的深度將注入的元素充分地擴散到電極與柵極絕緣膜之間界面的條件。
熱處理的溫度范圍可以從300攝氏度到500攝氏度。當溫度低于300攝氏度時，Ni的擴散速率較低，Ni的充分擴散涉及更多時間的消耗，由此使生產(chǎn)率下降。溫度從未超過600攝氏度。如果溫度超過600攝氏度，則Ni擴散進入柵極絕緣膜，由此增加了柵極漏電流。在極端的情況下，柵極電極與溝道區(qū)域之間出現(xiàn)短路。
根據(jù)熱處理的熱量，可以在10秒鐘到一小時范圍內(nèi)執(zhí)行熱處理工藝。如果熱處理執(zhí)行超過一小時，則將使生產(chǎn)率下降，并且可能增加制造成本。相反，當熱處理執(zhí)行小于10秒鐘時，可能出現(xiàn)在某些器件中NiSi2晶核不能充分生長的憂慮。
熱處理工藝的氣氛可以是氮氣氛。
B經(jīng)過晶界擴散進入Ni硅化物膜的速率是B擴散進入多晶硅中的速率的10倍或更高?；诖嗽?，與B的界面間偏析層的形成相關(guān)，當在Ni3Si形成之后采用離子注入時，則B在界面上被有效地偏析，并且Φeff的調(diào)制量變得更大。
(第三實施例TiSi2上層)將參照圖8說明第三實施例的示例性CMOSFET與第二實施例的CMOSFET之間的區(qū)別。
圖8是在柵極長度方向上的示意性概略剖面圖，顯示了按照第三實施例的示例性的CMOSFET。
如圖8所示，本實施例的CMOSFET與圖5所示的CMOSFET之間的結(jié)構(gòu)區(qū)別在于，n型MIS晶體管的柵極電極的結(jié)構(gòu)。在其它方面，該CMOSFET在結(jié)構(gòu)上與圖5所示的CMOSFET一致。涉及n型MIS晶體管的電極的結(jié)構(gòu)，由多晶的層(立方NiSi2晶相)形成位于界面的面對柵極絕緣膜的部分上的下層，其中每個晶粒具有立方體的晶體結(jié)構(gòu)以及1∶2的Ni-Si成分，并且由C49型的正交TiSi2晶相形成其上層。柵極電極的晶體結(jié)構(gòu)是正交的C49型。P不均勻地分布在NiSi2層與柵極絕緣膜之間的界面上，與圖5所示實施例的情況一樣。
按照此結(jié)構(gòu)，柵極電極與柵極絕緣膜之間界面的結(jié)構(gòu)，類似于第二實施例相關(guān)所述的結(jié)構(gòu)，并產(chǎn)生了與第二實施例所產(chǎn)生的優(yōu)點相同的優(yōu)點。將與制造方法相關(guān)地說明細節(jié)。但是，也能夠通過用于在500攝氏度或更低溫度形成硅化物的熱處理來制造本實施例的柵極電極的結(jié)構(gòu)，并且不破壞器件的可靠性。
TiSi2晶相層的厚度范圍可以從4.6nm到24nm。如稍后所述，當在上述范圍內(nèi)形成Ti薄層時，TiSi2晶相呈現(xiàn)出落在此范圍內(nèi)的厚度。
在圖8中，響應(yīng)第二實施例形成雜質(zhì)偏析層7、8。但是，在第三實施例以及下面所述的所有實施例中，與第一實施例一樣可以省略這些層。
(第三實施例-制造方法Ti薄層的插入)將參照圖9和10說明制造第三實施例的半導(dǎo)體器件的示例性方法。
該方法與第一實施例-制造方法相關(guān)所述的方法，一直到通過CMP(化學(xué)-機械拋光)暴露出柵極電極上端的處理都相同。在本實施例中，在柵極電極上不形成SiN覆蓋層。在將P或B離子注入到源極-漏極區(qū)域的過程中，對于n型MIS晶體管的情況也同時將P離子引入到柵極電極中；并且對于p型MIS晶體管的情況同時將B離子引入到柵極電極中。
通過光刻只在n型MIS晶體管區(qū)域中形成具有4nm厚度的Ti層。隨后，如圖9所示，在暴露出兩種導(dǎo)電類型的多晶硅柵極電極上部的同時，通過濺射使Ni生長到15nm。
隨后，使n型MIS晶體管的柵極電極在450攝氏度經(jīng)歷一分鐘的熱處理，直接在柵極絕緣膜上方形成立方體NiSi2晶相的多晶層，并且在多晶層上形成大約8nm的C49型的正交TiSi2晶相。在p型MIS晶體管區(qū)域中的柵極電極上形成30nm厚的NiSi的多晶層，并且在NiSi的多晶層下形成多晶硅層，以便在大約20nm的區(qū)域上接觸柵極絕緣膜。此時，通過“雪耙”效應(yīng)在柵極絕緣膜的界面上以及NiSi與多晶硅之間的界面上偏析多晶硅層中的P和B元素。
接下來，通過光刻只露出p型MIS晶體管區(qū)域，并通過濺射使Ni生長到50nm的厚度(圖10)。
通過在400攝氏度執(zhí)行低溫熱處理，將p型MIS晶體管的所有柵極電極形成為Ni3Si晶相的多晶層。此時，通過雪耙效應(yīng)在柵極絕緣膜的界面上偏析多晶硅中的B。能夠通過去除未反應(yīng)的Ni來制造圖8所示的結(jié)構(gòu)。
按照此制造方法，能夠通過在Ni與Si之間的界面內(nèi)插入Ti薄層來控制在Ni與Si之間的界面間反應(yīng)過程中獲得的Ni擴散速率。因此，能夠在反應(yīng)的第一階段形成NiSi2晶相。
在此情況下，通過兩個因素確定單位時間內(nèi)進入到Si中的Ni的量即，Ti膜的厚度；和熱處理的溫度。上述之外的條件沒有引起問題，只要通過這些條件將NiSi2晶相形成為第一相即可，即使使用Ti之外的界面插入層，也可以最佳的厚度使用例如Ti等的界面插入層，只要與該實施例一樣，該層起到降低Ni的進入速率的作用即可。
當形成Ni硅化物時，清除在氣氛中形成在多晶硅的表面上的自然氧化物膜，因為Ni的還原能力很弱。當未完全地清除多晶硅的自然氧化物膜時，硅化反應(yīng)不均勻。因此，晶體管之間的特性變化很大。
圖24示意性地顯示了透射電子顯微鏡相片，其中當按照實施例在多晶硅上形成Ti膜和Ni膜而沒有自然的氧化物膜時，形成硅化物柵極電極作為n型MIS晶體管的柵極電極。柵極絕緣膜是HfSiON。在多晶硅層(厚度100nm)上淀積Ti，同時在Ti淀積上連續(xù)濺射Ni。在濺射Ni之后，在Ni氣氛下以450攝氏度執(zhí)行一分鐘的熱處理，因此形成NiSi2晶相(立方晶體)。
圖25示意性地顯示了圖24的柵極絕緣膜的界面的高分辨率圖像。在柵極絕緣膜的界面上形成NiSi2相，由于Ti是具有高還原能力的金屬，因此Ti能夠容易地還原自然的氧化物膜，使得硅化反應(yīng)得以進行。在此情況下，如圖24所示，通過EDX(能量彌散X射線)分析確定出，在電極層上形成了Ti氧化。通過按照本實施例的生產(chǎn)方法，能夠在保持了自然氧化物膜的區(qū)域中很容易地形成硅化物，并且能夠抑制晶體管之間的特性變化。當使用能夠還原SiO2的金屬元素作為界面插入層時，能夠獲得相同的效果。界面插入層的金屬元素例如是比SiO2具有更大的負能量的Hf、Zr、Y、La、Er。
Ti薄層的厚度范圍可以從2nm到10nm。當薄層超過10nm時，Ni可能不會擴散到Si層。當Ti薄膜小于2nm時，Ni的擴散太快，并且不能形成NiSi2作為初始層。
用于形成NiSi2晶相的熱處理要求300至600攝氏度的溫度。當溫度低于300攝氏度時，Ni的擴散速率很慢，Ni的擴散涉及更多時間的消耗，由此使生產(chǎn)率下降。相反，當溫度超過600攝氏度時，形成的NiSi2相針對柵極絕緣膜施加了破壞，由此降低了器件的可靠性。
熱處理工藝取決于熱處理的溫度，并且可以在10秒鐘到一小時的范圍內(nèi)執(zhí)行。如果熱處理執(zhí)行超過一小時，則可能增加制造成本。相反，當熱處理執(zhí)行小于10秒鐘時，可能出現(xiàn)在某些器件中NiSi2晶核不能充分生長的憂慮。
熱處理工藝的氣氛可以是氮氣氛當本實施例的方法用于形成源極-漏極區(qū)域時，沿著NiSi2與Si的界面形成(111)小面，并且界面變得非常粗糙(見O.Nakatsuka等人的論文)。但是，與本實施例的情況一樣，作為將本方法用于柵極電極的結(jié)果，NiSi2界面沿著柵極絕緣膜的界面變得原子水平的光滑，因此沒有出現(xiàn)粗糙。
在此制造方法下，由于以低溫形成NiSi2晶相，因此沒有如K.Takahashi等人所述那樣，沿著柵極電極與柵極絕緣膜之間的界面形成含有NiSi和NiSi2的混合晶相，除非將過量的Ni離子引入到柵極電極。如前所述，可以將Ni層的厚度與多晶硅層的厚度之比調(diào)整到形成NiSi2晶相所采用的比值。具體地，Ni層的厚度可以是多晶硅層厚度的一半或更小。
在本制造方法下，也可以使用在形成NiSi2晶相的柵極電極以及Ni3Si晶相的柵極電極之后注入離子的方法，作為用于引入雜質(zhì)的方法?；蛘?，也可以組合使用“雪耙”效應(yīng)與形成在電極之后注入離子的方法。
(按照第三實施例的另一個示例性的CMOSFET)圖26是在柵極長度方向上的示意性概略剖面圖，顯示了按照第三實施例的另一個示例性的CMOSFET。p型MIS晶體管的柵極電極的結(jié)構(gòu)與圖8所示的柵極電極的結(jié)構(gòu)不同。除了柵極電極以外的結(jié)構(gòu)與圖8所示的結(jié)構(gòu)相同。在圖26中，如上所述，含有晶粒的多晶層是在柵極絕緣膜側(cè)下面的層，每個晶粒由作為Ni3Si晶相的立方晶體構(gòu)成。多晶層上面的層由正交晶體“C49型”的TiSi2晶相形成。該層的晶體結(jié)構(gòu)是C49型的正交晶體。在圖26以及圖8中，B偏析在作為Ni3Si晶相的立方晶體與柵極絕緣膜之間的界面上。按照本實施例，p型MIS晶體管的柵極電極的高度是n型MIS晶體管的柵極電極高度的兩倍或三倍大。按照該結(jié)構(gòu)，柵極電極/柵極絕緣膜之間界面的結(jié)構(gòu)與圖8所示的結(jié)構(gòu)相同。如在稍后的生產(chǎn)方法中所述，可以通過在500攝氏度以下形成硅化物的熱處理，來生產(chǎn)該示例的柵極電極的結(jié)構(gòu)，并且沒有損失器件的可靠性。
(按照第三實施例的另一個示例性的CMOSFET的制造方法)下面通過參照圖27和28示意性說明按照第三實施例的另一個示例性的CMOSFET的制造方法。該方法與第一實施例的制造方法相比一直到通過CMP(化學(xué)機械拋光)暴露出柵極電極上端部分的處理都相同。在此，在p型MIS晶體管的柵極電極中摻雜B而不形成SiN覆蓋層，或者在將P或B離子注入到源極-漏極區(qū)域的同時，在n型MIS晶體管的柵極電極中摻雜P。然后，在兩種類型的MIS晶體管區(qū)域中濺射Ti層(4nm)和Ni(15nm)(參照圖27)。通過熱處理(在450攝氏度，一分鐘)，在兩種類型MIS晶體管的柵極電極中的柵極絕緣膜上方形成立方晶體NiSi2晶體層的多晶層。在多晶層上形成正交晶體(C49型)TiSi2晶相(8nm)。通過“雪耙”效應(yīng)在柵極絕緣膜的界面上偏析多晶硅層的P或B。
在清除未反應(yīng)的Ni之后，通過使用光刻技術(shù)暴露出p型MIS晶體管區(qū)域，并在該區(qū)域上濺射Ni(50nm)。
然后，執(zhí)行400攝氏度的熱處理，并將p型MIS晶體管柵極電極下的NiSi2晶相的立方晶體的所有多晶層轉(zhuǎn)變成Ni3Si晶相的多晶層。p型晶體管的柵極電極的高度大約是n型晶體管的柵極電極高度的2或3倍大。在清除未反應(yīng)的Ni之后，能夠獲得如圖26所示的結(jié)構(gòu)。按照該制造方法，在p型MIS晶體管的柵極電極的上部形成TiSi2晶相(C49型)。在關(guān)于硫酸-過氧化氫的液體溶液的蝕刻抵抗力方面，TiSi2相強于Ni3Si。通過采用上述示例的配置，當清除未反應(yīng)的Ni時，能夠以相同的溫度使用硫酸-過氧化氫的液體溶液，并且在形成NiSi2與形成Ni3Si的兩種情況下使用相同的量。因此，能夠簡化制造方法。按照該制造方法，能夠使用由除了Ti之外材料制成的界面插入層，用于降低Ni的摻雜速度。例如，可以使用TiN作為具有預(yù)定厚度的界面插入層。
圖30和31示意性地顯示了制造第三實施例的另一個示例性的CMOSFET的另一個工藝。制造第三實施例的另一個示例性的CMOSFET的另一個工藝與圖27和28所示的制造方法(如上所述)一直到通過CMP(化學(xué)機械拋光)暴露出柵極電極的上部為止都相同。
通過光刻技術(shù)蝕刻p型MIS晶體管的多晶硅柵極電極，多晶硅柵極電極的高度是18nm(請參見圖30)。在兩種類型的MIS晶體管的MIS晶體管區(qū)域上濺射Ti層(4nm)和Ni(15nm)(請參照圖31)。然后執(zhí)行熱處理(在400攝氏度，一分鐘)。
在n型MIS晶體管的柵極電極的柵極絕緣膜上方形成NiSi2晶相的立方晶體的多晶層。在多晶層上方形成正交晶體(C49型)的TiSi2晶相(大約8nm)。
由Ni3Si晶相的多晶層形成P型MIS晶體管的柵極電極的下層，并且在Ni3Si晶相的多晶層上方形成正交晶體(C49型)的TiSi2晶相(大約8nm)。
Ti層只是用于調(diào)整Ni的擴散速度。通過相對于多晶硅柵極電極高度的Ni膜的厚度來確定Ni硅化物的結(jié)構(gòu)和成分。通過“雪耙”效應(yīng)在柵極絕緣膜的界面上偏析多晶硅層中所含的P和B。
通過清除未反應(yīng)的Ni，能夠形成與圖26所示結(jié)構(gòu)具有相同結(jié)構(gòu)的CMIS晶體管(參見圖32)。但是，與圖25不同，如圖32所示，p型MIS晶體管的高度小于n型MIS晶體管的高度，兩個高度之間的差是10-30nm。該差值小于圖26的差值。因此，容易形成上布線的接觸插塊。在圖30和31所示的制造方法中，包括Ni的形成工藝、光刻工藝以及形成硅化物電極的熱處理的所有工藝都只執(zhí)行一次。因此，圖30、31所示的制造方法比圖27-29所示的制造方法更容易，以便形成上述結(jié)構(gòu)。
P型MIS晶體管的多晶硅柵極電極的高度不限于18nm，而是可以被制造用于通過在上方形成Ni而在柵極絕緣膜的界面的所有表面上形成Ni3Si相。Ni的形成厚度處于一個可使NiSi2形成在n型晶體管柵極電極的整個界面上的范圍內(nèi)。為了滿足上述范圍，n型MIS晶體管的多晶硅柵極電極的高度與p型MIS晶體管的多晶硅柵極電極的高度之比大于0.16，并小于0.35。此處，通過在形成硅化物之前從多晶硅柵極的高度減去形成TiSi2所消耗的多晶硅厚度來定義兩種類型的高度。在上述比值處于以上確定的范圍內(nèi)的情況下，通過適當?shù)卣{(diào)整Ni膜的厚度，能夠由相同的Ni膜形成具有預(yù)定結(jié)構(gòu)的兩種類型晶體管的Ni硅化物相。在此實施例中，Ti(4.4nm)消耗了多晶硅的厚度(8.8nm)，使得上面定義的比值為0.22(9.2nm/41.2nm)，位于上述范圍內(nèi)。當p型晶體管為NiSi2時，上述比值等于或大于0.35，并且等于或小于0.50。按照該制造方法，在用作例如“SRAM電路”的n型MIS晶體管和p型MIS晶體管沿著柵極寬度方向排列，以及柵極電極連續(xù)排列的情況下，在兩個柵極電極界面上的Ni硅化物區(qū)域中成分被改變的成分改變區(qū)域可以被制作得很小，在任一種類型的柵極電極區(qū)域中選擇地形成Ni的情況下，Ni硅化物的成分改變區(qū)域特別地發(fā)生在柵極電極界面的邊緣周邊。但是，在本實施例中沒有產(chǎn)生Ni膜的邊緣。
按照制造第三實施例的另一個示例性的CMOSFET的另一個工藝，能夠使用由Ti之外的材料制成的界面插入層來降低Ni的摻雜速度。例如，可以使用TiN作為具有預(yù)定厚度的界面插入層。
(第四實施例NiSi上層)將參照圖11說明第四實施例的示例性CMOSFET與第二實施例的CMOSFET之間的區(qū)別。
圖11是在柵極長度方向上的示意性概略剖面圖，顯示了按照第四實施例的示例性的CMOSFET。
如圖11所示，本實施例的CMOSFET與圖5所示的CMOSFET之間的區(qū)別在于n型MIS晶體管的電極的結(jié)構(gòu)。在其它方面，CMOSFET在結(jié)構(gòu)上彼此一致。涉及n型MIS晶體管的電極的結(jié)構(gòu)，由多晶層(立方NiSi2晶相)形成位于界面的面對柵極絕緣膜的部分上的下層，其中晶粒具有立方體的晶體結(jié)構(gòu)以及1∶2的Ni-Si成分，并且由具有正交MnP型的晶體結(jié)構(gòu)的正交NiSi晶相形成其上層。P不均勻地分布在NiSi2層與柵極絕緣膜之間的界面上，與圖5所示實施例的情況一樣。
與本實施例的結(jié)構(gòu)相關(guān)，柵極電極與柵極絕緣膜之間界面的結(jié)構(gòu)，類似于圖5所示的結(jié)構(gòu)，并且結(jié)構(gòu)的優(yōu)點也一致。形成了在電阻方面低于NiSi2相的NiSi相。因此，n型MIS晶體管的柵極電極的薄層電阻值低于第二實施例的柵極電極的薄層電阻值，并且該器件能夠高速工作。盡管聯(lián)系該制造方法提供了詳細的說明，但是也可以通過用于在500攝氏度或更低溫度形成硅化物的熱處理來制造本實施例的柵極電極的結(jié)構(gòu)，并且不破壞器件的可靠性。
在圖11中，按照第二實施例形成雜質(zhì)偏析層7、8。但是，在第四實施例中，與第一實施例一樣可以省略這些層。
(第四實施例-制造方法1柵極上層相變NiSi2→NiSi)將參照圖12和13說明制造第四實施例的半導(dǎo)體器件的示例性方法。
首先，按照前述的制造方法形成圖5所示的結(jié)構(gòu)。隨后，通過使用光刻只在n型MIS晶體管區(qū)域中形成5nm的Ni層(圖12)。
隨后，在400攝氏度對該結(jié)構(gòu)進行一分鐘的熱處理，由此將n型MIS晶體管的柵極電極上部的相從NiSi2晶相轉(zhuǎn)變?yōu)镹iSi晶相。因此，能夠形成圖13所示的結(jié)構(gòu)。
即使在本制造方法下，也可以在形成NiSi2的柵極電極和Ni3Si的柵極電極之后引入雜質(zhì)，或者通過其組合。
NiSi晶相的特定電阻值大約是NiSi2晶相的一半。作為將NiSi2晶相的柵極電極的上部轉(zhuǎn)變成NiSi晶相的結(jié)果，能夠降低柵極電極的電阻，并且能夠?qū)崿F(xiàn)該器件的高速操作。
(第四實施例-制造方法2將Ni離子注入到柵極的中間)將參照圖14至17說明制造第四實施例的半導(dǎo)體器件的示例性方法。
該方法與先前所述的方法一直到通過CMP(化學(xué)機械拋光)暴露出柵極電極上端的處理為止都相同。
類似于圖2所示的情況，當暴露出兩種導(dǎo)電類型的多晶硅柵極電極的上部時，注入Ni離子。在此情況下，將加速電壓設(shè)為30keV或者30keV左右，由此Ni離子的峰值深度從多晶硅電極表面開始達到20nm或20nm左右。離子注入的量為5×1015cm-2或更多。此時，柵極電極的上部表現(xiàn)出非晶的結(jié)構(gòu)，因為離子注入產(chǎn)生了損壞。
隨后，在350攝氏度對該結(jié)構(gòu)進行30分鐘的熱處理，由此在多晶硅柵極電極中大約20nm的深度形成了NiSi2晶塊，其尺寸為10nm或10nm左右，并呈現(xiàn)CaF2結(jié)構(gòu)。通過濺射形成20nm的Ni膜(圖14)。隨后，在500攝氏度或更低溫度對該膜進行低溫熱處理，由此Ni擴散進入Si，并且在相對于20nm位置為淺的區(qū)域中形成NiSi晶相。同時，在比該位置(距離表面20nm)更深并且形成NiSi2晶塊的區(qū)域中，當采用先前形成的NiSi2塊作為生長的仔晶時，NiSi2晶體生長，并且形成了NiSi2晶相，一直到柵極絕緣膜的界面。
隨后，對晶體進行光刻，由此僅在制造p型MIS晶體管的區(qū)域中形成25nm的Ni膜(圖15)，并且在400攝氏度對該膜進行熱處理，由此僅在制造p型MIS晶體管的柵極電極中形成Ni3Si膜。
在去除未反應(yīng)的Ni之后，通過光刻只暴露出形成n型MIS晶體管的區(qū)域，并通過抗蝕劑或硬掩膜覆蓋p型MIS晶體管區(qū)域。在此狀態(tài)下，以5keV將P注入到1×1016cm-2的濃度(圖16)。通過相同的方法，使只有制造p型MIS晶體管的區(qū)域暴露，以1keV將B注入到1×1016cm-2的濃度(圖17)。
在400攝氏度通過30分鐘熱處理被隨后注入到柵極電極的P和B，擴散多晶的Ni硅化物層的晶界，并在柵極絕緣膜的界面上被偏析。因此，能夠制造圖11所示的結(jié)構(gòu)。即使在本制造方法下，可以通過將離子注入到源極-漏極區(qū)域來同時執(zhí)行雜質(zhì)的添加。
(修改例)已經(jīng)參照塊襯底上的平面型半導(dǎo)體器件說明了第一至第四實施例。但是，第一至第四實施例也能夠用于SOI襯底上的平面型半導(dǎo)體器件或者翅片型半導(dǎo)體器件。
(第一修改例SOI襯底上的平面型半導(dǎo)體器件)將參照圖18說明按照修改例的示例性CMOSFET。
如圖18所示，在SOI襯底上制造CMIS器件。CMIS器件的結(jié)構(gòu)與圖1所示的結(jié)構(gòu)相同。制造CMIS器件的SOI襯底的Si有源區(qū)的厚度是15nm，本器件是所謂的完全耗盡的CMIS器件。
在完全耗盡的器件中，在襯底的溝道區(qū)域中的雜質(zhì)摻雜水平較低，溝道區(qū)域完全耗盡。因此，實現(xiàn)高速操作器件所需的柵極電極有效功函數(shù)Φeff與塊器件所需的有效功函數(shù)Φeff不同。具體地，在塊器件的情況下，有效功函數(shù)Φeff達到Si禁帶的末端。在完全耗盡的器件中，兩種導(dǎo)電類型的柵極電極的有效功函數(shù)Φeff向Si中間帶隙更接近0.2eV，在本實施例中，NiSi2晶相和NiSi3晶相用于各自的柵極電極，晶相的有效功函數(shù)Φeff呈現(xiàn)出對于高速操作的優(yōu)選耗盡器件的最佳值。
圖18是適用于第一實施例的模式的視圖。不必說，第一修改例可以適用于任何第二至第四實施例的模式。
兩種導(dǎo)電類型的柵極電極可以在SOI襯底上切換。通過此結(jié)構(gòu)，與圖18所示情況實現(xiàn)的工作閾值電壓相比，工作閾值電壓增長大約0.5eV。這導(dǎo)致在工作備用期間備用電源的功耗下降，并且通過使用此結(jié)構(gòu)能夠?qū)崿F(xiàn)CMIS器件的低功耗。
(第二修改例翅片型半導(dǎo)體器件)將參照圖19說明修改例的示例性CMOSFET。
如圖19所示，在p型硅襯底上形成作為淀積的氧化硅膜的掩埋氧化物。在掩埋氧化物上形成用于形成晶體管的源極-漏極區(qū)域的翅片結(jié)構(gòu)。在示出的結(jié)構(gòu)中，翅片結(jié)構(gòu)對應(yīng)于n型MIS晶體管中由p型Si層和SiN層構(gòu)成的疊層結(jié)構(gòu)。在p型MIS晶體管中，翅片結(jié)構(gòu)對應(yīng)于由n型Si層和SiN層構(gòu)成的疊層結(jié)構(gòu)。此外，翅片結(jié)構(gòu)也能夠由單個的Si層或者除了SiN之外的絕緣層形成。
柵極電極5、6由Ni硅化物形成，以便越過這些翅片結(jié)構(gòu)，并且在接觸界面中形成氧化硅膜-用作柵極絕緣膜1。在n型MIS晶體管中，由Ni硅化物構(gòu)成的柵極電極是NiSi2晶相的多晶膜，并且在p型MIS晶體管中柵極電極是Ni3Si晶相的多晶膜。
該結(jié)構(gòu)對應(yīng)于所謂的雙柵極MIS晶體管，其中在翅片部分的任一側(cè)表面部分上制造具有溝道部分的MIS晶體管。當單個Si層用于翅片部分時，翅片的上部也變?yōu)闇系绤^(qū)域，由此形成三柵極MIS晶體管。
盡管沒有示出，但是在p型翅片中形成都屬于n型重摻雜雜質(zhì)區(qū)域的源極區(qū)域和漏極區(qū)域，作為源極-漏極部分，使得溝道區(qū)域夾在源極與漏極之間。在n型雜質(zhì)的翅片中形成都屬于p型重摻雜雜質(zhì)區(qū)域的源極區(qū)域和漏極區(qū)域。如聯(lián)系第二修改例所述，在具有三維結(jié)構(gòu)的元器件中，在實施高摻雜水平的雜質(zhì)均勻性方面遇到極大的困難。因此，也可以采用肖特基源極-漏極結(jié)構(gòu)。
第二修改例是將圖1所示的柵極電極界面間結(jié)構(gòu)用于翅片型完全耗盡晶體管的實施例。本實施例也涉及優(yōu)選耗盡的器件，如第一修改例的情況。因此，柵極電極的有效功函數(shù)Φeff對于高速工作CMIS器件是最佳的。通過切換兩種導(dǎo)電類型的柵極電極的結(jié)構(gòu)，也能夠?qū)崿F(xiàn)的更低功耗的CMIS器件。
如上所述，按照本發(fā)明的柵極電極界面的結(jié)構(gòu)也能夠用于三維結(jié)構(gòu)的晶體管，而不管平面型的晶體管。涉及該制造方法，能夠應(yīng)用針對平面型的制造方法，只要優(yōu)化該方法即可。
盡管本實施例已經(jīng)使用翅片結(jié)構(gòu)的雙柵極MIS晶體管，但是也能夠使用平面型雙柵極MIS晶體管、縱向雙柵極CMIS晶體管或者三維結(jié)構(gòu)的其它元器件。
圖19是適用于第一實施例的視圖。不必說，第二修改例可以適用于任何第二至第四實施例。
按照實施例，包括閾值變化較小的半導(dǎo)體器件，以及制造該器件的方法。
盡管已經(jīng)說明了實施例，本發(fā)明不限于這些實施例。在權(quán)利要求中所述的本發(fā)明構(gòu)思范圍內(nèi)，本發(fā)明可進行各種修改。此外，在本發(fā)明的構(gòu)思范圍內(nèi)，在實際階段能夠以各種方式修改本發(fā)明。而且，可以組合這些實施例中所述的多個構(gòu)成元素，由此能夠創(chuàng)建各種發(fā)明。
權(quán)利要求
1.一種半導(dǎo)體器件，包括N溝道MIS晶體管，包括p型半導(dǎo)體層；形成在所述p型半導(dǎo)體層上的第一柵極絕緣層；形成在第一柵極絕緣層上的第一柵極電極，第一柵極電極包括含有NiSi2的立方晶體的晶相，NiSi2的立方晶體具有5.39埃至5.40埃的晶格常數(shù)；和形成在所述p型半導(dǎo)體層中的第一源極-漏極區(qū)域，其中第一柵極電極沿著柵極長度的方向夾在該第一源極-漏極區(qū)域中。
2.一種半導(dǎo)體器件，包括襯底；N溝道MIS晶體管，包括形成在所述襯底上的p型半導(dǎo)體層；形成在所述p型半導(dǎo)體層上的第一柵極絕緣層；形成在第一柵極絕緣層上的第一柵極電極，其中第一柵極電極包括含有NiSi2的立方晶體的晶相，NiSi2的立方晶體具有5.39埃至5.40埃的晶格常數(shù)；和形成在所述p型半導(dǎo)體層中的第一源極-漏極區(qū)域，其中第一柵極電極沿著柵極長度的方向夾在該第一源極-漏極區(qū)域中；P溝道MIS晶體管，包括形成在所述襯底上的n型半導(dǎo)體層；形成在所述n型半導(dǎo)體層上的第二柵極絕緣層；形成在第二柵極絕緣層上的第二柵極電極，其中第二柵極電極包括含有Ni3Si的立方晶體或Ni31Si12的六方晶體中的至少一種的晶相；和形成在所述n型半導(dǎo)體層中的第二源極-漏極區(qū)域，其中第二柵極電極沿著柵極長度的方向夾在該第二源極-漏極區(qū)域中。
3.如權(quán)利要求1所述的半導(dǎo)體器件，其中NiSi2的立方晶體的晶相是多晶的和單相的。
4.如權(quán)利要求1所述的半導(dǎo)體器件，包括形成在第一柵極電極與第一柵極絕緣層之間界面的第一電極側(cè)上的第一元素偏析層，其中磷、砷和銻中的至少一種被偏析；和形成在第二柵極電極與第二柵極絕緣層之間界面的第二柵極絕緣層側(cè)上的第二元素偏析層，其中硼被偏析。
5.如權(quán)利要求1所述的半導(dǎo)體器件，其中第一柵極電極包括由含有TiSi2的正交晶體的晶相形成的上層；和由含有NiSi2的立方晶體的晶相形成的下層。
6.如權(quán)利要求5所述的半導(dǎo)體器件，其中第一柵極電極的上層具有4.6nm至24nm的厚度。
7.如權(quán)利要求1所述的半導(dǎo)體器件，其中第一柵極電極包括由含有NiSi的正交晶體的晶相形成的上層；和由含有NiSi2的立方晶體的晶相形成的下層。
8.如權(quán)利要求1所述的半導(dǎo)體器件，其中所述柵極絕緣層具有包含Hf的層。
9.如權(quán)利要求1所述的半導(dǎo)體器件，其中所述柵極絕緣層具有由HfSiON形成的層。
10.如權(quán)利要求2所述的半導(dǎo)體器件，其中襯底是塊襯底。
11.一種制造半導(dǎo)體器件的方法，包括在p型半導(dǎo)體層上形成第一柵極絕緣層；在第一柵極絕緣層上形成第一多晶硅層；在所述p型半導(dǎo)體層的表面上形成第一源極-漏極區(qū)域，第一多晶硅層夾在該第一源極-漏極區(qū)域中；執(zhí)行將Ni注入到第一多晶硅層的離子注入；在300攝氏度至800攝氏度的溫度執(zhí)行熱處理，用于在第一多晶硅層中形成NiSi2晶核；在第一多晶硅層上形成第一Ni層，第一Ni層的厚度相對于第一多晶硅層的厚度為5/18至1/2；以及通過在300攝氏度至600攝氏度的溫度執(zhí)行用于生長NiSi2晶核的熱處理，將第一多晶硅層轉(zhuǎn)化成NiSi2的晶相。
12.一種制造半導(dǎo)體器件的方法，包括在p型半導(dǎo)體層上形成第一柵極絕緣層；在第一柵極絕緣層上形成第一多晶硅層；在所述p型半導(dǎo)體層的表面上形成第一源極-漏極區(qū)域，其中第一多晶硅層夾在該第一源極-漏極區(qū)域中；在第一多晶硅層上形成第一Ti薄層；在第一Ti薄層上形成第一Ni層；以及在300攝氏度至600攝氏度的溫度執(zhí)行熱處理，用于將第一Ni層/第一Ti薄層/第一多晶硅層的多層轉(zhuǎn)化成TiSi2晶相/NiiSi2晶相的多層。
13.一種制造半導(dǎo)體器件的方法，包括在p型半導(dǎo)體層上形成第一柵極絕緣層；在n型半導(dǎo)體層上形成第二柵極絕緣層；在第一柵極絕緣層上形成第一多晶硅層；在第二柵極絕緣層上形成第二多晶硅層；在所述p型半導(dǎo)體層的表面上形成第一源極-漏極區(qū)域，其中第一多晶硅層夾在該第一源極-漏極區(qū)域中；在所述n型半導(dǎo)體層的表面上形成第二源極-漏極區(qū)域，其中第二多晶硅層夾在該第二源極-漏極區(qū)域中；在第一多晶硅層上形成第一Ti薄層；在第一Ti薄層上形成第一Ni層；在第二多晶硅層上按順序形成第二Ni層或第二Ti薄層和第二Ni層；在300攝氏度至600攝氏度的溫度執(zhí)行第一熱處理，用于將第一Ni層/第一Ti薄層/第一多晶硅層的多層轉(zhuǎn)化成TiSi2晶相/NiSi2晶相的第一多層；以及執(zhí)行第二熱處理，用于從第二多晶硅層形成Ni3Si晶相或Ni31Si12晶相。
14.如權(quán)利要求13所述的制造半導(dǎo)體器件的方法，進一步包括執(zhí)行第一熱處理，用于進一步將第二Ni層/第二Ti薄層/第二多晶硅層的多層轉(zhuǎn)化成NiSi晶相/第二多晶硅層的多層；在執(zhí)行第一熱處理之后，在NiSi晶相上形成第三Ni層；以及在300攝氏度至600攝氏度的溫度執(zhí)行第二熱處理，用于將第三Ni層/NiSi晶相/第二多晶硅層的多層轉(zhuǎn)化成Ni3Si晶相或Ni31Si12晶相。
15.如權(quán)利要求13所述的制造半導(dǎo)體器件的方法，進一步包括在形成第一Ti薄層的同時形成第二Ti薄層；在形成第一Ni層的同時形成第二Ni層；執(zhí)行第一熱處理，用于進一步將第二Ni層/第二Ti層/第二多晶硅層的多層轉(zhuǎn)化成TiSi2晶相/NiSi2晶相的第二多層；在TiSi2晶相/NiSi2晶相的第二多層上形成第三Ni層；以及執(zhí)行第二熱處理，用于將第三Ni層/TiSi2晶相/NiSi2晶相的多層轉(zhuǎn)化成TiSi2晶相/Ni3Si晶相的多層或者TiSi2晶相/Ni31Si12晶相的多層。
16.如權(quán)利要求13所述的制造半導(dǎo)體器件的方法，包括蝕刻第二多晶硅層的一部分，以便減小第二多晶硅層的厚度；在形成第一Ti薄層的同時形成第二Ti薄層；在形成第一Ni層的同時形成第二Ni層；在執(zhí)行第一熱處理的同時執(zhí)行第二熱處理，用于將第二Ni層/第二Ti層/第二多晶硅層的多層轉(zhuǎn)化成TiSi2晶相/Ni3Si晶相的多層或者TiSi2晶相/Ni31Si12晶相的多層。
17.如權(quán)利要求13所述的制造半導(dǎo)體器件的方法，包括形成第一Ni層，其厚度相對于第一多晶硅層的厚度為5/18至1/2。
18.如權(quán)利要求13所述的制造半導(dǎo)體器件的方法，包括執(zhí)行將磷、砷和銻中的至少一種注入到第一多晶硅層中的離子注入；以及執(zhí)行將硼離子注入到第二多晶硅層中的離子注入。
19.如權(quán)利要求13所述的制造半導(dǎo)體器件的方法，包括在形成Ni3Si晶相或Ni31Si12晶相之后，執(zhí)行將磷、砷和銻中的至少一種注入到TiSi2晶相/NiSi2晶相的多層中的離子注入；以及執(zhí)行將硼離子注入到Ni3Si晶相和Ni31Si12晶相的任一個中的離子注入。
20.如權(quán)利要求13所述的制造半導(dǎo)體器件的方法，其中第一Ti薄層的厚度范圍從2nm至10nm。
全文摘要
按照本發(fā)明的一個方面，一種半導(dǎo)體器件包括N溝道MIS晶體管，包括p型半導(dǎo)體層；形成在p型半導(dǎo)體層上的第一柵極絕緣層；形成在第一柵極絕緣層上的第一柵極電極；和形成在p型半導(dǎo)體層中的第一源極－漏極區(qū)域，其中第一柵極電極沿著柵極長度的方向夾在該第一源極－漏極區(qū)域中。第一柵極電極包括含有NiSi
文檔編號H01L29/40GK101034717SQ20071008447
公開日2007年9月12日 申請日期2007年3月2日 優(yōu)先權(quán)日2006年3月8日
發(fā)明者土屋義規(guī), 小山正人, 吉木昌彥 申請人:株式會社東芝