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熔絲結構及其形成方法

文檔序號:7227782閱讀:346來源:國知局
專利名稱:熔絲結構及其形成方法
技術領域
本發(fā)明涉及半導體技術領域,特別涉及熔絲結構及其形成方法。
背景技術
隨著半導體工藝得微小化以及復雜度得提高,半導體元件也變得更容易 受各式缺陷或雜質得影響,而單一導線、二極管或者晶體管等的失效往往即 構成整個芯片的缺陷。因此為了解決這個問題,現(xiàn)有技術便會在集成電路中 形成一些熔絲,以確保集成電路的可利用性。
一般來說,熔絲連接集成電路中的冗余電路(redundancycircuit), —旦 檢測發(fā)現(xiàn)電路具有缺陷時,這些冗余電路就可用于修復或取代有缺陷的電路。 以存儲器結構為例,現(xiàn)有技術會在結構得最上層制作一些熔絲結構,其作用 在于當內存完成時,若其中有部分存儲單元、字線或者導線的功能有問題時, 就可以利用熔絲跳接另一些冗余(redundant cells)的存儲單元、字線或者導 線來取代。
目前熔絲擴大到可以提供程序化(programming elements )的功能,以使 各種客戶可依不同的功能來程序化電路。例如,為了節(jié)省研發(fā)與制作成本, 晶片廠可以利用導線與存儲陣列內每個晶體管相連接,并在導線中增加一個 熔絲,待半導體芯片制作完成后,再由外部進行數(shù)據(jù)輸入,以獨特化各個標 準芯片成各式產品芯片。當可程序化只讀存儲器(Programmable ROM, PROM) 進行數(shù)據(jù)輸入時,如使用較高電壓將熔絲燒毀,而產生斷路(off-state), 即完成"1"的輸入;反之,未經燒毀的熔絲,晶體管導線線路仍存在而形成 導通狀態(tài)(on-state),即相當于存入"0"。此種利用高電壓燒毀(blowing) 熔絲的過程即為程序化(programming),而且一旦程序化的熔絲將永久形成斷路狀態(tài)存在。因此熔絲顯示出二進制運算,在集成電路的制造和封裝之后 允許對編程信息進行編碼。
現(xiàn)有技術的絕緣體上硅(SOI)上的熔絲結構的制作流程參照附圖l所示,
首先執(zhí)行步驟IOO,提供絕緣體上硅(SOI),所述SOI具有第一絕緣層和單晶 硅層;執(zhí)行步驟102,將單晶硅層構圖為帶;執(zhí)行步驟104,用一種或多種雜 質摻雜單晶硅層,包括向每個單晶硅帶的不同區(qū)域注入不同類型的雜質的多 重掩模和摻雜工藝,也包括保留單晶硅帶的一個或多個部分未摻雜的工藝; 執(zhí)行步驟106,用硅化單晶硅層的至少上部分形成硅化帶;執(zhí)行步驟108,在 硅化帶上形成一個或多個第二絕緣層以使硅化帶在三維上與周圍結構電或熱 隔離;執(zhí)行步驟IIO,在形成第二絕緣層之前或者之后,形成穿過第二絕緣層 到硅化帶的末端的電接觸,從而完成熔絲結構。
采用該流程形成的熔絲結構利用SOI上的硅化帶,上面的硅化物材料允許 熔絲在編程狀態(tài)下用作導體。當進行編程時,硅化物被移動或者斷開。然而 采用上述流程與現(xiàn)有的標準CMOS工藝不相兼容,同時,在制作過程中,需要 額外增加掩;^莫版以及進行摻雜工藝,這增加了工藝成本。
在申請?zhí)枮?00610106431的中國專利申請中還可以發(fā)現(xiàn)更多與上述技術 方案相關的信息。

發(fā)明內容
本發(fā)明解決的問題是現(xiàn)有的形成熔絲結構技術與標準CMOS工藝不相兼 容,在制作過程中,需要額外增加掩模版以及進行摻雜工藝,增加了工藝成 本。
為解決上述問題,本發(fā)明提供一種熔絲的形成方法,包括提供半導體 襯底;依次在半導體襯底上形成第一介質層和多晶硅層,所述多晶硅層采用 形成晶體管的多晶硅層;在多晶硅層中形成至少兩個摻雜區(qū)域,所述相鄰兩個摻雜區(qū)域的導電類型相反;在具有至少兩個摻雜區(qū)域的多晶硅層上形成硅 化物層;在硅化物層上形成第二介質層;在第二介質層中形成通孔,所述通 孔暴露出硅化物層;采用導電材料填充通孔并與硅化物層相接觸;在第二介 質層上對著填充有導電材料的通孔位置形成金屬墊。
所述多晶硅層中形成的摻雜區(qū)域為兩個,分別為在進行源/漏離子注入工 藝中或者在進行源/漏延伸區(qū)離子注入工藝中同時形成。
所述多晶硅層中形成的摻雜區(qū)域為三個,為在進行源/漏離子注入工藝中 或者在進行源/漏延伸區(qū)離子注入工藝中同時形成。
所述通孔中填充的導電材料以及金屬墊為金屬鋁。
所述硅化物為金屬鎢、鈦、鎳、鈷、鉭或者鉑的硅化物。
相應的,本發(fā)明提供一種熔絲結構,包括半導體襯底;依次位于半導 體襯底上的第一介質層和多晶硅層,所述多晶硅層采用形成晶體管的多晶硅 層;位于多晶硅層中的至少兩個摻雜區(qū)域,所述相鄰兩個摻雜區(qū)域的導電類 型相反;位于具有至少兩個摻雜區(qū)域的多晶硅層上的硅化物層;位于硅化物 層上的第二介質層;位于第二介質層中通孔以及填充于通孔內的導電材料; 位于第二介質層上對著填充有導電材料的通孔位置形成的金屬墊。
所述多晶硅層中形成的摻雜區(qū)域依次為兩個,分別為在進行源/漏離子注 入工藝中或者在進行源/漏延伸區(qū)離子注入工藝中同時形成。
所述多晶硅層中形成的摻雜區(qū)域為三個,分別為在進行源/漏離子注入工 藝中或者在進行源/漏延伸區(qū)離子注入工藝中同時形成。
所述通孔中填充的導電材料以及金屬墊為金屬鋁。
所述硅化物為金屬鴒、鈦、鎳、鉭或者柏的硅化物。
與現(xiàn)有技術相比,上述技術方案具有以下優(yōu)點通過采用形成晶體管的多晶硅柵的多晶硅層作為熔絲的多晶硅層,在編程前后,熔絲結構的電阻值
相差較大,利于編程前后狀態(tài)的檢測,同時與現(xiàn)有標準CMOS工藝完全兼容, 沒有增加工藝成本。
上述技術方案通過采用形成晶體管的多晶硅柵的多晶硅層作為熔絲的多 晶硅層、釆用形成晶體管的源/漏極的離子注入和形成源/漏延伸區(qū)的離子注入 形成熔絲結構的不同摻雜區(qū),在編程前后,熔絲結構的電阻值相差較大,利 于編程前后狀態(tài)的檢測,同時與現(xiàn)有標準CMOS工藝完全兼容,沒有增加額 外的掩模版和摻雜工藝、沒有增加工藝成本。


圖l是現(xiàn)有技術的形成熔絲結構的流程示意圖; 圖2至圖9是本發(fā)明的第一實施例的形成熔絲的結構示意圖; 圖10至圖12是本發(fā)明的第二實施例的形成熔絲的結構示意圖; 圖13是本發(fā)明的第三實施例的形成熔絲的結構示意圖; 圖14A是一種熔絲結構檢測電路; 圖14B是另一種熔絲結構的差分檢測電路。
具體實施例方式
本發(fā)明提供一種熔絲的形成方法及其結構,在本發(fā)明的實施例中公開了 三種熔絲的結構,在多晶硅層中分別形成具有PN結的兩個摻雜區(qū)和具有PNP 結構和NPN結構的三個摻雜區(qū),還可以形成諸如PNPN...等多個摻雜區(qū)結構, 在此不應過分限制本發(fā)明的保護范圍。
本發(fā)明首先給出一種熔絲的形成方法的第一實施例,包括提供半導體 襯底;依次在半導體襯底上形成第一介質層和多晶硅層,所述多晶硅層采用 形成晶體管的多晶硅層;在多晶硅層中形成至少兩個摻雜區(qū)域,所述相鄰兩個摻雜區(qū)域的導電類型相反;在具有至少兩個摻雜區(qū)域的多晶硅層上形成硅 化物層;在硅化物層上形成第二介質層;在第二介質層中形成通孔,所述通 孔暴露出硅化物層;采用導電材料填充通孔并與硅化物層相接觸;在第二介 質層上對著填充有導電材料的通孔位置形成金屬墊。
首先參照圖2,提供半導體襯底201,所述半導體襯底為具有多層導電層、 介質層構成的半導體器件的硅襯底、III - V族化合物襯底或者II - VI族化合 物襯底等。
在半導體襯底201上形成第一介質層202,所述第一介質層202為氧化硅、 氮化硅、氮氧化硅中一種或者其組合構成,也可以為含碳氧化硅等低介電常 數(shù)介質層。
參照圖3,在第一介質層202上形成多晶硅層203,所述多晶硅層為采用 形成晶體管的多晶硅柵的多晶硅層。形成所述多晶硅層203為本技術領域人 員公知技術,作為本發(fā)明的一個優(yōu)化實施方式,形成所述多晶硅層203采用 化學氣相沉積(CVD)裝置形成。
參照圖4,在多晶硅層203上形成第一光刻膠層204,在第一光刻膠層204 上定義出第一多晶硅層203中的兩個摻雜區(qū)的形狀,所述定義第一多晶硅層 203中的兩個摻雜區(qū)的形狀的掩模版為采用現(xiàn)有技術中的形成源/漏極或者源/ 漏延伸區(qū)(LDD)的掩模版,這樣不會額外增加掩模版。本實施例中,首先 定義出第一摻雜區(qū)203a的形狀,然后進行離子注入進行摻雜形成第一摻雜區(qū) 203a,多晶硅層203的其余部分構成203b。第一摻雜區(qū)203a的導電類型為p 型。
參照圖5,在多晶硅層203上形成第二光刻膠層205,在第二光刻膠層205 上定義出第二摻雜區(qū)203c的形狀,然后進行離子注入進行摻雜形成第二摻雜 區(qū)203c。第二摻雜區(qū)203c的導電類型為n型。
所述多晶硅層中形成的p型第一摻雜區(qū)203a和n型第二摻雜區(qū)203c區(qū)為在進行源/漏離子注入工藝中同時形成,比如在形成PMOS晶體管的源/漏極中
同時進行離子注入形成第一摻雜區(qū)203a,在形成NMOS晶體管的源/漏極中同 時進行離子注入形成第二摻雜區(qū)203c。所述第一摻雜區(qū)203a和第二摻雜區(qū) 203c構成PN結。
參照圖6,在具有至少兩個摻雜區(qū)域的多晶硅層203上形成硅化物層206。 所述硅化物層206為金屬鴒、鈦、鎳、鉭或者鉑的硅化物。比較優(yōu)化的實施 方式為采用硅化鈦。形成所述硅化物層206為本技術領域人員公知技術。
參照圖7,在硅化物層206上形成第二介質層207以使多晶硅層203和硅 化物層206在三維上與周圍結構電或熱隔離。所述第二介質層207可以為一 層或者多層構成,所述第二介質層207可以為氧化硅、氮化硅、氮氧化硅中 一種或者其組合構成。
參照圖8,在第二介質層207的兩端形成通孔208,所述通孔暴露出硅化 物層206;然后采用導電材料填充通孔208,使導電材料與硅化物層206相接 觸。所述通孔208中填充的導電材料可以為摻雜多晶硅、金屬材料等,作為 本發(fā)明的一個優(yōu)化實施方式,所述導電材料為金屬A1。
參照圖9,在第二介質層207上的兩端對著填充有導電材料的通孔208位 置分別形成金屬墊209。
基于上述工藝實施后,形成本發(fā)明的熔絲結構,包括半導體襯底201; 依次位于半導體襯底201上的第一介質層202和多晶硅層203,所述多晶硅層 203采用形成晶體管的多晶硅層;位于多晶硅層203中的第一摻雜區(qū)域203a 和第二摻雜區(qū)域203c,所述第一摻雜區(qū)域203a和第二摻雜區(qū)域203c的導電 類型分別為p型和n型;位于具有兩個摻雜區(qū)域的多晶硅層203上的硅化物 層206;位于硅化物層206上的第二介質層207;位于第二介質層207中的通 孔208以及填充于通孔內的導電材料;位于第二介質層207上對著填充有導 電材料的通孔208位置形成的金屬墊209。圖10至圖12是本發(fā)明的第二實施例的形成熔絲的結構示意圖,與第一 實施例中不同在于形成三個摻雜區(qū)域。首先參照圖10,在多晶硅層203上形 成第三光刻膠層210,然后在第三光刻膠層210上定義出第二摻雜區(qū)域203f 的形狀,然后通過離子注入形成第二摻雜區(qū)域203f。所述第二摻雜區(qū)域203f 的導電類型為p型,則形成第二摻雜區(qū)域203f的離子注入可以采用形成PMOS 晶體管的源/漏擴散區(qū)(LDD)或者形成源/漏極的離子注入同時形成。
參照圖11,然后在多晶硅層203上形成第四光刻膠層211,然后在第四 光刻膠層211上定義出第 一摻雜區(qū)域203e和第三摻雜區(qū)域203g的形狀,然后 通過離子注入形成第一摻雜區(qū)域203e和第三摻雜區(qū)域203g。所述第一摻雜區(qū) 域203e和第三摻雜區(qū)域203g的導電類型為n型,則形成第一摻雜區(qū)域203e 和第三摻雜區(qū)域203f的離子注入為采用形成NMOS晶體管的源/漏極的離子 注入工藝或者形成源/漏纟及的離子注入工藝同時形成。
參照圖12,然后在帶有三個摻雜區(qū)域的多晶硅層203上形成硅化物層 212,所述硅化物層212為金屬鴒、鈦、鎳、鉭或者鉑的硅化物。
隨后的工藝與第一實施例中的工藝相同,包括在硅化物層212上形成第 二介質層和在第二介質層中形成通孔、在通孔中填充導電材料以及在第二介 質層上對著填充有導電材料的通孔位置形成金屬墊等工藝,具體可以參照圖7 至圖9,在此不作贅述。
圖13是本發(fā)明的第三實施例的形成熔絲的結構示意圖。與第二實施例中 的不同之處在于形成第一摻雜區(qū)域203h、第二摻雜區(qū)域203i和第三摻雜區(qū)域 203j的導電類型依次分別為p型、n型和p型。則形成第一摻雜區(qū)域203h、 第二摻雜區(qū)域203i和第三摻雜區(qū)域203j為在形成NMOS晶體管的源/漏極的 離子注入工藝中或者源/漏擴散區(qū)(LDD)工藝中同時形成。
本發(fā)明通過在多晶硅層中形成至少兩個摻雜區(qū)域,所述相鄰兩個摻雜區(qū) 域的導電類型相反,然后在晶硅層上形成硅化物層構成熔絲結構,由于多晶硅中相鄰兩個摻雜區(qū)域的導電類型相反,在編程前后,熔絲結構的電阻值相 差較大,利于編程前后狀態(tài)的檢測。
本發(fā)明通過采用形成晶體管的多晶硅柵的多晶硅層作為熔絲的多晶硅 層,在編程前后,熔絲結構的電阻值相差較大,利于編程前后狀態(tài)的檢測,
同時與現(xiàn)有標準CMOS工藝完全兼容,沒有增加工藝成本;
本發(fā)明通過采用形成晶體管的多晶硅柵的多晶硅層作為熔絲的多晶硅 層、采用形成晶體管的源/漏極的離子注入和形成源/漏延伸區(qū)的離子注入形成 熔絲結構的不同摻雜區(qū),在編程前后,熔絲結構的電阻值相差較大,利于編
程前后狀態(tài)的檢測,同時與現(xiàn)有標準CMOS工藝完全兼容,沒有增加額外的 掩模版和摻雜工藝、沒有增加工藝成本。
圖14A給出現(xiàn)有技術的熔絲進行檢測的電路。檢測電路100為采用一根 熔絲組成的電路,包括電阻RPU,用于分壓,其第一端與電源輸入端相連, 所述電源輸入端輸入電壓VDD;熔絲RFUS,其第一端與電阻RPU的第二端 相連,同時與檢測器30的一個輸入端A相連;檢測器30,用于根據(jù)輸入端A 輸入的電壓與參考電壓進行比較,其比較結果輸出至輸出端Y;晶體管TRAN, 用于選擇待檢測的熔絲RFUS,其漏端與熔絲RFUS的第二端相連,其源端接 地,其柵極與選擇信號相連。所述熔絲RFUS的第一端、第二端即為上述第 一實施例中的熔絲結構兩端的金屬墊209 。
圖14A中的RPU的電阻值介于熔絲RFUS被編程前后的阻值之間。比如, 熔絲RFUS在編程前電阻值為X,在編程后電阻值為100X,電阻RPU的比較 優(yōu)化的值為IOX。圖14A中檢測器30的參考電壓比較優(yōu)化設定為0.5VDD。 當選擇信號通過晶體管TRAN選中圖14A中的熔絲RFUS時,所述檢測電路 IOO形成通路,當熔絲RFUS未被編程過時,A點的電位是0.1VDD,而對于 編程過的熔絲RFUS, A點的電位約為0.9VDD,編程前后A點的電壓相差大 于0.5VDD,檢測器30可以分辨出。但是在現(xiàn)有技術中,如果熔絲RFUS電阻值在編程后增加不明顯,將導 致檢測器30的判斷結果不可靠。比如,熔絲RFUS在編程前電阻值為X,在 編程后電阻值為4X,電阻RPU的比較優(yōu)化的值為2X。在這種情況下,圖14A 中檢測器30的參考電壓比較優(yōu)化設定為0.5VDD。當選擇信號通過晶體管 TRAN選中圖14A中的熔絲RFUS時,所述沖全測電路100形成通路,當熔絲 RFUS未被編程過時,A點的電位是0.33VDD,而對于編程過的熔絲RFUS, A點的電位約為0.67VDD,編程前后A點的電壓相差為0.34VDD,理論上這 時候檢測器30可以分辨出這兩個電位。但是在實際制造中,電阻RPU的電 阻值可能會有比較大的偏差,參考電壓也可能不準,不是剛好是0.5VDD。比 如,當電阻RPU的電阻值減小50 % ,即電阻值RPU的電阻值為X時候,如 果FUSE沒有被編程過,A點的電位將為0.5VDD,這時如果參考電壓稍低了 一些,低于0.5VDD,檢測器就會認為熔絲被燒斷了,得到相反的錯誤結果。
為了避免上述檢測結果不可靠的情況發(fā)生,在實際電路中,通常采用更 為復雜的差分檢測電路,具體結構如圖14B所示。檢測電路200為采用兩根 熔絲組成的差分電路,包括第一檢測電路,所述第一檢測電路進一步包括 第一電阻RPUl,用于分壓,其第一端與第一電源輸入端相連,所述第一電源 輸入端輸入電壓VDD1;第一熔絲RFUSl,其第一端與電阻RPU的第二端相 連與B點;晶體管TRAN,用于選擇待檢測的熔絲RFUS,其漏端與熔絲RFUS 的第二端相連,其源端接地,其柵極與選擇信號相連。
所述檢測電路200還包括第二檢測電路,所述第二檢測電路進一步包括 第二電阻RPU2,用于分壓,其第一端與第二電源輸入端相連,所述第二電源 輸入端輸入電壓VDD2;第二熔絲RFUS2,其第一端與第二電阻RPU2的第 二端相連于C點,其第二端接地。
所述檢測電路200進一步還包括檢測器30,其一個輸入端輸入B點電位, 其另 一輸入端輸入C點電位,用于將B點輸入的電位與C點電位進行比較,
12其比較結果輸出至輸出端Z。
在差分檢測電路200中,第二熔絲RFUS2用于參考而不是編程。第二熔 絲RFUS2與第一熔絲RFUS1的制作工藝相同,但是電阻值在編程前相差二 倍,采用檢測電路200,只要第二熔絲RFUS2的電阻值在編程后大于2X,所 述差分檢測電路200可以精確辨別出B點與C點的電位,即能檢測出第 一熔 絲RFUS1是否被編程過,但是上述差分檢測電路200結構比較復雜,會增加 工藝成本。
本發(fā)明的熔絲結構,由于在多晶硅層中形成有至少兩個導電類型相反的 摻雜區(qū)域;在編程前后,熔絲結構的電阻值相差較大,采用單根式檢測電路 即如圖14A的檢測電路100就可精確判斷出熔絲是否被編程過。
雖然本發(fā)明己以較佳實施例披露如上,但本發(fā)明并非限定于此。任何本 領域技術人員,在不脫離本發(fā)明的精神和范圍內,均可作各種更動與修改, 因此本發(fā)明的保護范圍應當以權利要求所限定的范圍為準。
權利要求
1. 一種熔絲的形成方法,其特征在于,包括 提供半導體襯底;依次在半導體襯底上形成第一介質層和多晶硅層,所述多晶硅層采用形成 晶體管的多晶硅層;在多晶硅層中形成至少兩個摻雜區(qū)域,所述相鄰兩個摻雜區(qū)域的導電類型 相反;在具有至少兩個摻雜區(qū)域的多晶硅層上形成硅化物層; 在硅化物層上形成第二介質層; 在第二介質層中形成通孔,所述通孔暴露出硅化物層;采用導電材料填充通孔并與硅化物層相接觸; 在第二介質層上對著填充有導電材料的通孔位置形成金屬墊。
2. 根據(jù)權利要求1所述的熔絲的形成方法,其特征在于,所述多晶硅層中形 成的摻雜區(qū)域為兩個,分別為在進行源/漏離子注入工藝中或者在進行源/ 漏延伸區(qū)離子注入工藝中同時形成。
3. 根據(jù)權利要求1所述的熔絲的形成方法,其特征在于,所述多晶硅層中形 成的摻雜區(qū)域為三個,為在進行源/漏離子注入工藝中或者在進行源/漏延伸 區(qū)離子注入工藝中同時形成。
4. 根據(jù)權利要求1所述的熔絲的形成方法,其特征在于,所述通孔中填充的 導電材料以及金屬墊為金屬鋁。
5. 根據(jù)權利要求1所述的熔絲的形成方法,其特征在于,所述硅化物為金屬 鴒、鈦、鎳、鈷、鉭或者鉑的硅化物。
6. —種熔絲結構,其特征在于,包括 半導體襯底;依次位于半導體襯底上的第一介質層和多晶硅層,所述多晶硅層采用形成晶體管的多晶硅層;位于多晶硅層中的至少兩個摻雜區(qū)域,所述相鄰兩個摻雜區(qū)域的導電類型相反;位于具有至少兩個摻雜區(qū)域的多晶硅層上的硅化物層; 位于硅化物層上的第二介質層;位于第二介質層中的通孔以及填充于通孔內的導電材料; 位于第二介質層上對著填充有導電材料的通孔位置形成的金屬墊。
7. 根據(jù)權利要求6所述的熔絲結構,其特征在于,所述多晶硅層中形成的摻 雜區(qū)域依次為兩個,分別為在進行源/漏離子注入工藝中或者在進行源/漏延 伸區(qū)離子注入工藝中同時形成。
8. 根據(jù)權利要求6所述的熔絲結構,其特征在于,所述多晶硅層中形成的摻 雜區(qū)域為三個,分別為在進行源/漏離子注入工藝中或者在進行源/漏延伸區(qū) 離子注入工藝中同時形成。
9. 根據(jù)權利要求6所述的熔絲結構,其特征在于,所述通孔中填充的導電材 料以及金屬墊為金屬鋁。
10. 根據(jù)權利要求6所述的熔絲結構,其特征在于,所述硅化物為金屬鴒、鈦、 鎳、鉭或者鉑的硅化物。
全文摘要
一種熔絲的形成方法,包括依次在半導體襯底上形成第一介質層和多晶硅層;在多晶硅層中形成至少兩個相鄰摻雜區(qū)域導電類型相反的摻雜區(qū)域;在多晶硅層上依次形成硅化物層和第二介質層;在第二介質層上中形成填充有導電材料的通孔及在通孔上形成金屬墊。相應地,本發(fā)明還提供一種熔絲結構。本發(fā)明通過采用形成晶體管的多晶硅層作為熔絲的多晶硅層、采用源/漏極的離子注入和形成源/漏延伸區(qū)的離子注入形成熔絲結構的不同摻雜區(qū),在編程前后,熔絲結構的電阻值相差較大,利于編程前后狀態(tài)的檢測,同時與現(xiàn)有標準CMOS工藝完全兼容,沒有增加額外的掩模版和摻雜工藝、沒有增加工藝成本。
文檔編號H01L21/70GK101312153SQ20071004109
公開日2008年11月26日 申請日期2007年5月23日 優(yōu)先權日2007年5月23日
發(fā)明者敏 姜, 智 李, 歐陽雄, 羅文哲, 強 黃 申請人:中芯國際集成電路制造(上海)有限公司
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