專利名稱：防攻擊保護(hù)的電子元件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及電子元件的制造方法，該電子元件包括硅片，尤其可用于智 能卡。特別是，該方法旨在保護(hù)所述元件防止受到設(shè)計(jì)成測(cè)定其運(yùn)行特性并
獲取其秘密數(shù)據(jù)用于欺詐目的的攻擊(attack )。本發(fā)明還涉及如此實(shí)現(xiàn)的元 件。
背景技術(shù)：
硅片元件具有前側(cè)面和后側(cè)面。該前側(cè)面具有電子元件，所述電子元件 通常包括CMOS型晶體管(N晶體管和P晶體管)，其包括N"或者P+摻雜 材料的主體結(jié)或者阱(body ties or wells),以極化與基板相同摻雜的晶體管 的P基板和N溝道。硅片的厚度通常約為600至700孩i米，有源部分和溝道 的最大厚度約為10微米。
我們知道，智能卡包含機(jī)密信息和/或用作存取該信息的通訊手段。這些 卡要經(jīng)受某些人試圖非法獲取該信息來欺詐操作，稱為攻擊。
傳統(tǒng)的攻擊通常從該前側(cè)面(支撐有源元件的側(cè)面)進(jìn)行。這些攻擊包 括通過光輻射或其他方法注入電路故障(faults),或者通過捕獲電磁輻射或 其他信號(hào)獲得的采樣信息。這些故障引起集成電路的反常電子行為，如存儲(chǔ) 器中的信息丟失、錯(cuò)誤的存儲(chǔ)讀取、可以由邏輯層錯(cuò)誤解釋的邏輯電平退化。
因此，在已知的方法中，通常在前側(cè)面上產(chǎn)生最頻繁和有效的攻擊。
然而，攻擊者開始對(duì)后側(cè)面感興趣。事實(shí)上該側(cè)面更易于讀取(更少的 干擾元件，如與晶體管連接一起的各種金屬鍍層)。不過，厚的硅形成了吸 收屏障(absorbing barrier )。
為了跨越屏障，在已知的方法中，來自后側(cè)面的攻擊包括顯著地薄化該 硅片(降到幾十微米)。
通常，由于硅的吸收性，通過元件后側(cè)面的觀察和/或干擾依然很困難， 但是薄化方法(thinning method)急速發(fā)展，并且應(yīng)該清楚的是，這種類型 的攻擊可能變得越來越重要，所造成的威脅將變得非常嚴(yán)重。
另外，這樣電路的制造商需要知道它們的操作，以便測(cè)試和/或調(diào)試它們。
這些調(diào)試方法導(dǎo)致改善了從后側(cè)面所見的性能觀察技術(shù)，間接地為攻擊者貢 獻(xiàn)了新技術(shù)的發(fā)展。無論是惡意攻擊或者為了測(cè)試或調(diào)試的目的，操作研究都包括將硅片薄化至小于約200微米，或者甚至幾十微米的厚度。該薄化不會(huì)干擾電路或其元件(晶體管)的操作。我們也知道，硅基板必須高度極化以防破壞(例如，由修改晶體管電特 性引起的閉鎖或故障)。因此，在已知的方法中，在硅片的前側(cè)面上進(jìn)行極化連接，如摻雜材料 的主體結(jié)，以為P晶體管的基板和極化溝道提供恒定的電位。每個(gè)極化連接 在約50微米的范圍上提供等電位，因此一個(gè)極化連接可以與約5至20個(gè)晶 體管的組相關(guān)4關(guān)。對(duì)于N晶體管，極化連接包括連接到電勢(shì)Vss的l微米寬、幾微米深的 P+摻雜連接。對(duì)于P晶體管，極化連接包括主體結(jié)，作為極化N溝道的N+ 摻雜阱，其包括形成晶體管的P+摻雜主體結(jié)。形成極化連接的所述主體結(jié)連 接到電勢(shì)V。D (5或3伏特)?？紤]到上述情況，我們可以看到，針對(duì)惡意攻擊存在保護(hù)智能卡的需求。發(fā)明內(nèi)容本發(fā)明旨在解決保護(hù)這樣元件的問題，并且提出制造硅片基電子元件 (或系列元件)的方法，尤其適用于智能卡領(lǐng)域，其可用來保護(hù)元件不從后 側(cè)面受攻擊，包括從后側(cè)面薄化晶片步驟的攻擊。因此，根據(jù)本發(fā)明，制造如硅片基微型控制器的元件集成電路或等同物 的方法，尤其適用于智能卡，其特征在于，在試圖從后側(cè)面薄化硅片的情形， 設(shè)置裝置來破壞或損壞所述元件。更準(zhǔn)確地講，這些方法可作用于所述晶片的極化上。根據(jù)優(yōu)選形式，該方法包括僅從后側(cè)面極化該硅基板晶片的步驟。更具體而言，該方法包括下面的步驟-對(duì)應(yīng)于操作，用通?；虺Ｒ?guī)基板極化來檢測(cè)該晶片，該晶片具有其通 常的厚度；-薄化基板至適合于元件目標(biāo)操作的厚度； -從后側(cè)面極化基板；-切割該對(duì)應(yīng)的晶片。
更具體地講，從后側(cè)面極化基板的步驟包括
-通過主體結(jié)或阱給后側(cè)面摻雜摻雜材料，形成后極化連接； -在后側(cè)面上沉積導(dǎo)電材料(例如金屬)層； -切割晶片；以及
-通過后側(cè)連接到接地來調(diào)整(conditioning)元件。
晶片優(yōu)選切割成斷開極化的前點(diǎn)。因此，任何惡意目的的未來薄化將消 除晶片的極化，進(jìn)而破壞所述元件。對(duì)于由CMOS晶體管組成的電路，后 極化連接包含P+摻雜主體結(jié)。因此，任何惡意目的的未來薄化將消除基板的 極化，并且隨著加電而破壞電路。
不過，攻擊者具有避免該方法的裝置，該方法是在給電路加電之前再金 屬化該后側(cè)面。
為了阻擋攻擊者所采用的這種裝置，本發(fā)明的方法的改進(jìn)版本包括在與 P晶體管的溝道電接觸中插入假目標(biāo)(decoy)(或者額外的主體結(jié))。這些假 目標(biāo)包括N^摻雜主體結(jié)，用于將后側(cè)面連接到通常極化溝道的底部，設(shè)置 在前側(cè)面上。另外，絕緣材料盤設(shè)置在所述假目標(biāo)與后導(dǎo)電層之間。
因此，在試圖惡意攻擊期間，在薄化硅片后，將來的再金屬化步驟(沉 積新層金屬)將連接后極化連接和假目標(biāo)，其電性相反，因此引起破壞元件 的短路。
本發(fā)明還涉及硅片電子元件，如微控制器，尤其適合于智能卡，該類型 的電子元件包括例如晶體管或等同物的元件，其特征在于，其包括在試圖從 后側(cè)面薄化該硅片的情形，破壞或損壞所述元件的裝置。
更明確地講，這些裝置能夠作用于所述晶片的極化。
具體地講，對(duì)于每個(gè)零件或晶體管或等同物，該元件包括后極化連接， 以僅從后側(cè)面極化該硅基板。
根據(jù)優(yōu)選模式，后極化連接包括摻雜材料的主體結(jié)。
另外，硅片包括后側(cè)面上的一層導(dǎo)電材料(例如，金屬)，用于連接到 電勢(shì)Vss。
本發(fā)明還涉及智能卡，其包括采用所描述方法生產(chǎn)的至少一個(gè)硅片基元 件和如所描述的至少一個(gè)硅片元件。


參考本發(fā)明實(shí)施的實(shí)例的以下描述并利用附圖，本發(fā)明將變得清楚易
懂，在附圖中
圖1是包括N晶體管的已知類型硅片的放大截面圖2是包括P晶體管的圖1所示已知類型硅片的另一部分截面圖3是展示N晶體管和P晶體管的根據(jù)本發(fā)明"^5出"版的硅片截面圖4是根據(jù)本發(fā)明包括N晶體管、雙溝道型硅片的截面圖5是根據(jù)本發(fā)明改善變體的硅片截面圖6是根據(jù)本發(fā)明的一組相鄰晶片的示意性平面圖7是本發(fā)明方法中的步驟框圖。
具體實(shí)施例方式
上面的圖1和2表示已知類型的硅片和元件。
圖1以非常大的比例展示了硅片1，盡管為了實(shí)施的目的和更好的理解 沒有遵照相對(duì)比例。所述晶片1包括硅基板2(P),其前側(cè)面3上有N晶體
(參考數(shù)字4 )和漏極D (參考數(shù)字5 )，與晶體管6的多晶硅柵極相關(guān)。 圖1還展示了形成基板極化連接的主體結(jié)7。
在已知的方式中，晶片1的硅基板2要求高度極化來防止電子元件在N 晶體管為圖1所示實(shí)例的情況下閉鎖。
極化連接7由截面尺寸約為一微米的P+摻雜材料的主體結(jié)組成。該極化 連接連接到地(0伏)，因此在基板約50微米的范圍上提供等電位。考慮到 CMOS晶體管的尺寸，每5至20個(gè)晶體管要求如連接7的一個(gè)極化連接。
圖2展示了已知類型的圖1所示硅片另一部分的局部截面圖，并且包括 相同的硅(P)基板2，而其前側(cè)面3與P晶體管相關(guān)。后者具有源極S(參 考數(shù)字8 )和漏極D (參考數(shù)字9 ),由P+摻雜材料的主體結(jié)組成。晶體管柵 極10還設(shè)置在前側(cè)面3上的源極8和漏極9之間。
為了保證晶體管操作正確，其必須與基板P絕緣。因此，在已知的方式 中，提供有N溝道12,通過插設(shè)在前側(cè)面3上的W極化阱11極化到電勢(shì) VDD。
下面參照?qǐng)D3至7描述本發(fā)明實(shí)施形式的實(shí)例。
圖3表示硅片14的局部截面圖，其上分別在圖的左側(cè)和右側(cè)示出了 N 晶 體管和P晶體管。晶片14包括硅基板15,其前側(cè)面16上具有圖1所述的已知N晶體管。 該N晶體管包括源極S (參考數(shù)字4 )、漏極D (參考數(shù)字5 )和多晶硅柵極 6，該漏極5和源極4由N+摻雜材料組成。還展示了作為P+摻雜主體結(jié)的極 化連接7。在硅片14的前側(cè)面上，還有(已知類型的)P晶體管，其有源極8和 漏極9、多晶硅柵極IO、 N^摻雜極化溝道12和的阱11 (W摻雜)，電壓連 接VDD ( 3至5伏)。根據(jù)本發(fā)明，基板14的后側(cè)面17包括P+摻雜材料的主體結(jié)18,其形 成后極化連接，其操作描述如下。主體結(jié)18的截面尺寸約為IO微米。在產(chǎn)生形成后極化連接的主體結(jié)18后，基板15的后側(cè)面17覆蓋有連 接到接地(0伏)的一層導(dǎo)電材料19,如金屬，。本發(fā)明還應(yīng)用到包括所謂雙溝道N晶體管的晶片，如圖4所示。圖4表示硅片20的示意性截面圖，硅片20包括硅基板21,在其前側(cè)面 22上有已知的所謂"雙溝道"CMOSN晶體管。所述晶體管包括均為N+摻 雜主體結(jié)的源極S (參考數(shù)字4 )、漏極D (參考數(shù)字5 )和P+摻雜主體結(jié)的 極化連接7，以及連接該源極和該漏極的多晶硅柵極6。該源極、該漏極和 該極化連接7插設(shè)在P+摻雜材料的溝道23中。根據(jù)本發(fā)明，并且參照?qǐng)D3 的實(shí)現(xiàn)形式，作為P+摻雜主體結(jié)18A的后極化連接插設(shè)在硅基板21的后側(cè) 面上。后極化主體結(jié)18A與溝道23的底部接觸。作為圖3的實(shí)現(xiàn)形式，金 屬化層17設(shè)置在后側(cè)面上，因此還覆蓋后極化連接18A。下面參照?qǐng)D5描述本發(fā)明的改進(jìn)變體。圖5展示了圖3的硅片14,其配有硅基板15,在其前側(cè)面16上有P晶 體管和N晶體管。在圖3和5上，類似或相同的元件具有相同的參考數(shù)字。 該圖分別展示了上述的N和P晶體管元件及極化連接(P+摻雜)。根據(jù)本發(fā)明的改進(jìn)變體，硅基板15在其后側(cè)面上配有摻雜有K"材料的 額外的主體結(jié)24,其大小為與對(duì)應(yīng)的P晶體管(自身為K"摻雜的)溝道12 的底部(面向晶片15的后側(cè)面)相接觸。如下面所述，這些額外的主體結(jié)24形成假目標(biāo)。額外的主體結(jié)24 (假目標(biāo))的N^參雜材料沒有占據(jù)由主體結(jié)所形成的
全部空間，而是留下一部分，幾百埃的單元厚度，從而N^參雜材料沒有延
伸到基板的后側(cè)面。所述的空間填充有電絕緣材料層或盤25，與后側(cè)面齊平。 基板15的后側(cè)面覆蓋有一層導(dǎo)電材料19，如金屬。假目標(biāo)或者后極化
連接24 (W摻雜)因此通過該絕緣材料盤25與后金屬層19電絕緣。
在所實(shí)現(xiàn)的該變體中，包括減少厚度然后再金屬化后側(cè)面的惡意嘗試一
定會(huì)失敗。
通過在薄化后沉積新的金屬化層的再金屬化會(huì)電連接(見圖5)后極化 主體結(jié)18 (P+)和假目標(biāo)或額外的主體結(jié)24 (N+)。所導(dǎo)致的短路將破壞或 損壞元件。
圖6示意性地展示了一系列的CMOS電子元件26A、 26B、 26C、 26D 和26E (很明顯，與所有其他類似元件一起的N晶體管也可應(yīng)用于本發(fā)明)。 元件26A至26E顯示為相鄰和/或橫豎排列，用正方形象征性地表示。
為了清楚起見，僅電子元件26D展示了連接到操作電勢(shì)Vss的凸起27 和連接到元件的前極化連接(圖3的參考數(shù)字7和11 )的凸起28。對(duì)應(yīng)于 圖3的主體結(jié)18的后極化連接看不見，卻連接到設(shè)置在后側(cè)面上的金屬化 層17。圖5的額外的主體結(jié)24或假目標(biāo)沒有連接到外部。
在圖6上，兩條波浪線象征性地代表兩個(gè)可選擇的路徑，其中晶片會(huì)被 切割以獲得一組電路。 '
根據(jù)本發(fā)明的第一種實(shí)現(xiàn)形式，晶片沿著線29切割，以便去掉連接到 前極化的凸起28，或者將其與對(duì)應(yīng)的晶片或元件絕緣。
參照?qǐng)D3和4，我們可以理解的是，在攻擊期間，從后側(cè)面任何將來減 小基板厚度都將消除到主體結(jié)18 (后極化連接)的Vss的連接，并且去掉主 體結(jié)的絕緣。因此該薄化導(dǎo)致
-參考圖3和圖4 (雙溝道P晶體管)所示的本發(fā)明基礎(chǔ)版本的基板極化 的消失；
-在所謂的改進(jìn)的版本(圖5)中，在基板和N溝道12之間的短路。
根據(jù)本發(fā)明的方法的另一種實(shí)現(xiàn)形式(基于圖5所示晶片)，晶片沿著 線30切割(圖6 )，即留下前極化凸起27被連接。
在這種情況下，使用中通過將凸起27和28連接到電勢(shì)Vss,在通常的 方式下可以使用相同的電路，而不進(jìn)行附加的后側(cè)面步驟。
這意味著相同的電路可以用在帶有附加后側(cè)面極化步驟或者沒有這些
步驟，取決于是否保持前側(cè)面極化凸起，并且取決于如何切割晶片。 圖7展示了根據(jù)本發(fā)明的方法的各步驟流程。開始，以已知的方式制造晶片(功能塊ioo)。在第二步驟(塊101)中，用正常的厚度在所生產(chǎn)的晶片上進(jìn)行測(cè)試。 然后，薄化晶片(塊102)到幾十微米。然后，在后側(cè)面上產(chǎn)生主體結(jié)(塊103),形成后極化連接(圖3、 4和 5上的參考數(shù)字18)。根據(jù)本發(fā)明的所謂改進(jìn)變體(圖5),在金屬處理后側(cè)面的接下來步驟 (105)之前，執(zhí)行用虛線連接到其他功能塊的兩個(gè)附加步驟-圖5上參考數(shù)字24的假目標(biāo)或額外主體結(jié)(N+摻雜)的插入(塊106 );和-電絕緣盤25的沉積(塊108 )。然后，后側(cè)面被金屬化(塊105)(圖3、 4和5)。最后，晶片被切割(塊 108)。晶片可以按圖6所示的兩種關(guān)系進(jìn)行切割，以便留下被連接的凸起28 (切線30)，或者去掉或者斷開他(切線29)。
權(quán)利要求
1、一種制造元件的方法，該元件例如是硅片基微控制器、集成電路或等同物(1、14、20)，包括前側(cè)面和后側(cè)面，尤其適合于智能卡，其特征在于，裝置(18)設(shè)置成在試圖從該后側(cè)面薄化該硅片的情形破壞或損壞所述元件。
2、 根據(jù)權(quán)利要求1所述的方法，其特征在于，所述裝置(18)可以作 用于所述晶片(1、 14、 20)的極化。
3、 根據(jù)權(quán)利要求2所述的方法，其特征在于，其包括僅從該后側(cè)面極 化該硅基板晶片的步驟。
4、 根據(jù)權(quán)利要求2或3所述的方法，其特征在于，其包括下述步驟 -對(duì)應(yīng)于操作，用該基板(2、 15、 21)的極化檢測(cè)(101)該晶片(1、14、 20);-薄化該基板(2、 15、 21)至適合于該元件目標(biāo)操作的厚度； -從該后側(cè)面極化該基板； -切割該對(duì)應(yīng)的晶片。
5、 根據(jù)權(quán)利要求3或4所述的方法，其特征在于，從該后側(cè)面極化該 基板(2、 15、 21 )的步驟包括-通過主體結(jié)(18)或阱用摻雜材料(N"或P+)摻雜該后側(cè)面，以形成 后才及化連才妾；-在該后側(cè)面上沉積一層導(dǎo)電材料(19)，例如金屬； -切割該晶片(1、 14、 20);以及 -通過該后側(cè)面連接到地來調(diào)整該元件。
6、 根據(jù)權(quán)利要求5所述的方法，其特征在于，進(jìn)行該晶片的切割(29)， 以 <更斷開該前極化連接。
7、 根據(jù)權(quán)利要求5所述的方法，其特征在于，進(jìn)行該晶片的切割(30), 以便保留該后極化連接(28)與所述電路(26)之間的連接。
8、 根據(jù)權(quán)利要求5至7所述的方法，其特征在于，另外，通過絕緣材 料層(25) hT摻雜和從該后金屬化層絕緣的額外的主體結(jié)或者假目標(biāo)(24) 插"i殳在該后側(cè)面上。
9、 一種硅片電子元件(具有前側(cè)面(3)和后側(cè)面)，例如微控制器， 尤其適合于智能卡，該類型的電子元件包括例如晶體管(4、 5、 6-8、 9、 10) 或等同物的元件，其特征在于，其包括裝置(18),以便在試圖從該后側(cè)面 薄化該硅片的情形》皮壞或損壞所述元件。
10、 根據(jù)權(quán)利要求9所述的元件，其特征在于，所述裝置可以作用于所 述晶片的極化。
11、 根據(jù)權(quán)利要求9或IO所述的元件，其特征在于，其包括CMOS或 NMOS型晶體管，采用類型基板、基板與N溝道技術(shù)或所謂雙溝道技術(shù)(23 )。
12、 根據(jù)權(quán)利要求9至11之一所述的元件，其特征在于，對(duì)于每個(gè)零 件或晶體管或等同物，其包括后極化連接，以僅從該后側(cè)面極化該硅基板。
13、 根據(jù)權(quán)利要求12所述的元件，其特征在于，該后極化連接由摻雜 材料的主體結(jié)組成。
14、 根據(jù)權(quán)利要求9至13之一所述的元件，其特征在于，其在后側(cè)面 (17)上包括一層導(dǎo)電材料(19),例如金屬。
15、 根據(jù)權(quán)利要求9至14之一所述的元件，其特征在于，其還包括許 多N+摻雜材料的假目標(biāo)(24)或者額外的主體結(jié)，其插設(shè)在該后側(cè)面(17) 上，具有或多或少的規(guī)則分布，每個(gè)假目標(biāo)(18)與該對(duì)應(yīng)的P晶體管(14) 的該溝道12的底部(后側(cè)面)接觸。
16、 根據(jù)權(quán)利要求15所述的元件,.其特征在于，每個(gè)假目標(biāo)(18)或 額外的主體結(jié)通過電絕緣材料層(25)與該后金屬化層(19)絕緣。
17、 一種智能卡，包括至少一個(gè)硅片元件，其為根據(jù)權(quán)利要求1至8之 一的方法生產(chǎn)的元件和/或根據(jù)權(quán)利要求9至16之一的元件。
全文摘要
本發(fā)明涉及一種制造元件的方法，該元件例如是硅片基微控制器、集成電路或等同物(1、14、20)，尤其適合于智能卡，其特征在于，裝置(18)設(shè)置成在試圖薄化該硅片的情形破壞或損壞所述元件；特別是，所述裝置可以作用在所述晶片的極化；特別是，該硅基板晶片僅從該后側(cè)面(17)極化。本發(fā)明還涉及如此制造的元件和包括該元件的智能卡。
文檔編號(hào)H01L27/02GK101107709SQ200680002687
公開日2008年1月16日 申請(qǐng)日期2006年2月7日 優(yōu)先權(quán)日2005年2月11日
發(fā)明者米歇爾·西爾 申請(qǐng)人:雅斯拓股份有限公司