專利名稱：1.0微米高壓cmos制造工藝的制作方法
技術領域：
本發(fā)明涉及CMOS制造工藝，更具體地說，設計一種1.0微米的高壓 CMOS制造工藝，其可在低壓下進行信號處理，而輸出端可在40V/20V的高壓下工作。
背景技術：
大規(guī)模集成電路集成度的增加，和對于復雜信號處理的集成電路的低 功率的要求，使得集成電路的電源電壓不斷減小。低壓CMOS電路運行速 度快，功耗小，集成度大，但不能適于高電壓的工作環(huán)境。當電信號的處 理包括高電壓和/或大電流時，根據輸出功率的不同，可以有不同的解決方 法。對于大功率的系統，比如交流馬達的控制系統，工廠的自動化系統， 通常都包括大功率高壓分立器件，高壓集成電路和標準的低壓集成電路。 對于輸出功率較小的情況，比如超聲波發(fā)生器的驅動，液晶顯示器的驅動， 通訊電路，較小的直流馬達的控制，噴墨打印機等，高壓電路完全可以通 過專門的技術與低壓電路整合到一起。對于上述這些應用，通常都是在低 壓電路部分進行信號處理，而運算結果則通過高壓電路部分輸出。于是就需要一種可以將高壓電路與低壓電路整合到一起的CMOS工 藝從而可以根據輸出功率采用不同解決方案并且節(jié)約生產生本的CMOS 工藝。發(fā)明內容本發(fā)明的目的是提供一種可以將高壓電路與低壓電路整合到一起從而 可以根據不同的輸出功率采用不同解決方案并且節(jié)約生產成本的CMOS 工藝。根據本發(fā)明，提供一種1.0微米高壓CMOS制造工藝，包括普通CMOS
制造工藝，還包括一BN層制造步驟，該BN層通過與周圍的N阱、P 阱相連而使與P型襯底隔離開來，所述隔離的P阱作為HVPMOS的漏區(qū) 的高壓擴展層； 一柵層制造步驟，通過兩次柵氧分別實現LVMOS和 HVMOS所要求的柵氧厚度，使之既保持LVMOS的特性，又使HVMOS 的柵極可以工作在高壓；調整外延層的厚度和摻雜濃度以及N阱和P阱的 結深和摻雜濃度使HVNMOS和HVPMOS的漏極都工作在高壓。根據本發(fā)明的一實施例，只通過一次Blank Vt注入從而同時調節(jié) LVMOS和HVMOS的Vt。根據本發(fā)明的一實施例，HVMOS的柵極工作在20V，而所述HVNMOS 和HVPMOS的漏極工作在40V。根據本發(fā)明的一實施例，包括如下的具體工藝步驟BN層制造步驟； 雙阱制造步驟；場氧隔離區(qū)制造步驟；柵層制造步驟；NLDD注入步驟； PS Spacer形成步驟；NMOS/PMOS源漏極注入步驟；BPSG淀積和致密 化步驟；接觸孔光刻和刻蝕步驟；金屬布線和鈍化層制造步驟。在上述的工藝步驟中，所述BN層制造步驟包括P型村底、Pad氧 化、氮化硅淀積、BN光刻、氮化硅刻蝕、BN注入、BN推進、BP注入、 氧化層全拋、外延生長。在上述的工藝步驟中，所述雙阱制造步驟包括在外延上通過光刻定義， 離子注入和熱推進實現N/P阱結構，且N阱與BN層相連接，實現對P阱 的隔離。采用本發(fā)明的技術方案，本發(fā)明所揭示的CMOS工藝可以很好地將高 壓電路與低壓電路整合到 一起，使得輸出端可以在40V/20V的高壓下工作 并且節(jié)約了生產的成本。
本發(fā)明的上述的以及其他的特征、性質和優(yōu)勢將通過下面結合附圖對 實施例的描述而變得更加明顯，附圖中相同的附圖標記始終表示相同的特 征，其中，圖1是根據本發(fā)明的一實施例的制造工藝中BN層制作的流程圖2是根據本發(fā)明的一實施例的制造工藝制造的BN層制作后的結構圖；圖3是根據本發(fā)明的 一 實施例的制造工藝中雙阱制作的流程圖； 圖4是根據本發(fā)明的一實施例的制造工藝中N阱和P阱雙阱形成后的 結構圖；圖5是根據本發(fā)明的一實施例的制造工藝中場氧隔離區(qū)制作的流程圖；圖6是根據本發(fā)明的 一 實施例的制造工藝中形成場氧隔離區(qū)后的結構圖；圖7是根據本發(fā)明的 一 實施例的制造工藝中經柵的制作后得到的結構圖；圖8是根據本發(fā)明的制造工藝得到的器件不對稱HVNMOS的結構示 意圖；圖9是根據本發(fā)明的制造工藝得到的器件不對稱HVPMOS的結構示 意圖；圖10是根據本發(fā)明的制造工藝得到的器件絕緣HVNMOS的結構示意圖。
具體實施方式
下面結合附圖和實施例進一 步說明本發(fā)明的技術方案。 工藝流程描述本發(fā)明的目的是提供一種可以將高壓電路與低壓電路整合到 一起從而 可以根據不同的輸出功率采用不同解決方案并且節(jié)約生產成本的CMOS 工藝。其包括普通CMOS制造工藝，還包括下列的步驟一BN層制造步驟，該BN層通過與周圍的N阱、P阱相連而使與P 型襯底隔離開來，隔離的P阱作為HVPMOS的漏區(qū)的高壓擴展層；一柵層制造步驟，通過兩次柵氧分別實現LVMOS和HVMOS所要求 的柵氧厚度，使之既保持LVMOS的特性，又使HVMOS的柵極何以工作
在高壓；調整外延層的厚度和摻雜濃度以及N阱和P阱的結深和摻雜濃度使 HVNMOS和HVPMOS的漏極都工作在高壓。具體而言，參考本發(fā)明的一實施例，可以包括如下的工藝流程BN層制造步驟；雙阱制造步驟；場氧隔離區(qū)制造步驟；柵層制造步驟；NLDD注入步驟；PS Spacer形成步驟；NMOS/PMOS源漏極注入步驟；BPSG淀積和致密化步驟；接觸孔光刻和刻蝕步驟；金屬布線和鈍化層制造步驟。下面逐一介紹其中的主要步驟，首先參考圖1，圖1示出了BN層制 作的流程圖。其具體包括對P型襯底進行襯墊氧化(Pad oxide)、氮化硅 淀積、BN光刻、氮化硅刻蝕、隨后進行BN注入、接著進行BN推進、BP 注入、氧化層全拋、外延生長。通過上述的步驟形成BN層，BN層起的是 隔離P阱和P型襯底，但是由于在BN注入的過程中會引起晶格缺陷，所 以必須通過適當的氧化退火而消除這些晶格缺陷，而則將會造成漏電，并 通過BP注入來抑止BN層的橫向擴散，上述步驟完成后便得到如圖2所 示的結構。參考圖2可見，通過BN層200的作用就可以將將要用來形成 P阱的P型層202和P型襯底204隔離開來。BN層制作步驟之后是進行雙阱制作，參考圖3，圖3示出雙阱制作的 流程。其包括進行P型外延、進行襯墊氧化(Pad oxide)、氮化硅淀積、 N阱光刻、氮化硅刻蝕、N阱注入、氧化、P阱注入、雙阱推進、氧化層 全拋實現N/雙阱結構，并且由于之前已經進行了 BN層的制作，可以實現 P阱和P型襯底之間的隔離。圖4是N阱和P阱雙阱的結構圖，參考圖4 可見，其包括P阱206和N阱208、 210，其中P阱206和P型襯底200
被BN層202隔開。之后的步驟是場氧隔離區(qū)制作，參考圖5，圖5是根據本發(fā)明的一實 施例的制造工藝中場氧隔離區(qū)制作的流程圖。起包括襯墊氧化(Pad oxide)、氮化硅淀積、場氧隔離區(qū)光刻、氮化硅刻蝕、場注入、NMOSAPT 注入、去氮/氧化硅。形成場氧隔離區(qū)之后的結構如圖6所示，在圖4所示 的結構的基礎上形成了場氧隔離區(qū)212、 214和216，其中214被標注為 場氧區(qū)，因為在形成器件時該區(qū)域不一定起到隔離的作用，場氧隔離區(qū)(場 氧區(qū))之間是有源區(qū)。下 一 個步驟是進行柵的制作，柵的制作中通過兩次柵氧化過程滿足 LVMOS和HVMOS對氧化層厚度的不同要求。經過一次Blank Vt注入， 同時調節(jié)LVMOS和HVMOS的Vt,由Si02、重摻雜多晶硅組成的柵極通 過沉積、光刻、刻蝕工藝在場氧隔離區(qū)形成。圖7是根據本發(fā)明的一實施 例的制造工藝中經柵的制作后得到的結構圖，其中的218既是所形成的柵。 需要注意的是，為了降低成本，在本發(fā)明的工藝流程中，高壓管和低壓管 是通過一次blank Vt注入來調節(jié)閾值電壓，沒有做單獨的光刻層次。在阱 的攙雜濃度確保高壓管的擊穿電壓的前提下，通過一次注入同時調節(jié) NMOS和PMOS的閾值電壓有困難，于是就在場注入之后做一次注入來單 獨調節(jié)NMOS的Vt,只需要增加一次注入，而不需要增加光刻的層次。后續(xù)工藝還包括NLDD、注入PS Spacer、 NMOS/PMOS的漏源注入、 BPSG的淀積和致密化、接觸孔的光刻和刻蝕、金屬布線和鈍化層的制作， 這些工藝步驟與普通1.0微米CMOS的制造工藝相同，此處不再進行詳細 描述。器件描述下面描述根據本發(fā)明的工藝流程所形成的典型器件。 不對稱高壓NMOS(HVNMOS)參考圖8,圖8是根據本發(fā)明的制造工藝得到的不對稱HVNMOS的 結構示意圖。其包括一P型襯底800,形成在P型襯底800上的P阱802 和N阱804，形成在P阱802中的N+擴散區(qū)803和形成在N阱804中的 N+擴散區(qū)805，場氧隔離區(qū)8(〕6、 808、 810 (同樣，808也被標注為場氧 區(qū))，柵812， BPSG和鈍化層等結構815。其中，形成在P阱802中的 N+擴散區(qū)803作為NMOS的源極、形成在N阱804中的N+擴散區(qū)805 作為NMOS的漏極、柵812作為NMOS的柵極。不對稱高壓PMOS(HVPMOS)參考圖9，圖9是根據本發(fā)明的制造工藝得到的不對稱HVPMOS的結 構示意圖。其包括一 P型襯底900,形成在P型襯底900上的BN層901, 直接形成在P型襯底900上的P阱914，形成在BN層901上的P阱902 和N阱904,形成在P阱902中的P+擴散區(qū)903和形成在N阱904中的 N+擴散區(qū)905和P+擴散區(qū)907，場氧隔離區(qū)906、 908、 910 (同樣，908 也被標注為場氧區(qū))，柵912., BPSG和鈍化層等結構915。其中，形成 在P阱902中的P+擴散區(qū)903作為PMOS的漏極、形成在N阱904中 的N+擴散區(qū)905和P+擴散區(qū)907共同作為PMOS的漏極、柵912作為 NMOS的柵極。絕緣高壓NMOS(HVNMOS)參考圖10,圖10是根據本發(fā)明的制造工藝得到的器件隔離HVNMOS 的結構示意圖。其包括一 P型襯底1000，形成在P型襯底IOOO上的BN 層1001,直接形成在P型襯底1000上的P阱1014,形成在BN層1001 上的P阱1004和N阱1002，形成在N阱1002中的N+擴散區(qū)1003和 形成在P阱1004中的N+擴散區(qū)1005和P+擴散區(qū)1007，場氧隔離區(qū) 1006、 1008、 1010 (同樣，1008也被標注為場氧區(qū))，柵1012, BPSG 和鈍化層等結構1015。其中，形成在N阱1002中的N+擴散區(qū)1003作為 PMOS的漏極、形成在P阱1004中的N+擴散區(qū)1005和P+擴散區(qū)1007 共同作為PMOS的漏極、柵1012作為NMOS的柵極。對稱高壓NMOS(HVNMOS)和對稱高壓PMOS(HVPMOS)
通過在漏端和源端都用阱來做高壓擴展層，可以實現對稱的高壓NMOS和PMOS。此處不再詳細圖示。總結而言，本發(fā)明的1.0微米高壓CMOS制造工藝具有如下的優(yōu)勢 在一般的邏輯集成電路CMOS工藝流程的基礎上，增加一個BN層次，通 過與周圍的N阱相連接，把P阱與P型襯底隔離開來。這個被隔離的P 阱可以作為HVPMOS的漏區(qū)的高壓擴展層，從而可以同時得到HVNMOS 和HVPMOS。而且這個被隔離的P阱還可以作為隔離的HVNMOS襯底， 從而可以消除襯偏效應。這個隔離的HVNMOS與沒有BN隔離的HVNMOS 的電學參數相同，可以用相同的Spice Model來做電路模擬，為電路設計 帶來方便。通過調整外延層的厚度和攙雜濃度，以及N阱和P阱的結深和 攙雜濃度，使HVNMOS和HVPMOS的漏端都可以工作在40V。增加一個 柵(GATE)層次，通過兩次柵氧氧化過程滿足LVMOS和HVMOS對柵氧厚 度的不同要求，既可以保持LVMOS的特性，又可以使HVMOS的柵極工 作在20V。通過一次blank Vt注入，同時調節(jié)LVMOS和HVMOS的Vt，節(jié) 約成本。雖然本發(fā)明的技術方案已經結合較佳的實施例說明于上，但是本領域 的技術人員應該理解，對于上述的實施例的各種修改或改變是可以預見的， 這不應當被視為超出了本發(fā)明的保護范圍，因此，本發(fā)明的保護范圍不限 于上述具體描述的實施例，而應該是符合此處所揭示的創(chuàng)新性特征的最寬 泛的范圍。
權利要求
1. 一種1.0微米高壓CMOS制造工藝，包括普通CMOS制造工藝，其特征在于，還包括一BN層制造步驟，該BN層通過與周圍的N阱、P阱相連而使與P型襯底隔離開來，所述隔離的P阱作為HVPMOS的漏區(qū)的高壓擴展層；一柵層制造步驟，通過兩次柵氧分別實現LVMOS和HVMOS所要求的柵氧厚度，使之既保持LVMOS的特性，又使HVMOS的柵極可以工作在高壓；調整外延層的厚度和摻雜濃度以及N阱和P阱的結深和摻雜濃度使HVNMOS和HVPMOS的漏極都工作在高壓。
2. 如權利要求1所述的制造工藝，其特征在于，只通過一次Blank Vt 注入從而同時調節(jié)LVMOS和HVMOS的Vt。
3. 如權利要求1所述的制造工藝，其特征在于，所述HVMOS的柵 極工作在20V,而所述HVNMOS和HVPMOS的漏極工作在40V。
4. 如權利要求1所述的制造工藝，其特征在于，包括 BN層制造步驟；雙阱制造步驟； 場氧隔離區(qū)制造步驟； 柵層制造步驟； NLDD注入步驟； PS Spacer形成步驟； NMOS/PMOS源漏極注入步驟； BPSG淀積和致密化步驟; 接觸孔光刻和刻蝕步驟； 金屬布線和鈍化層制造步驟。
5. 如權利要求4所述的制造工藝，其特征在于，所述BN層制造步驟 包括P型襯底、Pad氧化、氮化硅淀積、BN光刻、氮化硅刻蝕、BN注 入、BN推進、BP注入、氧化層全拋、外延生長。
6. 如權利要求4所述的制造工藝，其特征在于，所述雙阱制造步驟包 括在外延上通過光刻定義，離子注入和熱推進實現N/P阱結構，且N阱與 BN層相連接，實現對P阱的隔離。
全文摘要
本發(fā)明揭示了一種1.0微米高壓CMOS制造工藝，包括普通CMOS制造工藝，還包括一BN層制造步驟，該BN層通過與周圍的N阱、P阱相連而使與P型襯底隔離開來，所述隔離的P阱作為HVPMOS的漏區(qū)的高壓擴展層；一柵層制造步驟，通過兩次柵氧分別實現LVMOS和HVMOS所要求的柵氧厚度，使之既保持LVMOS的特性，又使HVMOS的柵極可以工作在高壓；調整外延層的厚度和摻雜濃度以及N阱和P阱的結深和摻雜濃度使HVNMOS和HVPMOS的漏極都工作在高壓。采用本發(fā)明的技術方案可以將高壓電路與低壓電路整合到一起從而可以根據不同的輸出功率采用不同解決方案并且節(jié)約集成電路生產的成本。
文檔編號H01L21/8238GK101211851SQ20061014873
公開日2008年7月2日 申請日期2006年12月30日 優(yōu)先權日2006年12月30日
發(fā)明者博 梁 申請人:上海先進半導體制造股份有限公司