專(zhuān)利名稱(chēng)：用于減小多晶硅高度的SOI底部預(yù)摻雜合并e－SiGe的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的各方面一般地涉及半導(dǎo)體器件及其制造方法，并且更具體地涉及提供一種對(duì)晶體管的源/漏區(qū)摻雜同時(shí)減少硼穿透進(jìn)入晶體管溝道的途徑，并且也在同一晶體管中提供了向晶體管溝道施加壓應(yīng)力的SiGe層。
背景技術(shù)：
各種類(lèi)型的硅晶體管經(jīng)常包括多晶硅柵。存在著許多影響柵的合適高度的因素。例如，將柵制作得過(guò)高會(huì)導(dǎo)致諸如在最終產(chǎn)品中的不希望的寄生電容的問(wèn)題以及注入遮蔽問(wèn)題(implant shadowingproblem)(尤其在多個(gè)柵按照小尺度間距重復(fù)時(shí))，以及導(dǎo)致在制造期間多晶硅蝕刻時(shí)的困難。因此，希望限制多晶硅柵的高度。
另一方面，將柵制作得過(guò)短會(huì)導(dǎo)致其它的問(wèn)題，例如，在晶體管制造期間，存在著在或者允許不希望的硼穿透進(jìn)入晶體管溝道、或者對(duì)晶體管的源/漏區(qū)摻雜不充分之間的折衷。例如，參照?qǐng)D1，所說(shuō)明的傳統(tǒng)硅器件具有包括硅本體1、硅本體1緊鄰下面的埋置氧化物(BOX)層4和BOX層4下面的襯底(未示出)的絕緣體上硅(SOI)晶片結(jié)構(gòu)。該器件具有包括多晶硅柵2和源/漏區(qū)3的晶體管。為了產(chǎn)生源/漏區(qū)3，該區(qū)域由硼離子來(lái)?yè)诫s。柵2也同時(shí)由硼離子來(lái)?yè)诫s。在圖1中，為了避免硼離子穿透進(jìn)入柵2下方的的溝道中，采用低能量劑量的硼離子。盡管成功地避免了溝道硼穿透，但低能量劑量的副作用是源/漏區(qū)3沒(méi)有被充分摻雜使其毗鄰BOX層4。換句話(huà)說(shuō)，在源/漏區(qū)3和BOX層4之間存在著間隙。這會(huì)導(dǎo)致不希望的高結(jié)電容。
參照?qǐng)D2，這次采用更高能量劑量的硼離子。結(jié)果，現(xiàn)在源/漏區(qū)3合適地毗鄰BOX層4，因此降低了結(jié)電容。然而，為了充分摻雜源/漏區(qū)3，副作用是硼離子已經(jīng)完全穿透柵2而進(jìn)入下方硅本體1的溝道部分。這種溝道硼穿透導(dǎo)致溝道遷移率的極大惡化，這是非常不希望的。因此，需要一種充分摻雜晶體管源/漏區(qū)而又不允許不希望量的硼離子穿透進(jìn)入溝道的途徑。
此外，已經(jīng)發(fā)現(xiàn)在晶體管的柵和溝道的相對(duì)側(cè)面使用硅鍺(SiGe)層可以明顯地改善晶體管的性能。這是由通過(guò)SiGe層作用在溝道上的壓力而導(dǎo)致的。因此，也希望找到一種途徑制造包括這樣的SiGe層的晶體管，仍然對(duì)源/漏區(qū)完全摻雜而沒(méi)有同時(shí)最小化或另外減少溝道硼穿透。

發(fā)明內(nèi)容
本發(fā)明的一方面涉及諸如在絕緣體上硅(SOI)晶片上制造半導(dǎo)體器件的方法，該半導(dǎo)體器件具有源/漏區(qū)被硼離子充分摻雜同時(shí)減少或者甚至避免硼穿透晶體管溝道的晶體管。這可以得到具有優(yōu)異工作特性的晶體管，如低結(jié)電容?？梢圆恍枰圃祛~外高的晶體管柵來(lái)制造這種器件，其可產(chǎn)生具有低寄生電容的晶體管，同時(shí)利用較簡(jiǎn)單和便宜的一組制造步驟。除了實(shí)現(xiàn)上述內(nèi)容，該制造工藝還允許添加在晶體管溝道上提供壓應(yīng)力的硅鍺(SiGe)層，從而提高P型晶體管溝道內(nèi)的空穴遷移率。
本發(fā)明的另一方面涉及制造上述半導(dǎo)體器件的方法，使得上述晶體管是P型場(chǎng)效應(yīng)晶體管(PFET)，其中該方法還允許在同一晶片上同時(shí)制造N型場(chǎng)效應(yīng)晶體管(NFET)。
本發(fā)明的仍另一方面涉及由上述制造方法得到的半導(dǎo)體器件和/或晶體管。
在考慮以下對(duì)示例性實(shí)施方式的詳細(xì)描述時(shí)，將清楚本發(fā)明的這些和其它方面。


通過(guò)考慮附圖參照下文的描述可以獲得對(duì)本發(fā)明及其優(yōu)點(diǎn)的更完整的理解，其中類(lèi)似的參考數(shù)字表示類(lèi)似的特征。
圖1表示導(dǎo)致低劑量摻雜的對(duì)SOI器件的傳統(tǒng)低能量硼摻雜。
圖2表示導(dǎo)致高劑量摻雜的對(duì)SOI器件的傳統(tǒng)高能量硼摻雜。
圖3-6表示可以在制造具有外延SiGe層的SOI器件中進(jìn)行的示例性主要步驟。
圖7-22表示可以在制造具有外延SiGe層的另一SOI器件中進(jìn)行的示例性步驟。
具體實(shí)施例方式
現(xiàn)在將結(jié)合圖3-6描述在示例性的制造工藝中的概述的重要某些步驟，所述附圖按照在示例性工藝中執(zhí)行的連續(xù)次序來(lái)顯示。參照?qǐng)D3，所示出的傳統(tǒng)SOI晶片的一部分包括硅本體301。在硅本體301上形成P型場(chǎng)效應(yīng)晶體管(PFET)多晶硅柵302，在柵302的側(cè)壁上形成側(cè)壁隔層304。柵302也由SiN層303作為帽蓋。硅本體301的凹陷部分305通過(guò)硼注入而預(yù)摻雜。隨后，在圖4中，在凹陷部分305上外延生長(zhǎng)SiGe層401。在圖5中執(zhí)行擴(kuò)展形成之后，然后在圖6中，采用低能量的硼注入柵302和源/漏區(qū)，從而減少甚至避免硼穿透進(jìn)入柵302下方的溝道。這種低能量的硼可以具有例如2-10KeV范圍內(nèi)的能量，如大約5KeV。
現(xiàn)在將結(jié)合圖7-22討論對(duì)示例性制造工藝的更詳細(xì)的描述，所述附圖按照在示例性工藝中執(zhí)行的連續(xù)次序來(lái)顯示。首先參照?qǐng)D7，所示出的傳統(tǒng)SOI晶片的一部分包括具有嵌入的淺溝槽隔離(STI)層705的硅本體701。硅本體701可以是例如大約50-70納米厚，而STI層705可以是例如大約60-80納米厚。在BOX層710上設(shè)置硅本體701，STI層705稍微地延伸到BOX層710中。BOX層710可以是例如大約150納米厚。BOX層710又設(shè)置在襯底(未示出)上。在STI層705的相對(duì)側(cè)面，在硅本體701上按照傳統(tǒng)的方式形成N型場(chǎng)效應(yīng)晶體管(NFET)柵702和PFET柵703。柵702和703可以是例如大約100納米高度或更小，并且可以設(shè)置在具有薄柵氧化物層(未示出)的硅本體701上。然后，按照傳統(tǒng)的方式在柵702和703的頂部沉積第一SiN層，以形成帽蓋707和708。帽蓋707和708可以是例如大約50納米厚度或更小。按照傳統(tǒng)的方式，對(duì)柵702和703的側(cè)壁再氧化(在柵702和703的側(cè)壁上導(dǎo)致未示出的大約5納米寬的再氧化層)，并在硅晶片的整個(gè)表面上沉積掩模層704(如第二SiN層)。掩模層704可以是例如大約40納米的厚度。隨后，SOI晶片由光致抗蝕劑層706覆蓋，對(duì)其曝光和蝕刻從而僅覆蓋NFET區(qū)域。隨后，使用經(jīng)圖形化的光致抗蝕劑層706作為掩模執(zhí)行傳統(tǒng)的反應(yīng)離子蝕刻(RIE)，得到PFET柵703的側(cè)壁上的側(cè)壁隔層709。側(cè)壁隔層709可以各為例如大約40納米的寬度。
參照?qǐng)D8，去除光致抗蝕劑層706。然后，采用掩模層704和帽蓋708作為掩模，通過(guò)傳統(tǒng)的RIE選擇性的凹陷硅本體701的暴露部分，以得到各具有凹陷801的凹陷部分802。凹陷801可以是例如進(jìn)入硅本體701大約40-60納米的深度，使得剩余的凹陷部分802為例如大約10納米的厚度。
參照?qǐng)D9，然后向硅本體701中凹陷區(qū)801的下表面901和側(cè)壁902中注入硼，得到表面901和902下面的硼摻雜P型區(qū)。例如，可以采用大約3KeV、1×1015cm-2、偏離法線(xiàn)大約15度的角度的二氟化硼(BF2)注入。這種硼“預(yù)摻雜”允許在圖20中說(shuō)明的隨后摻雜步驟中采用更低的能量劑量的硼。
參照?qǐng)D10，然后在凹陷區(qū)801上外延生長(zhǎng)SiGe層1001。SiGe層1001可以是例如大約50-70納米的厚度。此外，在該外延生長(zhǎng)期間或之后，在表面901和902下面的摻硼P型區(qū)中至少一些硼擴(kuò)散到SiGe層1001中，在圖10中由SiGe層1001的較暗部分表示。此外，表面901下方的至少一些硼擴(kuò)散到硅本體701中，使得硼毗鄰BOX層710。表面902附近另外的更多的硼輕微地朝溝道擴(kuò)散，如圖10所示。SiGe層1001對(duì)柵703下方的PFET溝道提供壓應(yīng)力，從而改善了PFET的性能。
參照?qǐng)D11，然后去除掩模層704和帽蓋707、708。
參照?qǐng)D12，然后在柵702、703的側(cè)壁上形成偏置隔層(offsetspacer)(如第一氧化物層)1201。偏置隔層1201各自可以延伸柵702、703的相應(yīng)的長(zhǎng)度，并且可以各自是例如大約10納米的寬度。
參照?qǐng)D13和14，然后采用光致抗蝕劑掩模層1302和1401，在區(qū)域1301中的NFET上和在PFET(在區(qū)域1402中)分別選擇性地執(zhí)行N型擴(kuò)展和P型暈圈注入(halo implantation)。通常，擴(kuò)展注入可以是比暈圈注入更高的劑量。例如，在NFET區(qū)，采用大約2KeV、2×1015cm-2的砷(As)擴(kuò)展注入，以及采用大約10KeV、8×1013cm-2、偏離法線(xiàn)大約30度角度的硼(B)暈圈注入。并且，在PFET區(qū)，采用例如大約3KeV、1×1015cm-2的二氟化硼(BF2)擴(kuò)展注入，以及采用大約60KeV、5×1013cm-2、偏離法線(xiàn)大約30度角度的砷(As)暈圈注入。隨后可以分別去除光致抗蝕劑掩模層1302、1401。
參照?qǐng)D15，然后在晶片上沉積第三SiN層1501。第三SiN層1501可以是例如大約50納米的厚度。隨后，采用傳統(tǒng)的覆蓋RIE技術(shù)，在第三SiN層1501上形成另一組偏置隔層(如第二氧化物層)1502。這些偏置隔層1502可以各自是例如大約40納米的寬度。
參照?qǐng)D16，然后采用光致抗蝕劑掩模層1601，僅在NFET上執(zhí)行深源/漏注入。例如，可以采用45Kev、1×1015cm-2的磷(P)注入。如同可以看到的那樣，由于高能量的磷穿過(guò)第三SiN層1501而形成了區(qū)域1602。
參照?qǐng)D17，然后從NFET(但不從PFET)去除偏置隔層1502。
參照?qǐng)D18，在NFET柵702的相對(duì)側(cè)面上形成窄隔層1801，并通過(guò)在第三SiN層1501上執(zhí)行傳統(tǒng)的覆蓋RIE而在PFET柵703的相對(duì)側(cè)面上形成堆疊的寬隔層1802。窄隔層1801可以是例如大約40納米的寬度，而寬隔層1802可以是例如大約90納米的寬度。
參照?qǐng)D19和20，分別采用光致抗蝕劑掩模層1901和2001在NFET和PFET上執(zhí)行源/漏摻雜。采用淺或輕注入(導(dǎo)致少量或沒(méi)有硼穿透進(jìn)入柵703)，執(zhí)行PFET的P型摻雜。這是可行的，因?yàn)榻Y(jié)合圖9已經(jīng)發(fā)生了對(duì)PFET的源/漏區(qū)的預(yù)摻雜。例如，在NFET區(qū)中，可以采用大約15KeV、2×1015cm-2的砷(As)注入，而在PFET區(qū)中，可以采用大約5KeV、2.5×1015cm-2的二氟化硼(BF2)注入。然后在各自分別的注入之后去除光致抗蝕劑層1901、2001。作為重N型摻雜的結(jié)果，如圖19所示形了區(qū)域1902。同樣，作為淺P型摻雜的結(jié)果，如圖20所示形成了區(qū)域2002。通過(guò)執(zhí)行這些步驟，不然之后可能發(fā)生的硼穿透進(jìn)入PFET柵703下方的溝道被明顯地減少，甚至被完全避免。
參照?qǐng)D21，執(zhí)行激活退火，使得柵703和704被很好地?fù)诫s，分別得到被很好地?fù)诫s的柵2101和2102以及NFET和PFET源/漏區(qū)，使得這些區(qū)域向下生長(zhǎng)以毗鄰硅本體701緊鄰下方的BOX層710。
參照?qǐng)D22，在柵2101、2102以及NFET和PFET的源/漏區(qū)上形成硅化鎳層2201。
因而已經(jīng)描述了新結(jié)構(gòu)和用于制作該結(jié)構(gòu)的方法，該新結(jié)構(gòu)提供有完全摻雜的晶體管源/漏區(qū)，同時(shí)減少甚至避免硼穿透進(jìn)入晶體管溝道，從而改善晶體管的性能。此外，這樣的晶體管可以受益于對(duì)晶體管溝道施加壓應(yīng)力的SiGe層，從而進(jìn)一步改善了晶體管的性能。
權(quán)利要求
1.一種用于形成半導(dǎo)體器件的方法，特征在于包括在硅本體上形成晶體管柵；在柵的相對(duì)側(cè)面上形成硅本體的凹陷部分；對(duì)該凹陷部分執(zhí)行第一摻雜；在執(zhí)行第一摻雜的步驟之后，在凹陷部分上形成SiGe層；以及在形成SiGe層之后，對(duì)柵執(zhí)行第二摻雜。
2.根據(jù)權(quán)利要求1的方法，特征在于所述執(zhí)行第一摻雜的步驟包括在所述凹陷部分上以大約3KeV、1×1015cm-2執(zhí)行BF2注入。
3.根據(jù)權(quán)利要求2的方法，特征在于所述執(zhí)行第二摻雜的步驟包括以大約5KeV、2.5×1015cm-2執(zhí)行BF2注入。
4.根據(jù)權(quán)利要求1的方法，特征在于所述執(zhí)行第一摻雜的步驟包括對(duì)所述凹陷部分的每一個(gè)的下表面和側(cè)壁二者摻雜。
5.根據(jù)權(quán)利要求1的方法，還包括在所述柵的相對(duì)側(cè)面的每一個(gè)上形成側(cè)壁隔層；以及去除每個(gè)側(cè)壁隔層；以及執(zhí)行擴(kuò)展形成，其中所述執(zhí)行第一摻雜和形成凹陷部分的步驟在去除該側(cè)壁隔層之前執(zhí)行。
6.根據(jù)權(quán)利要求1的方法，特征在于在所述執(zhí)行第一摻雜和第二摻雜的步驟二者中，在柵下方的硅本體中的晶體管溝道區(qū)不被硼滲透。
7.根據(jù)權(quán)利要求6的方法，特征在于所述晶體管柵包括多晶硅，并在所述硅本體上方延伸不大于大約100納米。
8.根據(jù)權(quán)利要求6的方法，特征在于所述執(zhí)行第二摻雜的步驟包括執(zhí)行對(duì)柵的第二摻雜。
9.根據(jù)權(quán)利要求1的方法，特征在于所述硅本體被設(shè)置在埋置氧化物層的上方，并且其中執(zhí)行第一摻雜的步驟在所述硅本體中得到各自毗鄰該埋置氧化物層的一對(duì)源/漏區(qū)。
10.一種半導(dǎo)體器件，特征在于包括絕緣體上硅晶片，包括設(shè)置在埋置氧化物層上方的硅本體；以及晶體管，包括設(shè)置在硅本體上凹陷之間的晶體管柵，一對(duì)源/漏區(qū)，以及硅本體中的溝道區(qū)，其中該源/漏區(qū)采用硼離子來(lái)?yè)诫s從而各自毗鄰該埋置氧化物層，并且其中該溝道區(qū)不被硼離子穿透。
11.根據(jù)權(quán)利要求10的半導(dǎo)體器件，還包括設(shè)置在所述溝道區(qū)的相對(duì)側(cè)面上所述硅本體的凹陷部分上的SiGe層。
12.根據(jù)權(quán)利要求10的半導(dǎo)體器件，特征在于所述源/漏區(qū)采用二氟化硼來(lái)?yè)诫s。
13.根據(jù)權(quán)利要求10的半導(dǎo)體器件，特征在于所述晶體管柵采用硼離子來(lái)?yè)诫s。
14.根據(jù)權(quán)利要求10的半導(dǎo)體器件，特征在于所述晶體管柵包括多晶硅，并在所述硅本體上方延伸不大于大約100納米。
全文摘要
描述了半導(dǎo)體器件結(jié)構(gòu)和制作該結(jié)構(gòu)的方法，該結(jié)構(gòu)提供有完全摻雜的晶體管源/漏區(qū)，同時(shí)減少甚至避免硼穿透進(jìn)入晶體管溝道，從而改善了晶體管的性能。此外，這種晶體管受益于對(duì)晶體管溝道施加壓應(yīng)力的SiGe層(401)，從而進(jìn)一步改善了晶體管的性能。
文檔編號(hào)H01L29/772GK1855391SQ200610075110
公開(kāi)日2006年11月1日 申請(qǐng)日期2006年4月18日 優(yōu)先權(quán)日2005年4月18日
發(fā)明者幸山裕亮 申請(qǐng)人:株式會(huì)社東芝