專利名稱：Tab帶子及tab帶子的制造方法
技術領域：
本發(fā)明涉及搭載半導體集成電路裝置的輸送式帶子包裝或單片薄膜等的半導體組件所使用的TAB帶子及TAB帶子的制造方法。
背景技術：
由于TAB(帶子自動連接)利用帶子組合方式同時將IC的小塊和帶子的導向部予以全銷子連接，故多銷子IC的連接效率很高。TAB包裝稱為TCP(帶子輸送包裝)，以小型、薄型和輕量為特點、用于TAB的帶子稱為輸送式帶子(輸送式薄膜)。另外，帶子的鏈輪孔及附帶規(guī)格是以美國電影規(guī)格為基礎。3層帶子的制造工序最初從350μm、間距40銷(計算器)開始，逐年推進精細化，1983年上市了熱控頭，加快推進了細柵距化。今天，由LCD驅動器引領細柵距化。
對于以往的輸送式薄膜的制造方法，用圖15～19進行說明。
圖15是表示以往的輸送式帶子中孔形成工序的示圖，圖16是表示以往的輸送式帶子中光致抗蝕劑涂布工序的示圖，圖17是表示以往的輸送式帶子中的導向部形成工序的示圖，圖18是表示以往的輸送式帶子中的包裝工序，圖19是表示以往的輸送式帶子的示圖。
首先，圖15中，在母材的薄膜1(聚酰亞胺、含有玻璃的環(huán)氧樹脂等)上用模具沖出工藝孔3和鏈輪孔2。接著在圖16中，用熱滾輪壓接方式將銅箔4貼附在圖15中形成了工藝孔3和鏈輪孔2的薄膜1上，并在兩面涂布光致抗蝕劑。接著，在圖17中，通過進行在薄膜1上形成配線圖形的掩模曝光、顯像和蝕刻，從而形成從圖15所形成的薄膜1的工藝孔3上突出的導向部6。除去不需要的抗蝕劑，在導向部表面進行鋅、銅(鍍底層)、鍍焊錫(底層鍍鎳)處理，輸送式薄膜工序結束。
輸送式薄膜的長度為20～60m的長條形，輸送式薄膜工序在長條形薄膜的狀態(tài)下連續(xù)進行，當全部工序結束，通過隔板卷繞在卷軸上，被送到下一個工序。另外，突部的形成工序主要有二種，有在芯片上形成突部的方式和在導向部側形成突部的復制突部方式。通常的突部形成方法更多使用的是，在半導體芯片的小塊上形成勢壘金屬，在其上用電鍍法形成突部。在圖18所示的包裝工序種，ILB(內部導向部連接，Inner Lead Bonding)工序是，通過突部將導向部6和半導體芯片7的電極連接之后，進行樹脂涂布封止。然后，利用形成于帶子上的測定端子對電氣特性進行測定，最后，切斷成產(chǎn)品領域8的規(guī)定尺寸。
TCP的內部導向部間距離的精細化最初從350μm、間距40銷(計算器)開始，逐年推進精細化，上市了熱控頭，加快推進了細柵距化。今天，由LCD驅動器引領細柵距化。近年來，LCD面板向大型化發(fā)展，LCD驅動器也向多輸出端子化發(fā)展。LCD驅動器分成圖像的數(shù)字數(shù)據(jù)和電源、控制信號等的輸入側與向面板輸出的輸出側。因近年來的多輸出化，輸出信號也多銷化，輸出端子稱為細柵距。
圖19表示圖18中形成的以往的輸送式帶子包裝用TAB帶子的1個半導體組件，導向部構成為60是輸入端子配線，61、62、63、64是輸出端子配線。另外，各個端子配線被連接在檢查產(chǎn)品電氣特性用的輸入測試小塊60Tp、輸出測試小塊61Tp、62Tp、63Tp、64Tp上。電氣檢查是將探針與測試小塊接觸進行的。在從細柵距化的輸入輸出端子連接配線的場合，由于測試小塊大于配線，故不能將測試小塊排列成1排。為了避免這種情況，輸出測試小塊61Tp、62Tp、63Tp、64Tp被配置成數(shù)排，確保測試小塊區(qū)域。這樣，通過細柵距化，測試小塊區(qū)域占有較多的TCP面積，包裝成本增大。
作為解決該問題的對策，如日本專利特開平8-24586號公報所示那樣，由于TCP包裝的輸入側的測試小塊數(shù)目較少，故如圖20的以往的省卻端子區(qū)域的輸送式帶子的示圖所示那樣，將帶子的輸入測試小塊67靠近最小間隙的上下的任一方，接著將2個半導體芯片65、66的輸入端子配置成面對面，從而在帶子上共有2個芯片的輸入測試小塊67、78配置區(qū)域，將1個TCP做成小型化。
但是，在前述的以往技術中，為了在帶子上搭載IC芯片，在ILB工序中必須使半導體芯片的方向旋轉180度進行搭載，另外，半導體芯片與導向部的結合精度在標準結合的場合和使其旋轉180度的場合，必須準備2種位置識別精度，必須高精度地進行位置對準，必須改造裝置。另外，在輸送式帶子制造中也必須準備2種掩模。在檢查工序中，因為LSI產(chǎn)品的方向為180度，故必須使每次測試的檢查端子的探針卡的方向旋轉180度，或2個芯片同時進行測定。為了同時測定2個芯片，由于測試器的ch數(shù)相對于增大的測試端子來說不足，故這也要改造裝置。

發(fā)明內容
為了解決上述問題，本發(fā)明的TAB帶子及TAB帶子的制造方法，目的是不改變半導體芯片的方向，獲得測試小塊區(qū)域的縮小化、和輸送式帶子包裝等半導體組件的小型化。
為實現(xiàn)上述目的，本發(fā)明的TAB帶子，通過使圖像區(qū)域鄰接形成多個而形成多個半導體組件的TAB帶子，而圖像區(qū)域具有半導體芯片的安裝區(qū)域；將用于檢查所述半導體芯片的多個輸出測試小塊鄰接地設置在所述半導體芯片的安裝區(qū)域一側的輸出測試小塊區(qū)域；以及將用于檢查所述半導體芯片的1個或多個輸入測試小塊鄰接地設置在所述半導體芯片的安裝區(qū)域另一側的輸入測試小塊區(qū)域，該TAB帶子的特點是，在鄰接的所述圖像區(qū)域之間的所述輸出測試小塊區(qū)域和所述輸入測試小塊區(qū)域具有重疊區(qū)域，且與所述重疊區(qū)域鄰接的圖形區(qū)域之間的所述輸出測試小塊和所述輸入測試小塊混合在一起。
另外特點是，所述多個輸出測試小塊呈一定的行列，所述輸入測試小塊形成在所述行列上。
另外，本發(fā)明的TAB帶子的制造方法的特點是，用具有掩模圖形的掩模來制造TAB帶子，而所述具有掩模圖形的掩膜形成以下構件用于檢查所述半導體芯片的多個輸出測試小塊；在所述輸出測試小塊上連接所述半導體芯片對應的輸出端子的輸出端子配線；配置在所述重疊區(qū)域內并用于檢查鄰接的圖形區(qū)域的半導體芯片的1個或多個輸入測試小塊；在形成于鄰接的圖形區(qū)域的輸入測試小塊上連接所述半導體芯片對應的輸入端子的輸入端子配線。
另外特點是，所述輸入測試小塊的掩模圖形和所述輸入端子配線的掩模圖形是互相重疊的掩模圖形。
又一特點是，用具有掩模圖形的掩模來制造TAB帶子，而所述具有掩模圖形的壓模形成以下構件構成用于檢查所述半導體芯片的多個第1輸出測試小塊的一部分；在構成所述第1輸出測試小塊的一部分上連接所述半導體芯片對應的輸出端子的輸出端子配線；構成用于對與所述半導體芯片一側鄰接的圖形區(qū)域的半導體芯片進行檢查的多個第2輸出測試小塊的一部分；配置在所述重疊區(qū)域、且形成在與所述半導體芯片另一側鄰接的圖形區(qū)域內、用于檢查所述半導體芯片的1個或多個第1輸入測試小塊一部分；構成配置在與所述半導體芯片一側鄰接的圖形區(qū)域的重疊區(qū)域內的1個或多個第2輸入測試小塊的一部分；以及在構成所述第2輸入測試小塊的一部分上連接所述半導體芯片對應的輸入端子的輸入端子配線。
又一特點是，用具有掩模圖形的掩模來制造TAB帶子，而所述具有掩模圖形的掩膜形成以下構件構成用于檢查所述半導體芯片的多個第1輸出測試小塊的一半；在構成所述第1輸出測試小塊的一半上連接所述半導體芯片對應的輸出端子的輸出端子配線；構成用于對與所述半導體芯片一側鄰接的圖形區(qū)域的半導體芯片進行檢查的多個第2輸出測試小塊的一半；配置在所述重疊區(qū)域內、形成在與所述半導體芯片另一側鄰接的圖形區(qū)域、用于檢查所述半導體芯片的1個或多個第1輸入測試小塊一半；構成配置在與所述半導體芯片一側鄰接的圖形區(qū)域的重疊區(qū)域內的1個或多個第2輸入測試小塊的一半；以及在構成所述第2入測試小塊的一半上連接所述半導體芯片對應的輸入端子的輸入端子配線。
再一特點是，所述第1輸出測試小塊和所述第2輸出測試小塊的長度是即使在合成時掩模產(chǎn)生規(guī)格范圍內的錯位也具有重疊部分的長度，所述第1輸入測試小塊和所述第2輸入測試小塊的長度是即使在合成時掩模產(chǎn)生規(guī)格范圍內的錯位也具有重疊部分的長度。
還有的特點是，所述測試小塊的掩模圖形的角被去掉了。
進一步的特點是，所述TAB帶子，所述測試小塊對應于接觸測試小塊的探針針跡的面積來決定測試小塊的長度。


圖1是本發(fā)明的TAB帶子的結構圖。
圖2是用來說明本發(fā)明TAB帶子中測試小塊區(qū)域的主要部分放大圖。
圖3是表示本發(fā)明TAB帶子中1個TCP的示圖。
圖4是用來說明本發(fā)明TAB中4列6行測試小塊區(qū)域的主要部分放大圖。
圖5是用來說明以往的TAB帶子中測試小塊區(qū)域的主要部分放大圖。
圖6是用來說明本發(fā)明TAB帶子制造方法所使用的掩模的示圖。
圖7是表示利用本發(fā)明TAB帶子制造方法所形成的輸入測試小塊的示圖。
圖8是說明本發(fā)明TAB帶子制造方法中通過合成所形成的測試小塊的示圖。
圖9是說明本發(fā)明TAB帶子的檢查結構的示圖。
圖10是說明本發(fā)明TAB帶子的檢查方法的示圖。
圖11是表示本發(fā)明的去掉角的測試小塊的結構示圖。
圖12是表示探針卡的探針與測試小塊連接關系的示圖。
圖13是表示與測試小塊接觸時探針的針跡的示圖。
圖14是表示針跡長度例子的示圖。
圖15是表示以往的輸送式帶子中的孔形成工序的示圖。
圖16是表示以往的輸送式帶子中的光致抗蝕劑涂布工序的示圖。
圖17是表示以往的輸送式帶子中的導向部形成工序的示圖。
圖18是表示以往的輸送式帶子中的包裝工序的示圖。
圖19是表示以往的輸送式帶子的示圖。
圖20是表示以往的省卻端子區(qū)域輸送式帶子的示圖。
具體實施例方式
下面用具體例子來說明本發(fā)明的實施例。
首先，用圖1、圖2、圖3來說明本發(fā)明的TAB帶子的結構。
圖1是表示本發(fā)明的TAB帶子的結構圖，圖2是用來說明本發(fā)明TAB帶子中的測試小塊區(qū)域的主要部分放大圖，是將圖1的輸出測試小塊區(qū)域TPA1中輸入輸出測試小塊的配置予以放大表示的俯視圖。圖3是表示本發(fā)明TAB帶子中的1個TCP的示圖。
在圖2及圖1中，本發(fā)明的TCP用TAB帶子11具有將銅箔在聚酰亞胺類基膜上形成圖形而形成配線圖形的結構。將圖形區(qū)域作為1個單元，TAB帶子11通過連續(xù)的圖形區(qū)域的連接而成，而所述圖形區(qū)域由半導體組件的形成區(qū)域即封裝區(qū)域PA1和以封裝區(qū)域PA1為中心形成于兩端的輸入輸出測試小塊區(qū)域TPA1構成，即分別具有各1個的封裝區(qū)域PA1和輸入輸出測試小塊區(qū)域TPA1，該輸入輸出測試小塊區(qū)域TPA1大致是以往的形成輸出測試小塊的區(qū)域，在形成輸出測試小塊的空區(qū)域形成輸入測試小塊，具有將以往的輸出測試小塊區(qū)域與輸入測試小塊區(qū)域重疊的形狀。
另外，TAB帶子11用卷軸形式提供，以可同時制造多個TCP。如僅表示帶子11的1個TCP部分的圖3所示，成為產(chǎn)品的封裝區(qū)域PA1包含安裝半導體芯片的芯片安裝區(qū)域15；以芯片安裝區(qū)域15為中心向一側延伸的輸入端子配線17；以及向另一側延伸的輸出端子配線18。在芯片安裝區(qū)域15上形成有貫通帶子11的窗口16，以可使半導體芯片被內部導向部連接(ILB)并安裝。另外，在輸入測試小塊區(qū)域ITPA1上配置有連接輸入端子配線17的輸入測試小塊20。而在輸出測試小塊區(qū)域OTPA1上配置有分別與輸出端子配線18連接的輸出測試小塊10。此時，輸出測試小塊10的寬度形成得比輸出端子配線18的寬度寬，以便測試器的測試頭通過操縱臺可容易地與從探針卡伸出的探針連接。
另外，沿帶子11兩側的端緣隔開規(guī)定間隔形成有鏈輪孔19。鏈輪孔19進行封裝區(qū)域PA1的位置修正和TAB帶子11的移動，以使使用了TCP用TAB帶子11的TCP的制造工序連續(xù)。位置修正用位置對準標記33進行。尤其本發(fā)明的TAB的測試小塊區(qū)域即輸入測試小塊區(qū)域ITPA1是與相鄰的包裝的輸出測試小塊區(qū)域OTPA2相同的區(qū)域，輸入測試小塊20和鄰接的包裝的輸出測試小塊10e在相同列的區(qū)域上形成，并且，輸出測試小塊區(qū)域OTPA1是與鄰接在輸出側的包裝的輸入測試小塊區(qū)域ITPA3相同的區(qū)域，輸出測試小塊10d和相鄰的包裝的輸入測試小塊20在相同列的區(qū)域上形成。
以往的TAB帶子如圖19所示，由于將輸入測試小塊60TP和輸出測試小塊61TP、62TP、63TP、64TP配置在不同的列上，因此，通過將本發(fā)明所述的輸入測試小塊的區(qū)域包含在鄰接的圖形區(qū)域的輸出測試小塊區(qū)域中，輸入輸出測試小塊區(qū)域可將以往的測試小塊區(qū)域的面積減少1/2。
這樣，在輸出測試小塊區(qū)域OTPA1中包含鄰接的包裝的輸入測試小塊區(qū)域ITPA3、且輸入測試小塊區(qū)域ITPA1包含在另一方的鄰接的圖形區(qū)域的輸出測試小塊區(qū)域OTPA2中，從而可縮小測試小塊區(qū)域，以下對其理由用圖2進行詳細說明。
在圖2中，測試小塊區(qū)域TPA1中，各輸出端子配線18上連接有輸出測試小塊10a、10b、10c、10d。另外，輸入端子配線17與輸入測試小塊20a連接。例如，4個輸出測試小塊10a～10d構成1個組21，且該組連續(xù)配置。在輸出測試小塊的組中，配置成4行4列的行列，且配置成1列4行(10a)、2列3行(10b)、3列2行(10c)、4列1行(10d)。與輸出測試小塊10a、10b、10c、10d配線連接的輸出端子配線18需要遵守TAB帶子的設計規(guī)則，配線寬度22與配線間距離23必須是規(guī)格的最小長度。在測試小塊中，小塊尺寸(Tpadx，Tpady)被規(guī)格化，以可與測試器的測試端子電氣接觸。對于測試小塊組21的輸出測試小塊第4行的區(qū)域，測試小快區(qū)域的寬度除了測試小塊10a的寬度Tpadx以外，還需要10b、10c、10d的3根配線寬度22和4根配線間距離23。同樣，在輸出測試小塊第3行的區(qū)域寬度中，除了測試小塊10b的寬度Tpadx以外，還需要10c、10d的2根配線寬度22和3根配線間距離23。同樣，在輸出測試小塊第2行的區(qū)域，要有測試小塊10c的寬度Tpadx、連接在測試小塊10d上的配線寬度22和配線間距離23。同樣，在輸出測試小塊第1行中，要有輸出測試小塊10d的測試小塊寬度Tpadx和配線間距離23。但是，在輸出測試小塊第1行中，輸出測試小塊僅是一個輸出測試小塊10d，空間往往充裕，可在輸出測試小塊第1行配置鄰接的圖形區(qū)域的輸入測試小塊20。
如上所述，在輸出測試小塊配置區(qū)域的空區(qū)域配置鄰接的半導體組件的輸入測試小塊，通過交替形成封裝區(qū)域PA1和輸入輸出測試小塊區(qū)域TPA1，就可將測試小塊的配置區(qū)域大致削減掉以往的輸入測試小塊的區(qū)域量，不改變半導體芯片的方向，將測試小塊區(qū)域縮小，獲得半導體組件的小型化。
圖4是用來說明本發(fā)明TAB帶子中4列6行的測試小塊區(qū)域的主要部分放大圖，是表示在圖2的TCP用TAB帶子上配置4列6行的輸入輸出測試小塊的例子。
在圖4中，輸入輸出測試小塊除了圖2中的4行4列配置的輸出測試小塊10a、10b、10c、10d和輸入測試小塊20外，還配置4列5行的輸出測試小塊10e和3列6行的測試小塊10f。通過這種配置，由于可將鄰接的半導體組件的輸入測試小塊配置在輸出測試小塊配置區(qū)域的空區(qū)域內，故不會改變半導體芯片的方向，可將測試小塊區(qū)域縮小，獲得半導體組件的小型化。
下面用圖5說明本發(fā)明的TAB帶子的制造方法。
圖5是用來說明以往的TAB帶子中測試小塊區(qū)域的主要部分放大圖，表示以往的TCP用TAB包裝的測試小塊區(qū)域TPA2。
如圖5所示，測試小塊區(qū)域TPA2包含輸出測試小塊40a、40b、40c、40d和鄰接的圖形區(qū)域的輸入測試小塊50。在以往的測試小塊區(qū)域中，由于用輸送式帶子包裝的1個單位制作掩模，不需要掩模的位置對準精度，故鄰接圖形區(qū)域與測試小塊間距離42是輸入測試小塊50與輸出測試小塊40d的小塊間距離。該測試小塊間的距離42大于同一圖形區(qū)域內的測試小塊間的距離41。因此，要將圖2中的鄰接間的圖形區(qū)域的小塊間距離26做大。
下面，用圖6、圖7說明將測試小塊的鄰接間距離保持為最小并共有鄰接圖形區(qū)域和測試小塊的方法。
圖6是用來說明本發(fā)明的TAB帶子制造方法所使用的掩模的示圖，表示實現(xiàn)圖2的TCP用TAB帶子的配線掩模的一部分。圖7是表示通過本發(fā)明TAB帶子制造方法所形成的輸入測試小塊的示圖，表示用圖6的配線掩模曝光后的輸入測試小塊與輸入端子配線進行的重合。
在圖6中，TAB帶子配線掩模包括輸出端子配線掩模圖形24a；與輸出端子配線掩模圖形24a連接的輸出測試小塊掩模圖形24；輸入端子配線掩模圖形25a和輸入測試小塊掩模圖形25。TAB帶子，將輸出端子和輸入端子與半導體芯片連接，從輸出端子通過配線形成輸出測試小塊，從輸入端子通過配線形成輸入測試小塊，采用本發(fā)明，在掩模上，輸入測試小塊掩模25不與輸入端子配線掩模圖形25a連接，配置在多個輸出測試小塊掩模24間。
在圖7中，輸入端子配線30和輸入測試小塊28設計成，輸入端子和輸入測試小塊在X方向上的長度大于鄰接的圖形區(qū)域的錯位，輸入端子配線30和輸入測試小塊28的重疊長度27x比X方向錯開的量長。Y方向，掩模錯開量是小于輸入測試小塊寬度27y的規(guī)格，連接在同一小塊內。在掩模工序中，通過連續(xù)對鄰接的TCP進行處理，輸入端子配線30在鄰接的TCP處理時與輸入測試小塊28重疊，且可與小塊合成以可進行電氣連接。通過掩模對輸出測試小塊和鄰接的輸入小塊同時進行曝光，可將輸入測試小塊28與輸出測試小塊29間的距離形成得最小，可按最小間距配置。如上所述，通過鄰接的TCP的曝光處理，從而分別曝光輸入測試小塊28和輸入端子配線30，通過將它們合成，從而形成輸入測試小塊。
下面，用圖8、圖9說明在鄰接的TCP曝光時合成形成測試小塊的TAB帶子的制造方法。
圖8是說明本發(fā)明TAB帶子的制造方法中合成形成的測試小塊的示圖，圖9是說明本發(fā)明的TAB帶子的檢查結構的示圖，是將在卷軸上對TCP用TAB帶子包裝44進行檢查時的卷軸的一部分和用連接在檢查裝置上的檢查用的探針進行檢查的狀態(tài)予以模式化的投影圖。
在圖8中，輸入測試小塊28和輸出測試小塊29并排鄰接。測試小塊的掩模形成用實線表示的輸入測試小塊的一部分35和輸出測試小塊的一部分37，在端子的相反側同樣形成輸入測試小塊的一部分34和輸出測試小塊的一部分36。輸入測試小塊28如此形成使所述輸入測試小塊的一部分35與對鄰接的TCP進行掩模曝光時形成的輸入測試小塊的一部分34重合。
另外，輸出測試小塊29同樣形成為使輸出測試小塊的一部分37與對鄰接的TCP進行掩模曝光時形成的輸出測試小塊的一部分36重合。
在圖9中，在安裝在TAB帶子上的LSI45上，通過LSI45的端子而連接有輸入端子配線46和輸出端子配線47，輸入端子配線46與輸入測試小塊28連接，輸出端子配線47與輸出測試小塊29連接。在檢查用探針上裝備有輸入端子用探針53和輸出端子用探針43。
該檢查用探針與TCP用TAB包裝的測試小塊接觸進行檢查。輸出端子探針43與輸出測試小塊29電氣接觸、輸入端子探針53與輸入測試小塊28電氣接觸進行檢查。使用該檢查用探針的電氣檢查是，通過將探針壓在帶子面上、將探針在測試小塊上進行滑動，而將測試小塊表面上的絕緣物即氧化膜除去，就能以導電物進行接觸，且能以小的接觸電阻進行檢查。
現(xiàn)用圖10來說明本發(fā)明的TAB帶子中的檢查方法。
圖10是說明本發(fā)明TAB帶子中的檢查方法的示圖，表示本發(fā)明中的TCP用TAB帶子的測試小塊和檢查用探針位置。
在圖10中，測試小塊的配置與圖8相同，若按1個芯片的TCP用TAB組件來看，輸入小塊是輸入測試小塊的一部分34、35，輸出測試小塊由輸出測試小塊的一部分36、37構成。另外，有TCP用TAB包裝的位置對準用的基準標記33。檢查用探針具有輸入端子探針53和輸出端子探針43。檢查時，由于將負荷作用于探針上并在測試小塊上滑動以使探針與測試小塊電氣接觸，因此，探針從探針與TCP用TAB帶子的接觸開始位置的虛線圓39、40內移動到檢查時的探針與測試小塊的接觸開始位置的實線圓38、51內。本發(fā)明的測試小塊在與鄰接圖形區(qū)域的掩模的位置對準發(fā)生偏差時，除了圖8的小塊圖以外，是圖10所示那樣的小塊具有臺階的結構。由于輸入測試小塊的一部分34、輸出測試小塊的一部分37的基準位置標記33是相同的掩模，故無掩模重合所發(fā)生的偏差。另外，檢查用探針的輸入端子的位置對準，是識別基準位置標記33進行位置修正。即，在輸入端子用探針的檢查開始位置40和輸出帶子用探針的檢查開始位置39中，由于通過鄰接圖形區(qū)域的掩模曝光對測試小塊決定位置，故產(chǎn)生位置偏差。但是，進行電氣檢查時的輸入端子用探針的檢查位置38和輸出端子用探針的檢查位置51因在相同的曝光工序中形成，故可不受鄰接芯片的掩模錯位的影響地進行接觸。
合成的測試小塊做成去掉角的形狀是有效的?，F(xiàn)用圖11說明。
圖11是表示本發(fā)明去掉角的測試小塊的結構的示圖，表示圖10的測試小塊一部分的圖面。
在圖11中，測試小塊構成各一半，由本體的測試小塊48和在對相鄰圖形區(qū)域進行掩模時所生成的測試小塊49構成。2個小塊重疊的邊被去掉角，角部的X方向的長度是PCX，Y方向的長度是PCY。
掩模對準時的偏差量被規(guī)范為，以2個小塊的交叉點52為中心，X方向的偏差量為小于等于PCX，Y方向的偏差量為小于等于PCY，因此，即使偏差成最大限度，小塊也被連接。小塊通常在無偏差時如圖11所示，在去掉角的一半位置處重合。圖10表示鄰接圖形區(qū)域的掩模曝光在鄰接間X方向、Y方向產(chǎn)生最大偏差時的小塊的配置。由于小塊間的距離55、56在同一掩模曝光工序中生成，故能按最小尺寸的距離進行掩模。小塊間距離57是鄰接的掩模的距離，即使偏差了最大尺寸，通過去掉小塊間拐角，盡管有鄰接掩模的偏差，也能以最小規(guī)則進行配線。
下面，用圖12、圖13和圖14來說明檢查裝置的探針裝置。
圖12是表示探針卡的探針和測試小塊的連接關系的示圖，圖13是表示與測試小塊接觸時探針針跡的示圖，圖14是例示針跡長度的示圖。
在圖12中，測試小塊70a、70b、70c、70d按4行4列形成1個組，并連續(xù)配置。70a配置成1行4列，70b配置成2行3列，70c配置成3行2列，70d配置成4行1列。在電氣檢查時，從檢查裝置與測試小塊接觸的探針71a、71b、71c、71d與所對應的測試小塊70a～70d接觸。探針71a～71d由于針尾比與測試小塊70a～70d接觸的針頭粗，故針尾縱向層疊。這里，表示了探針71a與測試小塊70a連接，探針71b與測試小塊70c連接、探針71c與測試小塊70b連接、探針71d與測試小塊70d連接的例子。該測試小塊與探針的連接的組合，是被最佳化的程序，以在各探針與測試小塊接觸時使探針之間不接觸。
圖13表示探針71a～71d與測試小塊70a～70d接觸時的探針的針跡。探針71a與測試小塊70a接觸時的針跡是Pd1，探針71b與測試小塊70c接觸時的針跡是Pd2，探針71c與測試小塊70b接觸時的針跡是Pd3，探針71d與測試小塊70d接觸時的針跡是Pd4。
測試小塊Pd1～Pd4的針跡長度與針尾縱向層疊高度的順序對應，針跡的長度大小如圖14所示，為Pd1＞Pd2＞Pd3＞Pd4。通過將測試小塊的長度與針跡長度對應地做成最佳的長度，從而能以最小的面積構成測試小塊的面積。即，根據(jù)探針的縱向層疊的順序，可使測試小塊的長度做成最佳，可將測試小塊區(qū)域的面積做成最小，因此，可將測試小塊區(qū)域縮小，獲得輸送式帶子包裝等的半導體組件的小型化。
在上述的說明中，以輸送式帶子包裝(TCP)為例作了說明，但對于芯片薄膜等其他的半導體組件也同樣適用。
權利要求
1.一種TAB帶子，通過使圖像區(qū)域鄰接地形成多個而形成多個半導體組件，而所述圖像區(qū)域具有半導體芯片的安裝區(qū)域；將用于檢查所述半導體芯片的多個輸出測試小塊鄰接地設置在所述半導體芯片的安裝區(qū)域一側的輸出測試小塊區(qū)域；以及將用于檢查所述半導體芯片的1個或多個輸入測試小塊鄰接地設置在所述半導體芯片的安裝區(qū)域另一側的輸入測試小塊區(qū)域，該TAB帶子的特征在于，在鄰接的所述圖像區(qū)域之間的所述輸出測試小塊區(qū)域和所述輸入測試小塊區(qū)域具有重疊區(qū)域，且與所述重疊區(qū)域鄰接的圖形區(qū)域之間的所述輸出測試小塊和所述輸入測試小塊混合在一起。
2.如權利要求1所述的TAB帶子，其特征在于，所述多個輸出測試小塊構成一定的行列，所述輸入測試小塊形成在所述行列上。
3.一種TAB帶子的制造方法，其特征在于，用具有掩模圖形的掩模來制造權利要求1所述的TAB帶子，而所述具有掩模圖形的掩模形成以下部分用于檢查所述半導體芯片的多個輸出測試小塊；在所述輸出測試小塊上連接所述半導體芯片對應的輸出端子的輸出端子配線；配置在所述重疊區(qū)域并用于檢查鄰接的圖形區(qū)域的半導體芯片的1個或多個輸入測試小塊；在形成于鄰接的圖形區(qū)域的輸入測試小塊上連接所述半導體芯片對應的輸入端子的輸入端子配線。
4.如權利要求3所述的TAB帶子的制造方法，其特征在于，所述輸入測試小塊的掩模圖形與所述輸入端子配線的掩模圖形是互相重疊的掩模圖形。
5.一種TAB帶子的制造方法，其特征在于，用具有掩模圖形的掩模來制造TAB帶子，而所述具有掩模圖形的掩膜形成構成多個第1輸出測試小塊的部分，該多個第1輸出測試小塊用于對所述半導體芯片進行檢查；輸出端子配線，該輸出端子配線在構成所述第1輸出測試小塊的部分上連接所述半導體芯片對應的輸出端子；構成多個第2輸出測試小塊的部分，該多個第2輸出測試小塊用于對與所述半導體芯片一側鄰接的圖形區(qū)域的半導體芯片進行檢查；1個或多個第1輸入測試小塊部分，該1個或多個第1輸入測試小塊部分配置在所述重疊區(qū)域，且形成在與所述半導體芯片另一側鄰接的圖形區(qū)域內，用于檢查所述半導體芯片；構成1個或多個第2輸入測試小塊的部分，該1個或多個第2輸入測試小塊配置在與所述半導體芯片一側鄰接的圖形區(qū)域的重疊區(qū)域；以及輸入端子配線，該輸入端子配線在構成所述第2輸入測試小塊的部分上連接所述半導體芯片對應的輸入端子。
6.一種TAB帶子的制造方法，其特征在于，用具有掩模圖形的掩模來制造權利要求1所述的TAB帶子，而所述具有掩模圖形的掩膜形成構成多個第1輸出測試小塊的一半部分，該多個第1輸出測試小塊用于檢查所述半導體芯片；輸出端子配線，該輸出端子配線在構成所述第1輸出測試小塊的一半部分上連接所述半導體芯片對應的輸出端子；構成多個第2輸出測試小塊的一半部分，該多個第2輸出測試小塊對與所述半導體芯片一側鄰接的圖形區(qū)域的半導體芯片進行檢查；1個或多個第1輸入測試小塊一半部分，該1個或多個第1輸入測試小塊一半部分配置在所述重疊區(qū)域，形成于與所述半導體芯片另一側鄰接的圖形區(qū)域內，用于檢查所述半導體芯片；構成1個或多個第2輸入測試小塊的一半部分，該1個或多個第2輸入測試小塊配置在與所述半導體芯片一側鄰接的圖形區(qū)域的重疊區(qū)域內的；以及輸入端子配線，該輸入端子配線在構成所述第2入測試小塊的一半部分上連接所述半導體芯片對應的輸入端子的。
7.如權利要求5所述的TAB帶子的制造方法，其特征在于，所述第1輸出測試小塊和所述第2輸出測試小塊的長度，是即使掩模在合成時產(chǎn)生規(guī)格內的位置偏差也具有重疊部分的長度，所述第1輸入測試小塊和所述第2輸入測試小塊的長度，是即使掩模在合成時產(chǎn)生規(guī)格內的位置偏差也具有重疊部分的長度。
8.如權利要求7所述的TAB帶子的制造方法，其特征在于，所述測試小塊的掩模圖形的角被去掉。
9.如權利要求1所述的TAB帶子，其特征在于，所述測試小塊對應于與測試小塊接觸的探針的針跡的面積來決定測試小塊的長度。
全文摘要
一種TAB帶子及其制造方法，通過將鄰接的圖形區(qū)域的輸入測試小塊(20a)配置在輸出測試小塊(10)的配置區(qū)域(組21)的空區(qū)域，從而可使檢查時所使用的測試小塊的配置區(qū)域最佳化，可獲得半導體組件的小型化。
文檔編號H01L21/60GK1822359SQ200610008819
公開日2006年8月23日 申請日期2006年2月15日 優(yōu)先權日2005年2月15日
發(fā)明者平江浩一 申請人:松下電器產(chǎn)業(yè)株式會社