專利名稱：具有可電編程的熔絲的半導(dǎo)體集成電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體集成電路，例如，適用于具有可電編程的熔絲(eFuse等)的半導(dǎo)體集成電路。
背景技術(shù)：
以往存在源極和漏極互相連接、作為電容器發(fā)揮作用的MOS電容器。使用了具有反熔絲(anti-fuse)元件的半導(dǎo)體集成電路(如參照USP 6,667,902)，該反熔絲元件中，在上述MOS電容器的柵極和源極及漏極間施加高壓，破壞柵氧化膜，使其導(dǎo)通而編程。
但是，將該反熔絲元件編程后讀出時，有以下(1)、(2)所示的問題。
(1)讀出容限低反熔絲元件的電阻有幾率地分布。大致分為編程后的元件的電阻值分布和未編程的元件的電阻值分布兩種。設(shè)計讀出電路時，必須看清該分布，以合適的電阻判別值分為編程后的元件和未編程的元件。但是，決定該電阻判別值的讀出電路容易受到制造時誤差的影響，導(dǎo)致讀出容限很低。
(2)測試時間增大表示編程的良好程度的標(biāo)準(zhǔn)之一為電阻值，對該值的把握關(guān)系到信賴度的提高。測定的方法之一為由某種選擇裝置使反熔絲元件流通電流，由測試器分別測量其電流值來進(jìn)行測定。這時，由于對流入每個反熔絲元件的電流進(jìn)行測量，1個元件所需的測量時間例如需要50msec左右，100根編程后的反熔絲元件所耗的測試時間為5sec左右。由于需要上述時間，大批量生產(chǎn)時測量大量電阻時，測試時間就會增大。

發(fā)明內(nèi)容
涉及本發(fā)明的一種方式的半導(dǎo)體集成電路，具有熔絲元件，設(shè)置在編程用電壓節(jié)點(diǎn)與鎖存節(jié)點(diǎn)之間，能夠電編程；鎖存電路，鎖存上述鎖存節(jié)點(diǎn)的電壓；以及電流源，通過控制上述鎖存電路工作電流的大小來控制電阻判別值，該電阻判別值用于判定上述熔絲元件是否已被編程。
涉及本發(fā)明的一種方式的半導(dǎo)體集成電路，具有熔絲元件，設(shè)置在編程用電壓節(jié)點(diǎn)與電阻值監(jiān)視用端子之間，能夠電編程；恒流源，發(fā)生流入上述熔絲元件的電流；比較器，將由流入上述熔絲元件的電流發(fā)生的電壓與基準(zhǔn)電壓進(jìn)行比較，判定上述熔絲元件是否已被編程。
涉及本發(fā)明的一種方式的半導(dǎo)體集成電路，具有熔絲元件，設(shè)置在編程用電壓節(jié)點(diǎn)與鎖存節(jié)點(diǎn)之間，能夠電編程；鎖存電路，鎖存上述鎖存節(jié)點(diǎn)的電壓；電流源，通過控制上述鎖存電路的動作電流的大小來控制電阻判別值，該電阻判別值用于判定上述熔絲元件是否已被編程；恒流源，發(fā)生流向上述熔絲元件的電流；比較器，將由流入上述熔絲元件的電流發(fā)生的電壓與基準(zhǔn)電壓進(jìn)行比較，判定上述熔絲元件是否已被編程。


圖1A為表示涉及本發(fā)明第1實(shí)施方式的半導(dǎo)體集成電路的電路圖。
圖1B為表示圖1A中反相器的電路圖。
圖2為表示圖1A的半導(dǎo)體集成電路的讀出動作的時序圖。
圖3示意性地表示了反熔絲元件的電阻分布。
圖4示意性地表示了反熔絲元件的電阻分布。
圖5示意性地表示了降低電阻判別值后的反熔絲元件的電阻分布。
圖6示意性地表示了提高電阻判別值后的反熔絲元件的電阻分布。
圖7示意性地表示了除去電阻判別值附近的反熔絲元件后的反熔絲元件的電阻分布。
圖8為表示電流源的一個具體例子的電路圖。
圖9為表示涉及本發(fā)明第2實(shí)施方式的半導(dǎo)體集成電路的電路圖。
圖10為表示涉及本發(fā)明第3實(shí)施方式的半導(dǎo)體集成電路的電路圖。
圖11為表示涉及本發(fā)明第4實(shí)施方式的半導(dǎo)體集成電路的電路圖。
圖12為表示涉及本發(fā)明變形例1的半導(dǎo)體集成電路的電路圖。
圖13為表示涉及本發(fā)明變形例2的半導(dǎo)體集成電路的電路圖。
圖14為表示涉及本發(fā)明第5實(shí)施方式的半導(dǎo)體集成電路的電路圖。
具體實(shí)施例方式
下面參照

本發(fā)明的實(shí)施方式。而且，本說明中，所有圖中共同的部分用共同的符號表示。
首先，使用圖1A及圖1B說明涉及本發(fā)明第1實(shí)施方式的半導(dǎo)體集成電路的結(jié)構(gòu)。圖1A為表示涉及本發(fā)明第1實(shí)施方式的半導(dǎo)體集成電路的電路圖。圖1B為表示圖1A中倒相電路22的電路圖。
如圖示，設(shè)置了反熔絲元件11，其源極/漏極與編程用電壓節(jié)點(diǎn)VBP連接，柵極與勢壘柵12的源極/漏極的一端連接。該反熔絲元件11的編程如下進(jìn)行即，使編程用選擇晶體管13導(dǎo)通，使讀出用晶體管14截止。在此狀態(tài)下，向節(jié)點(diǎn)VBP施加高壓，且將電阻值監(jiān)視用端子EFMONI設(shè)置為0V，由此破壞反熔絲元件11的柵絕緣膜，使柵極及源極/漏極間導(dǎo)通。
這里，勢壘柵12防止編程時的高壓向讀出電路施加。事先將該晶體管的柵極VBT例如設(shè)置為內(nèi)部電源電壓VDD。于是，編程時漏極電壓即使為高壓，源極電壓最大也只是上升到“勢壘柵12的柵極電壓VBT-勢壘柵12的閾值電壓Vth”。
另外，讀出反熔絲元件11的信息時，使讀出動作用晶體管14導(dǎo)通，且將編程用電壓節(jié)點(diǎn)VBP設(shè)置為讀出用電壓。然后由鎖存電路15判別由節(jié)點(diǎn)VBP經(jīng)過反熔絲元件11流入鎖存節(jié)點(diǎn)18的電流比規(guī)定值大還是小。
鎖存電路15具有NAND電路21和倒相電路22。
NAND電路21向第1輸入端子輸入鎖存節(jié)點(diǎn)18的電壓，向第2輸入端子輸入預(yù)充信號PRCHn。
倒相電路22將NAND電路21的輸出作為輸入，將NAND電路21的輸出反轉(zhuǎn)，輸入到倒相電路23。同時，倒相電路22通過鎖存節(jié)點(diǎn)18再次輸出到NAND電路21的第1輸入端子，與NAND電路21一起形成鎖存電路。該鎖存電路15保持從反熔絲元件11讀出的是否被編程的信息。若已編程，則反相器23將晶體管24的柵極驅(qū)動為“0”，否則驅(qū)動為“1”。由此，若已編程，則輸出OUT<i>為HiZ(高阻抗)，否則為“0”。
該倒相電路22具有PMOS晶體管P1和NMOS晶體管N1。PMOS晶體管P1的源極與內(nèi)部電源VDD連接。NMOS晶體管N1的漏極與PMOS晶體管P1的漏極連接，源極與電流源16連接，柵極與PMOS晶體管P1的柵極連接。
電流源16將上述倒相電路22所具有的NMOS晶體管N1的源極作為輸入，決定“倒相電路22能夠從鎖存節(jié)點(diǎn)18輸出的電流”。電流源16具有作為電流鏡工作的晶體管25、26、電阻元件R1。
晶體管25的漏極與柵極連接，通過電阻元件R1與內(nèi)部電源VPP連接，源極接地。晶體管26的漏極與上述NMOS晶體管N1的源極連接，柵極與晶體管25的柵極連接，源極接地。電阻元件R1的一端與內(nèi)部電源VPP連接，另一端與晶體管25的漏極連接。
圖1只表示了1個反熔絲元件。但是實(shí)際上具有多個元件。這時，對于多個元件，只設(shè)置1個電阻R1和晶體管25，每個元件中都設(shè)置晶體管26。
<讀出動作(READ動作)>
接著使用圖2說明圖1A、1B所示的半導(dǎo)體集成電路的讀出動作(READ動作)。圖2為說明圖1A、1B所示電路的讀出動作的時序圖。
首先，時刻t0時，向讀出動作用晶體管14的柵極EFCLOSEn施加的電壓為“1”(VPP)。另外，由于NAND電路21的預(yù)充信號PRCHn為“0”，鎖存節(jié)點(diǎn)18被初始化為“0”，被預(yù)充電。
接著，時刻t1時，電源VBP上升到內(nèi)部電源電壓VDD，作為“讀出用電壓”。
然后，時刻t2時，預(yù)充信號PRCHn為“1”，解除預(yù)充電。之后，已被編程的和未被編程的動作不同。
首先，在編程后的反熔絲元件11中，柵絕緣膜被破壞，柵極與源極/漏極導(dǎo)通。因此，電流依次通過編程用電壓節(jié)點(diǎn)VBP→反熔絲元件11→勢壘柵12→讀出動作用晶體管14的電流路徑，流入鎖存節(jié)點(diǎn)18。由此鎖存節(jié)點(diǎn)18的電壓上升到VDD電平。然后，接收該電位變化，NAND電路21的輸出為“0”V，由接收NAND電路21輸出的倒相電路22反轉(zhuǎn)，輸出“1”，表示該編程完成的理論值“1”的封鎖結(jié)束。
另外，未編程的反熔絲元件14中，柵絕緣膜未被破壞，柵極與源極/漏極絕緣。因此，鎖存節(jié)點(diǎn)18中未流入電流，鎖存節(jié)點(diǎn)18的施加電壓保持預(yù)充信號PRCHn的初始電壓“0”狀態(tài)。
如上述，讀出(READ)動作時，由是否經(jīng)過反熔絲元件(eFuse)11向鎖存節(jié)點(diǎn)18流入電流并反轉(zhuǎn)鎖存節(jié)點(diǎn)18的電壓來判斷是否為編程后的元件。
這里，流入反熔絲元件11的電阻的電流與反熔絲元件的電阻成比例。由于該電流來自倒相電路22所具有的NMOS晶體管N1的源極，通過電流源16流向接地電源GND，所以只要不超過該電流，鎖存節(jié)點(diǎn)18就保持為“0”V(例如，“0”狀態(tài))。
如果反熔絲元件11的電阻比規(guī)定值低時，流入的電流超過該倒相電路22能夠輸出電流的上限。因此，鎖存節(jié)點(diǎn)18反轉(zhuǎn)為“1”。
另外，反熔絲元件11的電阻比規(guī)定值高時，低于倒相電路22能夠輸出的電流。因此，鎖存節(jié)點(diǎn)18保持為“0”V。
由此，將“倒相電路22輸出的電流(動作電流)”設(shè)定為合適的值是很重要的?？刂圃撾娏鞒蔀榭刂剖欠穹崔D(zhuǎn)鎖存節(jié)點(diǎn)18的基準(zhǔn)值，結(jié)果為控制反熔絲元件11的電阻判別值。
這里，“倒相電路22輸出的電流(動作電流)”，例如可以不設(shè)置電流源16，將倒相電路22所具有的NMOS晶體管N1的源極直接與GND連接，通過改變倒相電路22所具有的NMOS晶體管N1等的單元尺寸來控制。但是，考慮晶體管P1、N1的制造誤差后，將電阻判別值控制為所期望值就很困難。
本實(shí)施方式所涉及的半導(dǎo)體集成電路中，具有電流源16，例如，通過選擇該電流源16的電阻元件R1的長度或晶體管25的溝道尺寸，能夠容易控制發(fā)生的電流。即，通過設(shè)定電流源的電流值能夠控制“倒相電路22輸出的電流(動作電流)”，能夠控制是否反轉(zhuǎn)鎖存節(jié)點(diǎn)18的基準(zhǔn)值，從而能夠容易控制反熔絲元件11的電阻判別值。
<讀出電路的使用方法>
接著使用圖3至圖7具體說明能夠控制涉及本實(shí)施方式的半導(dǎo)體集成電路的反熔絲元件11的電阻判別值的讀出電路的使用方法。圖3至圖7示意性地表示編程后的反熔絲元件11的電阻分布，圖中用×表示各元件的電阻值。
如圖3所示，不是所有編程后的反熔絲元件11都由相同的電阻值來編程的。其中包含由于沒有達(dá)到完全編程、經(jīng)過一段時間再次接通的元件。未編程的元件中包括其他元件編程時受損、電阻變低的元件。這些電阻判別值附近的反熔絲元件11，由于不穩(wěn)定，不知道該判別到哪一方，所以有必要事先除去。
首先，如圖4所示，通常狀態(tài)下，電流源16的“倒相電路22輸出的電流(動作電流)”設(shè)定為電流I0(例如相當(dāng)于熔絲元件11的電阻判別值50kΩ左右)。該“電流I0”為上述讀出動作中使用的值。因此，比該值小的值被讀出時，例如判定為“1”狀態(tài)(已編程)，比該值大的值被讀出時，例如判定為“0”狀態(tài)(未編程)。此狀態(tài)中，可能存在具有判別值附近的電阻值的元件。
因此，首先如圖5所示，通過將電阻元件R1的長度選擇縮短等來增大電流源16的“倒相電路22輸出的電流”，設(shè)定為“電流I1(例如熔絲元件11的電阻判別值10kΩ左右”(I1＞I0)。該“電流I1”例如用于大量生產(chǎn)測試時等。
然后，由該“電流I1”進(jìn)行上述讀出動作時，由于使輸出電流更多，反轉(zhuǎn)鎖存節(jié)點(diǎn)18的電流值的上限上升了，如果不是比通常低的電阻值，就不能判定為編程結(jié)束(“1”狀態(tài))。由此，能夠除去該電阻判別值10kΩ左右與電阻判別值50kΩ左右之間的熔絲元件11-1、11-2。由此，可以除去以通常動作會被判定為編程結(jié)束(“1”狀態(tài))、但卻是高電阻的元件。
接著，如圖6所示，通過將電阻元件R1的長度選擇增長等來減少電流源16的“倒相電路22輸出的電流”，設(shè)定為“電流I2(例如熔絲元件11的電阻判別值100kΩ左右”(I0＞I2)。該“電流I2”例如用于大量生產(chǎn)測試時等。
然后，由該“電流I2”進(jìn)行上述讀出動作時，由于輸出電流更少，反轉(zhuǎn)鎖存節(jié)點(diǎn)18的電流值的上限下降了，比通常高的電阻值，被判定為編程結(jié)束。由此，能夠除去該電阻判別值100kΩ左右與電阻判別值50kΩ左右之間的熔絲元件11-3、11-4，可以將雖然在通常的讀出動作中被判定為未編程，但由于電阻值在基準(zhǔn)值附近，所以有可能被誤判為編程結(jié)束的熔絲元件11-3、11-4重新排除。
由此，通過上述2個設(shè)定進(jìn)行測試，只將使用了具有在這些測試中通過的電阻值的反熔絲元件11，的芯片推出市場。
如上述，將電流源16的電流值設(shè)定為以下三個檔“電流I0”(電阻判別值10kΩ)、“電流I1”(電阻判別值50kΩ)、“電流I2”(電阻判別值100kΩ)。而且，通過事先除去被判定為在這之間(I1＞I0＞I2)內(nèi)的熔絲元件11-1～11-4，能夠防止錯誤的讀出動作，擴(kuò)大讀出容限，提高信賴度。
改變電阻元件R1的長度的方法，例如可以考慮圖8所示的電路16。事先將電阻元件R1分割為電阻元件R1-1、R1-2、R1-3，設(shè)置能夠忽視接通電阻的尺寸的晶體管TR_I1、TR_I0。晶體管TR_I0能夠使電阻元件R1-2的兩端短路，晶體管TR_I1能夠使由電阻元件R1-2和R1-3構(gòu)成的電阻兩端短路。
使用這樣的電路16，柵極SW_I0及SW_I1為0V、晶體管TR_I0和TR_I1都導(dǎo)通時，電阻元件R1＝R1-1+R1-2+R1-3。由于柵極SW_I0為電源VPP、柵極SW_I1為0V時，晶體管TR_I0導(dǎo)通，TR-I1截止，所以電阻元件R1＝R1-1+R1-3的值。同樣，柵極SW_I0為0V、柵極SW_I1為電源VPP時，晶體管TR_I0截止，TR-I1導(dǎo)通，所以電阻元件R1＝R1-1。如上述，由晶體管TR_I0、TR_I1的導(dǎo)通、截止，可以將R1的值設(shè)定為3個。
下面，使用圖9說明本發(fā)明第2實(shí)施方式所涉及的半導(dǎo)體集成電路。該實(shí)施方式涉及編程后的反熔絲元件的電阻值測定。本說明中，省略與上述第1實(shí)施方式重復(fù)的部分。
如圖示，在電阻值監(jiān)視用端子EFMONI與接地電源GND之間設(shè)置了與編程用選擇晶體管13的電流路徑一端共同連接的熔絲元件11的電阻值判定用電路31。
該判定用電路31具有恒流源電路33和比較器34。
恒流源電路33中，源極與內(nèi)部電源VDD連接，具有由柵極SWn的電壓開/關(guān)該電路33的晶體管38和一端與晶體管38的漏極連接的電阻元件R2。而且，該電路33還具有漏極及柵極與電阻元件R2的另一端連接、源極與接地電源GND連接的晶體管35和漏極與電阻值監(jiān)視用端子EFMONI連接、柵極與晶體管35的柵極連接、源極與接地電源GND連接的晶體管36。該晶體管35、36作為電流鏡工作。
比較器39比較電阻值監(jiān)視用端子EFMONI的電壓和由電阻元件R3、R4將內(nèi)部電源VDD·接地電源GND間的電壓分壓的基準(zhǔn)電壓VREF，并將結(jié)果輸出到輸出端子PRGOKp。
接著說明本實(shí)施方式所涉及的半導(dǎo)體集成電路的動作。
首先，將施加到與熔絲元件11的一端連接的編程用電壓節(jié)點(diǎn)VBP上的電壓作為VDD讀出用電壓。接著，使電阻值監(jiān)視用端子EFMONI浮置。然后，使施加到柵極SWn的電壓為0V，接通晶體管38，從而接通恒流源電路33。
在此狀態(tài)下，一個一個地選擇所期望的柵極WRITE<i>(i＝0、1、2、3......)，流入電流I5，施加到浮置的電阻值監(jiān)視用端子EFMONI的電壓值為“施加到節(jié)點(diǎn)VBP上的電壓值-(恒流源電路33中流動的電流值I5×熔絲元件11的電阻值)”。
然后，由比較器34比較電阻值監(jiān)視用端子EFMONI的電壓和基準(zhǔn)電壓VREF。該電阻值監(jiān)視用端子EFMONI的電壓與熔絲元件11的電阻值成比例，該電阻值越低，越接近施加到編程用電壓節(jié)點(diǎn)VBP上的電壓(VDD)。因此，只要知道編程用端子EFMONI的電壓比規(guī)定電壓高，就知道熔絲元件11的電阻值小于等于規(guī)定電阻值。
接著，通過選擇分壓節(jié)點(diǎn)41的位置等，將該基準(zhǔn)電壓VREF設(shè)置為所期望的電壓。
接著，由比較器34比較電阻值監(jiān)視用端子EFMONI的電壓和基準(zhǔn)電壓VREF，輸出端子PRGOKp的輸出根據(jù)熔絲元件11的電阻值比上述規(guī)定電阻值高/低而在“0”/“1”之間變化。
另外，為了檢查其他熔絲元件11的電阻，可以選擇與目標(biāo)元件11連接的柵極WRITE<i>，進(jìn)行上述同樣的動作。
如上述，本實(shí)施方式所涉及的半導(dǎo)體集成電路中，通過判定用電路31，不是直接測量，而是能夠根據(jù)熔絲元件11的電阻值比規(guī)定電阻值高/低，例如作為“0”/“1”的數(shù)字狀態(tài)監(jiān)視。因此，利用測定VBP與EFMONI間流動的電流的方法時，將每個元件的50msec縮短到10usec左右。
而且，例如，搭載了500根左右的反熔絲元件11的1個實(shí)施制品中，考慮測定250根左右的編程后的反熔絲元件11的情況。于是，以往共需要13sec，本實(shí)施方式中縮短到共需2.6msec。
因此，大量生產(chǎn)時判定大量反熔絲元件11的電阻值時，能夠大幅縮短測定時間。
下面使用圖10說明本發(fā)明的第3實(shí)施方式所涉及的半導(dǎo)體集成電路。本實(shí)施方式涉及，在上述第2實(shí)施方式所說明的半導(dǎo)體集成電路中，電阻值監(jiān)視用端子EFMONI中具有保護(hù)元件的情況。本說明中，省略與上述第2實(shí)施方式重復(fù)的部分。
如圖10所示，在本實(shí)施方式所涉及的半導(dǎo)體集成電路中，電阻值監(jiān)視用端子EFMONI和接地電源GND間還具有保護(hù)電路43。該保護(hù)電路43有下述優(yōu)點(diǎn)將電阻值監(jiān)視用端子EFMONI伸出到外部封裝管腳并鍵合等時，尤其對于ESD(Electrostatic Discharge；靜電放電)有保護(hù)作用。
保護(hù)電路43具有陰極與電阻值監(jiān)視用端子EFMONI連接、陽極與接地電壓GND連接的二極管45，陽極與電阻值監(jiān)視用端子EFMONI連接的二極管47-1，陽極與二極管47-1的陰極連接、陰極與接地電源GND連接的二極管47-2。上述二極管47-1、47-2的所謂的鉗位電壓為2VF左右。因此，能夠?qū)Q位電壓上升到大于等于EFMONI反映反熔絲元件11的電阻值后變動的電壓，即使有這些二極管，也能夠測定反熔絲電阻值。由此，根據(jù)本實(shí)施方式所涉及的半導(dǎo)體集成電路，能夠得到與上述第2實(shí)施方式同樣的效果。
而且，本實(shí)施方式中，作為例子，只表示從電阻值監(jiān)視用端子EFMONI到接地電源GND向連接的2個二極管47-1、47-2，但還可以具有多個二極管。這時的優(yōu)點(diǎn)為還能夠增大鉗位電壓。
接著，使用圖11說明本發(fā)明的第4實(shí)施方式所涉及的半導(dǎo)體集成電路。本實(shí)施方式所涉及的半導(dǎo)體集成電路涉及對反熔絲元件11編程時發(fā)生的本底(GND)噪聲。本說明中，省略與上述第1、第3
如圖示，為了防止編程用節(jié)點(diǎn)VBP與電阻值監(jiān)視用端子EFMONI之間流動的充電電流，應(yīng)該使施加到選擇的反熔絲元件11以外的編程用選擇晶體管13的柵極WRITE<i>(i＝1、2、3......)上的電壓為0V，只對1個晶體管13的柵極WRITE<i>施加所期望的電壓，以便對編程的反熔絲元件11施加電壓。為了輸出該柵極電壓，具有連接在內(nèi)部電源VPP與電阻值監(jiān)視用端子EFMONI之間的倒相電路51。
該倒相電路51具有PMOS晶體管P2和NMOS晶體管N2。PMOS晶體管P2的源極與內(nèi)部電源VPP連接。NMOS晶體管N2的漏極與PMOS晶體管P2的漏極連接，柵極與PMOS晶體管P2的柵極連接，源極與電阻值監(jiān)視用端子EFMONI連接。
<編程動作>
下面說明反熔絲元件11的編程動作。
首先，將編程用電壓節(jié)點(diǎn)VBP設(shè)置為高壓。該電壓通常由內(nèi)置的泵電路發(fā)生，對所有熔絲元件11的節(jié)點(diǎn)VBP一起施加?，F(xiàn)在假設(shè)對由WRITE<0>選擇的反熔絲11編程。并且將電阻值監(jiān)視端子EFMONI設(shè)置為0V。
接著，使與編程的反熔絲元件11連接的晶體管13的柵極WRITE<0>為“1”，使之導(dǎo)通。另外，未選擇元件的柵極WRITE<1>、WRITE<2>、WRITE<3>仍然為“0”。
這時，施加到倒相電路51的晶體管N2的源極的電壓與電阻值監(jiān)視用端子EFMONI相同。如果倒相電路51的晶體管N2的源極為GND時，會產(chǎn)生以下問題。GND由噪聲上升到正的電位時，未選擇元件的晶體管13的柵極WRITE<1>、WRITE<2>、WRITE<3>的變化與GND一樣。這時，GND與其他節(jié)點(diǎn)EFMONI都可能仍然為0V。這時，未選擇元件的晶體管13的柵極WRITE<1>、WRITE<2>、WRITE<3>的變化與GND一樣。于是，例如將WRITE<1>輸入到柵極的晶體管13的Vgs＝V(WRITE<1>)-V(EFMONI)大于等于閾值，從而導(dǎo)通。根據(jù)本實(shí)施例，由于WRITE<1>、WRITE<2>、WRITE<3>與EFMONI變化相同，所以能夠防止這種情況，從而防止未選擇熔絲元件的損傷。
對于編程的元件WRITE<0>，通過接通晶體管13，在熔絲元件11的柵極與源極/漏極間施加高電位，破壞柵絕緣膜，進(jìn)行編程。
如上述，根據(jù)本實(shí)施方式所涉及的半導(dǎo)體集成電路，能夠得到與上述第1、第3實(shí)施方式同樣的效果。而且，還設(shè)置了倒相電路51，該倒相電路51的晶體管N2的源極與電阻值監(jiān)視用端子EFMONI導(dǎo)通。
即，能夠防止以下情況的發(fā)生由于由編程時發(fā)生高電位的泵電路發(fā)生的GND噪聲，本來應(yīng)該為0V的未選擇熔絲元件11的編程用選擇晶體管13的Vgs大于等于閾值，電流在節(jié)點(diǎn)VBP-端子EFMONI間流動，使熔絲元件11受到損傷。
接著用圖12說明上述第4實(shí)施方式的變形例1所涉及的半導(dǎo)體集成電路。該變形例1所涉及的半導(dǎo)體集成電路涉及將反熔絲元件11編程時發(fā)生的GND噪聲。本說明中，省略與上述第4實(shí)施方式重復(fù)的部分。
如圖所示，該變形例1所涉及的半導(dǎo)體集成電路裝置具有漏極與電阻值監(jiān)視用端子EFMONI連接、源極與接地電源GND連接的短路用晶體管55。
根據(jù)上述結(jié)構(gòu)，能夠得到與上述第4實(shí)施方式同樣的效果。而且，該變形例1所涉及的半導(dǎo)體集成電路還具有短路用晶體管55。該短路用晶體管55在上述程序動作時，其柵極PRGRMp被提供所期望的電位，并接通。由此，短路用晶體管55能夠使電阻值監(jiān)視用端子EFMONI與接地電源GND短路。結(jié)果，即使產(chǎn)生GND噪聲，由于電阻值監(jiān)視用端子EFMONI與之變化相同，所以能夠防止未選擇熔絲元件11的編程用選擇晶體管13接通，從而能夠防止未選擇元件受損、提高信賴度。
下面使用圖13說明上述第4實(shí)施方式的變形例2所涉及的半導(dǎo)體集成電路。該變形例2所涉及的半導(dǎo)體集成電路涉及對反熔絲元件11編程時產(chǎn)生的GND噪聲。本說明中，省略與上述第4實(shí)施方式重復(fù)的部分。
如圖示，該變形例2所涉及的半導(dǎo)體集成電路裝置具有漏極與電阻值監(jiān)視用端子EFMONI連接、源極與接地電源GND連接的短路用晶體管57。
根據(jù)上述結(jié)構(gòu)，能夠得到與上述第4實(shí)施方式或變形例1同樣的效果。根據(jù)必要可以使用這種結(jié)構(gòu)。
下面使用圖14說明本發(fā)明第5實(shí)施方式所涉及的半導(dǎo)體集成電路。本說明中，省略與上述第1、第2實(shí)施方式重復(fù)的部分的說明。
如圖示，本實(shí)施方式所涉及的半導(dǎo)體集成電路具有上述電流源16和判定用電路31。
根據(jù)上述結(jié)構(gòu)，能夠得到與上述第1、第2實(shí)施方式同樣的效果。而且，根據(jù)必要采用上述結(jié)構(gòu)，能夠提高信賴度。
而且，上述實(shí)施方式及變形例中，作為熔絲元件的一例，是以柵氧化膜破壞型反熔絲元件為例進(jìn)行說明的。但是本發(fā)明并不限定于反熔絲元件，能夠適用于具有可電編程的熔絲的半導(dǎo)體集成電路。
本發(fā)明還會有添加的優(yōu)點(diǎn)和調(diào)整。但本發(fā)明并不局限于此，只要不脫離本發(fā)明的宗旨，本發(fā)明還可以有很多變形。
權(quán)利要求
1.一種半導(dǎo)體集成電路，具有熔絲元件，設(shè)置在編程用電壓節(jié)點(diǎn)與鎖存節(jié)點(diǎn)之間，能夠電編程；鎖存電路，鎖存上述鎖存節(jié)點(diǎn)的電壓；以及電流源，通過控制上述鎖存電路工作電流的大小來控制電阻判別值，該電阻判別值用于判定上述熔絲元件是否已被編程。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中，上述鎖存電路具有NAND電路，其第1輸入端子被輸入上述鎖存節(jié)點(diǎn)的電位，其第2輸入端子被輸入預(yù)充電信號；以及倒相電路，反轉(zhuǎn)上述NAND電路的輸出并輸入到上述鎖存節(jié)點(diǎn)，上述倒相電路具有第1晶體管，其控制端子與上述NAND電路的輸出連接，電流路徑的一端與第1電源連接；第2晶體管，其控制端子與上述NAND電路的輸出連接，電流路徑的一端與上述第1晶體管的電流路徑的另一端連接，電流路徑的另一端與上述電流源的輸入連接。
3.根據(jù)權(quán)利要求2所述的半導(dǎo)體集成電路，其中，上述電流源決定上述倒相電路能夠從上述鎖存節(jié)點(diǎn)輸出的電流。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路，其中，上述電流源具有電阻元件，其一端與第1電源連接；第3晶體管，其控制端子及電流路徑的一端與上述電阻元件的另一端連接，電流路徑的另一端與第2電源連接；第4晶體管，其控制端子與上述第3晶體管的控制端子連接，電流路徑的一端與上述鎖存電路的輸出連接，電流路徑的另一端與上述第2電源連接。
5.根據(jù)權(quán)利要求4所述的半導(dǎo)體集成電路，其中，上述電流源通過選擇上述電阻元件的長度來設(shè)定上述電阻判別值。
6.一種半導(dǎo)體集成電路，具有熔絲元件，設(shè)置在編程用電壓節(jié)點(diǎn)與電阻值監(jiān)視用端子之間，能夠電編程；恒流源，發(fā)生流入上述熔絲元件的電流；比較器，將由流入上述熔絲元件的電流發(fā)生的電壓與基準(zhǔn)電壓進(jìn)行比較，判定上述熔絲元件是否已被編程。
7.根據(jù)權(quán)利要求6所述的半導(dǎo)體集成電路，還具有二極管，其陰極與上述電阻值監(jiān)視用端子連接，陽極與電源連接；多個二極管群，其陽極與上述電源側(cè)連接，陰極依次與上述電阻值監(jiān)視用端子側(cè)連接。
8.根據(jù)權(quán)利要求6所述的半導(dǎo)體集成電路，還具有晶體管，其電流路徑的一端與上述電阻值監(jiān)視用端子連接，另一端與電源連接，上述熔絲元件的編程動作時，向控制端子施加所期望的電位，接通上述電流路徑，使上述電阻值監(jiān)視用端子與上述電源短路。
9.根據(jù)權(quán)利要求6所述的半導(dǎo)體集成電路，還具有編程用選擇晶體管，其電流路徑的任一端與電阻值監(jiān)視用端子連接，編程時選擇上述熔絲元件；倒相電路，向上述編程用選擇晶體管的控制端子輸出控制電壓，上述倒相電路具有第1晶體管，其電流路徑的一端與第1電源連接；第2晶體管，其控制端子與上述第1晶體管的控制端子連接，電流路徑的一端與上述第1晶體管的電流路徑的另一端連接，電流路徑的另一端與上述電阻值監(jiān)視用端子連接。
10.一種半導(dǎo)體集成電路，具有熔絲元件，設(shè)置在編程用電壓節(jié)點(diǎn)與鎖存節(jié)點(diǎn)之間，能夠電編程；鎖存電路，鎖存上述鎖存節(jié)點(diǎn)的電壓；電流源，通過控制上述鎖存電路的動作電流的大小來控制電阻判別值，該電阻判別值用于判定上述熔絲元件是否已被編程；恒流源，發(fā)生流向上述熔絲元件的電流；比較器，將由流入上述熔絲元件的電流發(fā)生的電壓與基準(zhǔn)電壓進(jìn)行比較，判定上述熔絲元件是否已被編程。
11.根據(jù)權(quán)利要求10所述的半導(dǎo)體集成電路，其中，上述鎖存電路具有NAND電路，向第1輸入端子輸入上述鎖存節(jié)點(diǎn)的電位，向第2輸入端子輸入預(yù)充電信號；倒相電路，反轉(zhuǎn)上述NAND電路的輸出并輸入到上述鎖存節(jié)點(diǎn)，上述倒相電路具有第1晶體管，其控制端子與上述NAND電路的輸出連接，電流路徑的一端與第1電源連接；第2晶體管，其控制端子與上述NAND電路的輸出連接，電流路徑的一端與上述第1晶體管的電流路徑的另一端連接，電流路徑的另一端與上述電流源的輸入連接。
12.根據(jù)權(quán)利要求11所述的半導(dǎo)體集成電路，其中，上述電流源決定上述倒相電路能夠從上述鎖存節(jié)點(diǎn)輸出的電流。
13.根據(jù)權(quán)利要求10所述的半導(dǎo)體集成電路，其中，上述電流源具有電阻元件，其一端與上述第1電源連接；第3晶體管，其控制端子及電流路徑的一端與上述電阻元件的另一端連接，電流路徑的另一端與第2電源連接；第4晶體管，其控制端子與上述第3晶體管的控制端子連接，電流路徑的一端與上述鎖存電路的輸出連接，電流路徑的另一端與上述第2電源連接。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體集成電路，其中，上述電流源通過選擇上述電阻元件的長度來設(shè)定上述電阻判別值。
全文摘要
一種半導(dǎo)體集成電路，具有熔絲元件，設(shè)置在編程用電壓節(jié)點(diǎn)與鎖存節(jié)點(diǎn)之間，能夠電編程；鎖存電路，封鎖上述鎖存節(jié)點(diǎn)的電壓；上述半導(dǎo)體集成電路還具有電流源，通過控制上述鎖存電路工作電流的大小來控制電阻判別值，該電阻判別值用于判定上述熔絲元件是否被編程。
文檔編號H01L27/02GK1815736SQ20061000513
公開日2006年8月9日 申請日期2006年1月12日 優(yōu)先權(quán)日2005年1月12日
發(fā)明者末岡厚志 申請人:株式會社東芝