專利名稱：利用雙多晶硅的位線注入的制作方法
技術(shù)領(lǐng)域：
一般而言，本發(fā)明系有關(guān)用于計算機(jī)系統(tǒng)及類似物的存儲，且特別的是，本發(fā)明有關(guān)具體實作一種雙多晶硅之制法，其系有助于形成比較淺注入的位線(shallow implanted bitlines)。
背景技術(shù)：
有許多不同類型及樣式的存儲用來儲存資料于計算機(jī)與類似類型之系統(tǒng)。例如，隨機(jī)存取存儲(RAM)、動態(tài)隨機(jī)存取存儲(DRAM)、靜態(tài)隨機(jī)存取存儲(SRAM)、只讀存儲器(ROM)、可程序化只讀存儲器(PROM)、電子式可程序只讀存儲器(EPROM)、電子式可清除可程序只讀存儲器(EEPROM)、以及閃存目前都可用來提供資料儲存所。
各種類型之存儲有其特定之優(yōu)點(diǎn)與缺點(diǎn)。例如，DRAM與SRAM的資料可一次清除一個個別位，但斷電后該存儲會消失其所儲存之資料。替換地，EEPROM容易清除而不需外部設(shè)備，但資料儲存密度減少、速度較低、且成本較高。反之，EPROM較便宜且密度較高，但缺乏可清除性。
閃存，因為結(jié)合EPROM高密度、低成本與EEPROM電子式可清除性的優(yōu)點(diǎn)，而已成存儲的普及之類型。閃存可重寫且無電源仍可保存其內(nèi)容，故為非揮發(fā)存儲。它常用于許多可攜式電子產(chǎn)品，例如行動電話、可攜式計算機(jī)、錄音機(jī)、等等，以及用于許多大型的電子系統(tǒng)，例如汽車、飛機(jī)、工業(yè)控制系統(tǒng)、等等。閃存通常由許多存儲胞元(memory cells)構(gòu)成，單一位的資料系儲存于且讀取自個別的存儲胞元。
通常將數(shù)個個別的存儲胞元組織成可個別尋址的單元或組群，供讀取、程序化、或清除運(yùn)算通過地址譯碼電路而予以存取。個別的存儲胞元通常由一經(jīng)設(shè)計成可儲存一位資料的半導(dǎo)體結(jié)構(gòu)組成。例如，許多習(xí)知存儲胞元包含一堆棧閘極式金屬氧化物半導(dǎo)體(MOS)裝置，例如可保存二元信息的晶體管。該存儲裝置系包含適當(dāng)?shù)淖g碼及組群選定電路，以及可提供電壓至運(yùn)算中之存儲胞元的電路。
執(zhí)行清除、程序化、與讀取的運(yùn)算一般系藉由施加適當(dāng)?shù)碾妷褐链鎯Π承┒俗?。在清除或?qū)懭脒\(yùn)算時，施加電壓以便將電荷去除或儲存于存儲胞元內(nèi)。讀取運(yùn)算時，施加適當(dāng)?shù)碾妷阂员闶闺娏髁魅氚獌?nèi)，其中電流量系表示儲存于胞元內(nèi)的資料值。該存儲裝置系包含適當(dāng)?shù)碾娐芬愿袦y所得之胞元電流用來判定儲存于其中的資料，隨后提供至裝置的數(shù)據(jù)總線端子供使用該存儲裝置的系統(tǒng)中之其它裝置存取。
習(xí)知存儲胞元通常在一襯底或P井(P-well)內(nèi)有一源極、一汲極、與一信道，且在該信道之上方有一堆棧閘極結(jié)構(gòu)。該堆棧閘極(stackedgate)可進(jìn)一步包含細(xì)薄閘極介電層(有時稱為穿隧氧化層(tunneloxide))，其系形成于P井的表面上。該堆棧閘極也包含一個多晶硅浮動閘極(polysilicon floating gate)于該穿隧氧化層的上方以及一個多晶硅間介電層(interpoly dielectric layer)于該浮動閘極的上方。該多晶硅間介電層常為多層絕緣體，例如兩個氧化物層夾著一層氮化物層而成的氧化物-氮化物-氧化物(ONO)層。最后，該多晶硅間介電層上方設(shè)有一個多晶硅控制閘極(polysilicon control gate)。
在NOR的組態(tài)中，該控制閘極系連接至連系于橫列(row)之存儲胞元的字線(word line)以形成數(shù)區(qū)段(sector)之存儲胞元。此外，該等胞元之汲極區(qū)均藉由一條導(dǎo)電位線而連接成在一起。該胞元之信道系根據(jù)用堆棧閘極結(jié)構(gòu)形成于該信道的電場，導(dǎo)通源極與汲極之間的電流。在單一直行(column)內(nèi)晶體管的各個汲極端子均連接至同一位線。此外，連系于一給定位線的各個快閃胞元系具有耦合至不同字線的堆棧閘極端子，同時陣列中之所有的快閃胞元通常有耦合至一個公共源極端子的源極端子。運(yùn)作時，使用有程序化(寫入)、讀取、或清除功能之周邊譯碼器與控制電路經(jīng)由各個位線與字線而找到各個快閃胞元的地址。
更詳細(xì)言之，藉由施加比較高的電壓至控制閘極并且連接該源極至接地以及該汲極至高于源極的預(yù)設(shè)電位而程序化該單一位堆棧閘極閃存胞元。所得之穿過穿隧氧化層的高電場導(dǎo)致Fowler-Nordheim穿隧現(xiàn)象。在此過程期間，該核心胞元信道區(qū)中之電子穿隧通過閘極氧化物進(jìn)入浮動閘極且被捕陷于該浮動閘極內(nèi)，因為該浮動閘極是被多晶硅間介電質(zhì)及穿隧氧化層包圍著。由于有被捕陷的電子，該胞元的臨限電壓(threshold voltage)增加。藉由被捕陷的電子改變胞元的臨限電壓(從而使信道的導(dǎo)電度(conductance)改變)，而使胞元被程序化。
為了清除典型的單一位堆棧閘極閃存胞元，施加比較高的電壓至源極，而控制閘極保持負(fù)電位，同時讓汲極浮動。在這些條件下，形成一強(qiáng)大電場穿過在浮動閘極與源極之間的穿隧氧化層。經(jīng)由Fowler-Nordheim通過穿隧氧化層的穿隧作用，被捕陷于浮動閘極的電子流向且群集于浮動閘極在源極區(qū)上方的部份而經(jīng)由浮動閘極被抽取并且進(jìn)入源極區(qū)。當(dāng)浮動閘極的電子被去除時，即清除該胞元。
至于讀取運(yùn)算，系施加某一通過胞元晶體管的汲極至源極之偏壓。胞元的汲極為位線，其系可連接至一個字節(jié)或字符組群中之其它胞元的汲極。讀取運(yùn)算時，通常供給習(xí)知堆棧閘極存儲胞元的汲極電壓是在0.5至1.0伏特之間。隨后，施加一電壓至存儲胞元晶體管之閘極(例如，字線)以便使電流從汲極流向源極。通常施加讀取運(yùn)算閘極電壓的級別是在已程序化臨限電壓(Vt)與未程序化臨限電壓之間。藉由資料數(shù)值儲存于胞元時所做之測定可估量所得之電流。
一種極先進(jìn)之存儲技術(shù)系雙位存儲，該雙位存儲可儲存多個位于單一胞元內(nèi)。在此技術(shù)中，基本上將一存儲胞元實質(zhì)分成兩個相同的(鏡像)部份，各個被配制成可儲存兩個獨(dú)立位中之一個。每一雙位存儲胞元，類似于習(xí)知的胞元，系具有一閘極、一源極與一汲極。不過，不同于習(xí)知堆棧閘極胞元之源極系永久性連接至一電性源極而汲極永久性連接至電性汲極，各個雙位存儲胞元在運(yùn)算時可將源極與汲極的連接顛倒以便儲存兩個位。
在虛接地型架構(gòu)(virtual ground type architecture)中，雙位存儲胞元有一個帶有已注入導(dǎo)電位線之半導(dǎo)體襯底。有稱作“電荷俘獲介電層”的多層儲存層形成于該半導(dǎo)體襯底的上方。所述電荷俘獲介電層通常由3個分開的層構(gòu)成第一絕緣層、電荷俘獲層、與第二絕緣層。字線系形成于大致垂直于該等位的的電荷俘獲介電層之上方。程序化電路控制每一胞元的兩個位系藉由施加訊號至字線，其系作為控制閘極，并且改變位線的連接，藉此用連接于一排列之源極與汲極儲存一位，而用連接于另一排列之源極與汲極儲存一互補(bǔ)位。
電子工業(yè)的持續(xù)性趨勢是要縮小電子裝置以制造更小、更強(qiáng)、可更快地執(zhí)行許多持續(xù)在增加的復(fù)雜功能且用較少電力的裝置(例如，行動電話、數(shù)字相機(jī)、等等)。為實現(xiàn)此一目標(biāo)，裝置中所使用的半導(dǎo)體與集成電路(例如，存儲胞元、晶體管、等等)要持續(xù)減少尺寸。這不但能在單一半導(dǎo)體襯底上，或其一部份(習(xí)知為晶粒)上“包裝”更多這些組件，也可改善制造效率及產(chǎn)出。因此，尤其是要繼續(xù)盡力增加可制造于個別半導(dǎo)體晶圓(或晶粒)上之存儲胞元數(shù)。
一種可包裝更多存儲胞元/晶體管于一更小面積的技術(shù)是要形成彼此更靠近的結(jié)構(gòu)及零組件。例如，形成更靠近的位線將縮短其間所界定之信道長度而使在同一面積上可形成更多裝置。不過，這會造成某些現(xiàn)象更常出現(xiàn)且對裝置效能有實質(zhì)影響。例如，當(dāng)減少各信道的長度時，Vt下滑現(xiàn)象(Vt roll-off)會變得更顯著。特別是，當(dāng)減少各信道的長度時(例如，使源極與汲極區(qū)更靠近)，臨限電壓(Vt)，或者是晶體管或存儲胞元“導(dǎo)通”或活化為可儲存及/或清除一位資料(例如，電荷)時的電壓，可能改變(例如，減少)。此外，Vt下滑現(xiàn)象的嚴(yán)重性可能因不同的存儲胞元而有所不同。用這種方法，當(dāng)施加相同或類似電壓至該等胞元時，不一定可程序化/清除存儲胞元的所有選定組群。這會導(dǎo)致資料損毀及/或儲存或程序化的資料不準(zhǔn)確。
同樣，其它的問題，例如泄漏電流、串音(cross talk)、等等也可能起因于尺寸縮小化(scaling)。例如，當(dāng)減少信道長度且使位更加靠近時，隔離儲存于電荷俘獲層的兩個位或電荷會變得更加困難。用這種方法，會出現(xiàn)串音，位會相互污染且執(zhí)行于一位的運(yùn)算會影響另一位(有時稱作互補(bǔ)位干擾或CBD，complimentary bit disturb)。因此，亟須減少特性結(jié)構(gòu)之的尺寸(feature size)以便增加包裝密度同時減少例如Vt下滑現(xiàn)象及CBD所造成的不利影響。

發(fā)明內(nèi)容
以下為本發(fā)明的簡化摘要供基本了解本發(fā)明之某些方面。此摘要非本發(fā)明之廣泛性概要。不是要用來識別本發(fā)明之關(guān)鍵或重要組件，也不是描述本發(fā)明之范疇。反之，主要目的只是要以簡化的形式提出本發(fā)明之一個或更多概念作為以下實施方式之前言。
本發(fā)明系有關(guān)具體實作一種形成以晶體管為基底之存儲裝置的雙多晶硅法。本方法可用比習(xí)知位線少的能量形成深度比習(xí)知位線淺之埋入位線以節(jié)省資源及空間，且可改善Vt下滑現(xiàn)象。氧化物材料也形成于該等埋入位線的上方以改善(例如，增加)位線與字線之間的崩潰電壓，從而程序化與清除電荷之間有較大的辨別力且有更可靠的資料儲存所。本方法也利于減少埋入位線寬度，從而形成更靠近之位線。結(jié)果，可“包裝”更多裝置于相同或較小面積內(nèi)。
根據(jù)本發(fā)明之一個或更多局面，揭示一種形成至少一部份雙位存儲核心陣列于一半導(dǎo)體襯底上的方法。該方法包含形成電荷俘獲介電層(charge trapping dielectric layer)于該襯底的上方且形成第一多晶硅層于所述電荷俘獲介電層的上方。形成硬掩模于所述第一多晶硅層的上方且予以圖案化以形成數(shù)個其間各有第一間隔之硬掩模特征(hardmask features)。該等第一間隔各有第一寬度。隨后，形成一層間隔體材料(spacer material)于所述硬掩模特征的上方且予以圖案化以形成毗鄰于該等硬掩模特征的側(cè)壁間隔體(side wall spacer)。從而，各對側(cè)壁間隔體界定位線開口(bitline opening)。然后，圖案化所述第一多晶硅層以形成第二間隔于其中，該等第二間隔各有大致等于位線開口各個寬度之第二寬度。然后，圖案化所述電荷俘獲介電層以形成第三間隔于其中，該等第三間隔各有大致等于位線開口各個寬度之第三寬度。隨后，通過所述位線開口與所述第二、第三間隔進(jìn)行位線注入以形成數(shù)條埋入位線于該襯底內(nèi)。該等埋入位線各有大致對應(yīng)于位線開口各個寬度之位線寬度。然后，進(jìn)行高溫氧化物沉積以便用一個或更多以氧化物為基的材料填滿所述第三間隔。同樣，接著進(jìn)行高密度等離子體氧化物沉積以便用一個或更多以氧化物為基的材料填滿該等第二間隔。然后進(jìn)行一化學(xué)機(jī)械拋光以去除過剩的以氧化物為基的材料。最后，形成第二多晶硅層于所述電荷俘獲介電層的上方且予以圖案化以形成數(shù)條字線于該等埋入位線的上方。
根據(jù)本發(fā)明之一個或更多其它局面，揭示一種雙位存儲裝置。該裝置系經(jīng)形成于一半導(dǎo)體襯底上且包含一電荷俘獲介電層于該襯底的上方。該裝置也有位于信道區(qū)上方之閘極結(jié)構(gòu)，該信道區(qū)系經(jīng)形成在襯底內(nèi)作為源極與汲極區(qū)的埋入位線之間。此外，形成第一氧化物區(qū)于毗鄰該閘極結(jié)構(gòu)的埋入位線的上方且形成第二氧化物區(qū)于也毗鄰于該閘極結(jié)構(gòu)的第一氧化物區(qū)的上方。
為實現(xiàn)前述及相關(guān)的目標(biāo)，以下的實施方式及附圖系詳述本發(fā)明某些作為例證的方面及具體實作。這些只是可利用本發(fā)明之一個或更多方面的各種方式中之少數(shù)。以下結(jié)合附圖針對本發(fā)明所做之詳細(xì)說明可更加明白本發(fā)明其它的方面、優(yōu)點(diǎn)、及新穎特性。


圖1為雙位閃存裝置之上視圖。
圖2系示意性圖解一部份存儲核心，例如可包含處于虛接地型組態(tài)的圖1核心之一個的至少一部份。
圖3為存儲核心至少一部份之上視圖，例如可包含圖1核心之一個的至少一部份。
圖4為例如沿圖3 4-4直線繪出的一部份之雙位閃存的等角橫截面圖。
圖5為一流程圖，其系根據(jù)本發(fā)明一個或更多方面，圖標(biāo)一用于形成存儲裝置的方法之實施例，其中雙多晶硅層系經(jīng)具體實作成可減少位線的尺寸并且提高崩潰臨限電壓(breakdown threshold voltage)。
圖6至圖23系根據(jù)本發(fā)明一個或更多方面形成之存儲的橫截面圖。
圖24為存儲核心至少一部份之上視圖，類似于圖3，但為本發(fā)明一個或更多方面形成之裝置的替代物，如圖21與圖22所示。
具體實施例方式
茲參考附圖描述本發(fā)明之一個或更多局面，各圖中相同組件用大致相同的組件符號表示，且其中各種結(jié)構(gòu)不一定照實際尺寸繪出。在以下的描述中，目的為解釋，提出各種特定細(xì)節(jié)，供通盤了解本發(fā)明之一個或更多局面。不過，熟諳此藝者顯然可用更少的特定細(xì)節(jié)實施本發(fā)明之一個或更多局面。在其它的實例中，以方塊圖或其它形式表示習(xí)知結(jié)構(gòu)與裝置，以利本發(fā)明之一個或更多局面的描述。
本發(fā)明系有關(guān)具體實作一種形成以晶體管為基底之存儲裝置的雙多晶硅之制法。本方法可用比習(xí)知位線少的能量形成深度比習(xí)知位線更淺之埋入位線以節(jié)省資源及空間，且可改善Vt下滑現(xiàn)象。氧化物材料也形成于該等埋入位線的上方以改善(例如，增加)位線與字線之間的崩潰電壓，從而程序化與清除電荷之間有較大的辨別力且有更可靠的資料儲存所。本方法也利于減少埋入位線寬度，從而形成更靠近之位線。結(jié)果，可“包裝”更多裝置于相同或較小面積內(nèi)。
首先，請參考圖1，其系圖標(biāo)一示范性的雙位快閃EEPROM 100。該存儲100通常包含一半導(dǎo)體襯底102，其中系形成一個或更多高密度核心區(qū)104以及一個或更多較低密度周邊部份。該等高密度核心區(qū)通常包含可個別尋址、大致相同的雙位閃存胞元之一個或更多個M×N陣列104。另一方面，該等密度較低的周邊部份通常包含輸入/輸出(I/O)電路106與程序化電路用于選擇性尋址個別的存儲胞元。該程序化電路系部份圖標(biāo)且包含一個或更多x-譯碼器108與一個或更多y-譯碼器110，其系與該I/O電路106協(xié)作用于選擇性連接地址已被選定的存儲胞元之源極、閘極、及/或汲極至預(yù)設(shè)電壓或阻抗以產(chǎn)生指定的運(yùn)算于各個存儲胞元(例如，程序化、讀取、與清除，以及衍生出產(chǎn)生該等運(yùn)算所需之電壓)。
請參考圖2，其系示意性圖標(biāo)存儲核心之一部份200，例如可包含圖1M×N陣列核心104中之一個的至少一部份。該電路系示意性圖標(biāo)一排的存儲胞元，其系包含例如作成虛接地組態(tài)(virtual ground typeimplementation)的存儲胞元201至204。各存儲胞元201至204均連接至字線206，其系作為控制閘，且數(shù)對存儲胞元共享一公共位線。例如，在圖標(biāo)的實施例中，存儲胞元201聯(lián)系于位線208及209；存儲胞元202聯(lián)系于位線209及210；存儲胞元203聯(lián)系于位線210及211；以及存儲胞元204聯(lián)系于位線211及212。因此，胞元201與202共享位線209，胞元202與203共享位線210，而胞元203與204共享位線211。
取決于字線上的訊號與存儲胞元中之位線至電子源極或汲極的連接，存儲胞元201至204能寫入、讀取、并且清除位置215至222的位。例如，通過汲極至位線208與源極至位線209的連接可實現(xiàn)位置215位的控制。同樣，通過汲極至位線209與源極至位線208的連接可實現(xiàn)位置216位的控制。應(yīng)了解，盡管毗鄰存儲胞元共享數(shù)條公共位線，毗鄰的存儲胞元不會相互干擾，因為該等存儲胞元通常是一次程序化一個，且在此類情況中，程序化時一次只有一個存儲胞元是活化的。
茲參考圖3，該上視圖系圖標(biāo)存儲核心的至少一部份300，例如可包含圖1M×N陣列核心104中之一個的至少一部份。該存儲300系形成于一半導(dǎo)體襯底102上且有復(fù)數(shù)條大致相互平行延伸之已注入的位線304，且進(jìn)一步包含復(fù)數(shù)條已形成之字線302，該字線系大致相互平行延伸且大致垂直于該等復(fù)數(shù)條已注入之位線304。應(yīng)了解，字線302與位線304有接觸且互連(未圖標(biāo))至程序化電路，例如，至少一部份為圖1所圖標(biāo)之x-譯碼器108與y-譯碼器110。
圖4為例如沿圖3 4-4直線繪出的一部份之雙位閃存的等角橫截面圖。用p型雜質(zhì)(例如，硼)摻雜有存儲形成其上之半導(dǎo)體襯底102，以形成例如臨限電壓調(diào)整注入(Vtadjust)區(qū)(threshold adjustment implantregion)402于其中。該臨限電壓調(diào)整注入系提供一比半導(dǎo)體襯底102摻雜更重之區(qū)域402。例如，可從硅形成該襯底，且本身用p型雜質(zhì)摻雜。該臨限電壓調(diào)整注入402有助于控制存儲400內(nèi)之各種存儲胞元的臨限電壓。
沉積一電荷俘獲介電層404于該半導(dǎo)體襯底102上方。所述電荷俘獲介電層404通?？捎煞珠_的3層構(gòu)成第一絕緣層406、電荷俘獲層408、與第二絕緣層410。第一與第二絕緣層406及410通常由氧化物介電質(zhì)(例如，二氧化硅，SiO2)形成，而電荷俘獲層408通常由氮化物介電質(zhì)(例如，氮化硅，SixNy)形成。一般簡稱該氧化物-氮化物-氧化物組態(tài)為ONO層。替換地，可用其它類型之電荷俘獲層且仍涵蓋于本發(fā)明的范疇內(nèi)。
圖4系圖標(biāo)在電荷俘獲介電層404下方的第一與第二導(dǎo)電位線412、414。應(yīng)了解，半導(dǎo)體襯底102可注入任何數(shù)目之位線，且所述位線可對應(yīng)至圖3的位線304。所述位線通常由一已注入的n型材料(例如，砷)形成，且在某些實施例中可包含氧化物部份(未圖標(biāo))。第一與第二導(dǎo)電位線412、414是隔開的且在其間界定一信道區(qū)416。
同樣圖中的第一與第二傳導(dǎo)字線418、420是在電荷俘獲介電層404的上方。應(yīng)了解，介電層404上可形成任何數(shù)目之字線，且所述位線可對應(yīng)至圖3的位線302?？蓮亩嗑Ч璨牧闲纬稍摰茸志€，例如，此處可沉積該多晶硅材料于介電層404的上方且隨后予以圖案化及蝕刻。
位置420與422系表示通?？蓛Υ尜Y料的各個位于存儲400中之一個或數(shù)個胞元。應(yīng)了解，該信道416有一個有效長度Leff且若減少此一長度(例如，尺寸縮小化)會使位420、422更靠近。因此，該等位本身可能相互干擾及/或污染，若該等位太靠近時于一位進(jìn)行運(yùn)算可能會影響其它位。因此，在某些情況中，經(jīng)由信道長度可縮小存儲的程度是有限的，故須要一種用于減少裝置尺寸而不減少信道長度(例如，低于某一有效長度Leff)的技術(shù)。
在圖標(biāo)實施例中，將該等埋入位線412、414系形成具有寬度426與深度428。通常，例如，該寬度426約為120納米，而該深度428約為800埃。基本上，耦合于上方之ONO層404之電子性質(zhì)的該等尺寸產(chǎn)生約16伏特的崩潰或臨限電壓(Vt)于位線與字線之間。
茲參考圖5，其系根據(jù)本發(fā)明之一個或更多局面，圖標(biāo)一種用于形成存儲裝置的方法500。特別是，用雙多晶硅之制法形成該存儲以便用形成于其上方之氧化物材料安置數(shù)條較淺且較窄的埋入位線以提高位線與字線之間的崩潰電壓、減緩Vt下滑現(xiàn)象、且利于增加包裝密度。例如，如此形成之存儲裝置600可對應(yīng)至存儲核心的一部份，例如可能包含圖1M×N陣列核心中之一個的至少一部份。
盡管以下以一序列之動作或事件圖解及描述方法500，應(yīng)了解，本發(fā)明不受限于該等動作或事件之圖解順序。例如，除了在此所圖解及/或描述的之外，某些動作的順序可不相同及/或同步于其它動作或事件。此外，具體實作本發(fā)明一個或更多方面的方法并非需要所有圖解說明之步驟。此外，在一個或更多分開的動作或階段中，可實施一個或更多動作。
應(yīng)了解，具體實作實施本發(fā)明一個或更多局面的方法可結(jié)合本文所圖解及描述結(jié)構(gòu)之形成及/或加工以及結(jié)合本文未予圖解及描述的其它結(jié)構(gòu)。以實例說明之，該方法或其變異可用來制造如以下參考圖6至圖24所圖標(biāo)及描述之雙位存儲，以及本文未曾圖標(biāo)或描述之裝置。
在一半導(dǎo)體襯底上形成該存儲且在步驟502完成視需要之臨限電壓調(diào)整注入(Vtadjust)以便形成一個比半導(dǎo)體襯底其余區(qū)域摻雜更重之襯底區(qū)。例如，可從硅形成該襯底且本身可用p型雜質(zhì)(例如，硼)摻雜。例如，該臨限電壓調(diào)整注入可包含較高濃度及/或較高能量的注入物(相同或不同于襯底其余部份之p型摻雜物，且有助于控制存儲的臨限電壓)。
在步驟504，形成一電荷俘獲介電層于該半導(dǎo)體襯底的上方。所述電荷俘獲介電層可為包含第一絕緣層、電荷俘獲層、與第二絕緣層的多層材料。例如，第一與第二絕緣層可由氧化物介電質(zhì)(例如，二氧化硅(SiO2))形成。例如，可形成厚度約70埃()或更少的第一絕緣層，同時可形成厚度約100?；蚋俚牡诙^緣層，例如。所述電荷俘獲層可由氮化物介電質(zhì)(例如，氮化硅(SixNy))形成，且例如形成的厚度可在約60至80埃之間。該氧化物-氮化物-氧化物的組態(tài)一般簡稱為ONO層。替換地，根據(jù)本發(fā)明一個或更多局面，可形成數(shù)個電荷俘獲介電質(zhì)之多晶硅島狀物(poly-island)或其它類型。
然后，在步驟506，形成以多晶硅為基底的材料之第一層于所述電荷俘獲介電層上方。例如，可形成厚度約在900至1100埃的第一多晶硅層。隨后在步驟508，形成一層硬掩模材料于所述第一多晶硅層上方。也可形成(例如，有機(jī)材料(例如，氮化硅或氮氧化硅)的)視需要之抗反射涂層(ARC)層于所述硬掩模上方，并且形成一個阻劑層于該ARC層上方以利所述硬掩模之圖案化。該ARC層特別有助于減少曝光期間的反射且從而改善圖案轉(zhuǎn)移的精確度。例如，可從涂覆厚度約在300至700埃之間的(數(shù)種)以氧化物為基底之材料形成所述硬掩模。
然后在步驟510圖案化所述硬掩模(例如，在該阻劑層與視需要之ARC層兩者已被圖案化、曝光、蝕刻及/或選擇性剝除以形成用于轉(zhuǎn)移圖案至硬掩模上的混合式掩模之后)。在硬掩模內(nèi)形成(例如，蝕刻)的已圖案化之特征系對應(yīng)至，至少部份，待形成于該襯底內(nèi)的埋入位線。更特別的是，特性之間的各個間隔均稍微對應(yīng)至待注入于該襯底內(nèi)的埋入位線。例如，可形成寬度約在100至140納米(nm)之間的硬掩模內(nèi)間隔。
在步驟512，形成(例如，(數(shù)種)以氧化物為基底的材料之)一層間隔體材料于該已圖案化的硬掩模之上方。例如，可形成厚度約在200至500埃之間的間隔體材料，且用來形成有助于形成較窄埋入位線的間隔體。因此，隨后在步驟514，圖案化(例如，等向蝕刻)所述間隔體材料以形成毗鄰于硬掩模之已圖案化特征的側(cè)壁間隔體，從而減少硬掩模特征之間的各個間隔。例如，可形成各個寬度約在20至40納米之間的間隔體。例如，間隔體之間的距離系界定各個寬度大約為55至85納米之位線開口。應(yīng)了解，圖案化硬掩模若使用ARC層，該ARC層也會被圖案化且會增加氧化物側(cè)壁間隔體的厚度且對各個位線開口的窄化有貢獻(xiàn)。
然后，在步驟516圖案化所述第一多晶硅層。所述側(cè)壁間隔體系作為導(dǎo)引層(guide)，且因此之故，形成于第一多晶硅層內(nèi)的間隔各有對應(yīng)于位線開口寬度之寬度。在步驟518，以類似的方式圖案化所述電荷俘獲介電層以包含數(shù)個各有對應(yīng)于位線開口寬度之寬度的間隔。應(yīng)了解，用來去除第一與第二介電層的蝕刻劑也可有效去除已圖案化的硬掩模特征與側(cè)壁間隔體，因為該等特征含有相同或類似類型之化合物，即，氧化物。若殘留一些微量的硬掩模特性，在隨后適當(dāng)?shù)臅r候可予以剝除或清洗掉。
然后，在步驟520進(jìn)行一位線注入以形成該等埋入位線于已曝光之半導(dǎo)體襯底內(nèi)。例如，該位線注入可包含一n型摻雜物，例如砷。由于第一多晶硅層與電荷俘獲介電質(zhì)ONO層已被去除，相較于約40KeV的習(xí)知注入能量，可用相對低的能量級別(例如，約10KeV)進(jìn)行注入。同樣，相較于約700埃的習(xí)知深度，例如，位線可形成約300至500埃之間的相對較淺之深度。此外，例如，可以約1E15/平方公分用于得到約2E20/立方公分濃度的劑量進(jìn)行該位線注入。第一多晶與ONO層阻擋該注入。因此，形成大體對應(yīng)至位線開口寬度之寬度的位線。在一實施例中，形成寬度約為70納米的位線。
然后，在步驟522進(jìn)行一高溫氧化物沉積以便填滿形成于電荷俘獲介電層內(nèi)的各個間隔。例如，可用約700℃至1200℃的溫度進(jìn)行該高溫氧化物沉積。該高溫氧化物沉積導(dǎo)致氧化物成長于各個位線上方同時也沉積氧化物于埋入位線上方。在一實施例中，成長約100埃的氧化物，同時在位線的上方額外沉積約100埃的氧化物。
然后在步驟524進(jìn)行一高密度等離子體(HDP)沉積以便用一種氧化物材料填滿形成于第一多晶硅層內(nèi)的各個間隔。例如，可用約300℃至約700℃的溫度以及約1至10毫托(mTorr)的壓力進(jìn)行該HDP沉積以便填滿該等第一多晶間隔。然后在步驟526，整個晶圓經(jīng)受化學(xué)機(jī)械拋光(CMP)以去除任何過剩的氧化物并且平坦化晶圓上的結(jié)構(gòu)表面。
然后在步驟528，形成(數(shù)種)以多晶硅為基的材料之第二層于第一多晶硅層上方。如同第一多晶硅層，例如，可形成厚度約在900至1100埃之間的第二多晶硅層。所述第二多晶硅層系作為字線材料，故而可予以圖案化而成為字線。因此，隨后，在步驟530，圖案化所述第二多晶硅層以安置數(shù)條字線于埋入位線上方(例如，方向大約呈90度)。然后，本方法可繼續(xù)進(jìn)行其它的后段加工。
請參考圖6至圖24，其系根據(jù)本發(fā)明之一個或更多局面，揭示一種示范性的技術(shù)用于形成存儲裝置600(圖6)。特別是，利用雙多晶硅層與氧化物涂布法形成該存儲600以減少埋入位線的尺寸并且改善崩潰或臨限電壓Vt。在這以前無法縮小而用本方法可實現(xiàn)的位線尺寸對縮小化及增加包裝密度有利。例如，如此形成之存儲裝置600可對應(yīng)至存儲核心之一部份，例如可能包含圖1M×N陣列核心中之一個的至少一部份。
最初，有存儲形成其上的半導(dǎo)體襯底602經(jīng)受臨限電壓調(diào)整注入604以便安置一個比半導(dǎo)體襯底其余區(qū)域摻雜更重的襯底602區(qū)606(圖6)。例如，可用p型雜質(zhì)(例如，硼)摻雜該襯底，且例如，臨限電壓調(diào)整注入(Vtadjust)可包含相同或不同p型摻雜物之較高濃度及/或較高能量的注入物。該臨限電壓調(diào)整注入604有助于控制該存儲裝置600的臨限電壓。不過，該臨限電壓調(diào)整注入為視需要之步驟且本發(fā)明可予以省略。
應(yīng)注意，本文所使用之襯底或半導(dǎo)體襯底可包含基底半導(dǎo)體晶圓(例如，硅、SiGe、或SOI晶圓)以及任何形成于彼之上方或與彼有關(guān)聯(lián)的磊晶層或其它類型之半導(dǎo)體層。也應(yīng)注意，為求簡潔及容易了解，以相互特殊的尺寸(例如，層至層的尺寸及/或方向)圖解說明本文所圖標(biāo)之組件，且組件的實際尺寸可大體不同于本文所圖標(biāo)之尺寸。
然后形成一電荷俘獲介電層608于該半導(dǎo)體襯底602的上方(圖7)。在圖標(biāo)的實施例中，所述電荷俘獲介電層608包含第一絕緣層610、一電荷俘獲層612、與第二絕緣層614。例如，可形成厚度約為70埃或更少的第一絕緣層610，同時例如，可形成厚度約為100?；蚋俚牡诙^緣層614。第一與第二絕緣層兩者可包含，例如，二氧化硅。例如，所述電荷俘獲層612可由氮化物介電質(zhì)(例如，氮化硅(SixNy))形成，且例如，可形成的厚度約在60至80埃之間。該氧化物-氮化物-氧化物的組態(tài)一般簡稱為ONO層。替換地，根據(jù)本發(fā)明一個或更多局面，可形成數(shù)個電荷俘獲介電質(zhì)之多晶硅島狀物或其它類型。
然后，形成(數(shù)種)以多晶硅為基的材料616之第一層于所述電荷俘獲介電層608上方(圖8)。例如，可形成厚度約在900至1100埃的第一多晶硅層616。隨后形成一層硬掩模材料618于所述第一多晶硅層616(圖9)上方。例如，可形成依需要而定之可能包含一有機(jī)材料(例如氮化硅或氮氧化硅)之抗反射涂層(ARC)層(未圖標(biāo))于所述硬掩模618上方，且可形成一阻劑層(也未圖標(biāo))于該ARC層上方以利硬掩模618之圖案化。該ARC層特別有助于減少曝光期間的反射且從而改善圖案轉(zhuǎn)移之精確度。例如，可從涂覆厚度約在300至700埃之間、(數(shù)種)以氧化物為基的材料形成所述硬掩模618。
然后，圖案化所述硬掩模所述硬掩模618(例如，在該阻劑層與依需要而定之ARC層兩者已被圖案化、曝光、蝕刻及/或選擇性剝除以形成一用于轉(zhuǎn)移圖案至硬掩模上的混合式掩模之后)(圖10)。從硬掩模618形成(例如，蝕刻)所得之硬掩模特征620系對應(yīng)于，至少部份，待形成于該襯底602內(nèi)的埋入位線。更特別的是，特征620之間的各個間隔622均稍微對應(yīng)至待注入于該襯底602內(nèi)的埋入位線。例如，可形成各個寬度624約在100至140納米之間的硬掩模618內(nèi)間隔622。
然后，形成(例如，(數(shù)種)以氧化物為基底的材料之)一依需要而定之間隔體材料層630于該已圖案化的硬掩模特征620之上方且暴露數(shù)個第一多晶硅層616之部份(圖11)。例如，可形成厚度約在200至500埃之間的間隔體材料630，且用來形成有助于安置較窄埋入位線的間隔體腔。因此，隨后，圖案化(例如，等向蝕刻)所述間隔體材料630以形成毗鄰于硬掩模之已圖案化特征620的側(cè)壁間隔體632(圖12)。例如，間隔632之間的距離系界定各個寬度636約為55至85納米之位線開口634。例如，所述側(cè)壁間隔體的各個寬度638約在20之40納米之間。應(yīng)了解，圖案化硬掩模618若使用ARC層，該ARC層也會被圖案化且會增加氧化物側(cè)壁間隔體632的厚度且對各個位線開口634的窄化有貢獻(xiàn)。
然后，用作為導(dǎo)引層的側(cè)壁間隔體632圖案化所述第一多晶硅層616(圖13)。因此，形成于第一多晶硅層616內(nèi)的間隔640各有對應(yīng)于位線開口634寬度636之寬度642(圖12)。應(yīng)了解，在立體透視圖中，所述第一多晶硅層616系經(jīng)圖案化成平行的第一多晶材料616之“條帶”(strips)644。同樣，圖案化所述電荷俘獲介電層608(圖14)以包含數(shù)個各寬度652也對應(yīng)至所述位線開口634寬度636之間隔650(圖12)。應(yīng)了解，用來去除第一610與第二614介電層的蝕刻劑也可有效去除已圖案化的硬掩模特征620與側(cè)壁間隔體632(圖13)，因為該等特征含有相同或類似類型之化合物，即，以氧化物為基的材料。若殘留一些微量656的硬掩模特征，在隨后適當(dāng)?shù)臅r候可予以剝除或清洗掉以顯露出干凈的已圖案化之第一多晶硅層616(圖15)。
然后，進(jìn)行一位線注入660以安置該等埋入位線662于半導(dǎo)體襯底602內(nèi)(圖16)。例如，該位線注入660可包含一n型摻雜物，例如砷。由于第一多晶硅層616與電荷俘獲介電質(zhì)ONO層608已被去除，相較于約40KeV的習(xí)知注入能量，可用相對低的能量級別(例如，約10KeV)進(jìn)行注入。除此之外，結(jié)果可減少形成存儲裝置所需之資源及有關(guān)成本。
同樣，相較于約700埃的習(xí)知深度(圖4的428)，例如，位線662可形成相對較淺的深度664，約在300至500埃之間。此外，例如，可以約1E15/平方公分用于得到約2E20/立方公分濃度的劑量進(jìn)行該位線注入。第一多晶616與ONO層608阻擋該注入660，且相應(yīng)地形成大致對應(yīng)至所述位線開口634寬度636的位線662寬度666。例如，此寬度666約為70納米，且因為至少一部份是使用側(cè)壁間隔體632(圖12)而大致小于以習(xí)知方式注入的位線412寬度426(圖4)。
然后進(jìn)行高溫氧化物沉積668以便用以氧化物為基的材料670填滿形成于電荷俘獲介電層608內(nèi)的各個間隔650(圖17)。例如，可用約700℃至1200℃的溫度進(jìn)行該高溫氧化物沉積。該高溫氧化物沉積導(dǎo)致氧化物成長于各個位線662上方同時也沉積氧化物于埋入位線上方。在一實施例中，成長約100埃的氧化物，同時在位線662上方額外沉積約100埃的氧化物。
然后進(jìn)行一高密度等離子體(HDP)沉積672以便用氧化物材料674填滿形成于第一多晶硅層616內(nèi)的各個間隔640(圖18)。例如，可用約300℃至約700℃的溫度以及約1至10毫托的壓力進(jìn)行該HDP沉積672以便填滿該等第一多晶間隔640。整個晶圓經(jīng)受化學(xué)機(jī)械拋光(CMP)以去除任何過剩的氧化物材料674并且平坦化晶圓上的結(jié)構(gòu)表面。(圖19)。應(yīng)了解，在立體透視圖中，這導(dǎo)致氧化物材料674的“條帶”平行于第一多晶材料616的已圖案化條帶644。
然后，形成(數(shù)種)以多晶硅為基的材料676之第二層于所述第一多晶硅層616上方(圖20)。如同第一多晶硅層616，例如，可形成厚度約在900至1100埃之間的第二多晶硅層676。所述第二多晶硅層676系作為字線材料，故而可予以圖案化而成為字線。因此，隨后，圖案化所述第二多晶硅層676以安置數(shù)條字線678于該等埋入位線662上方(圖21)。應(yīng)了解，形成該等字線678以便相對于位線662的方向大約呈90度。如此“交叉”(crossed)之方位使得各個存儲胞元可被尋址。因此，相對圖標(biāo)于圖6至圖20的圖案，繪于圖21的圖案是旋轉(zhuǎn)90度。因此，圖21系圖標(biāo)沿著埋入位線662長度的側(cè)視圖或視圖。圖21也可視為是沿著直線21-21與圖案化為字線678的第二多晶硅層676進(jìn)入圖20之視圖。
應(yīng)了解，由于埋入位線662大體平行于已圖案化第一多晶硅層616的“條帶”644與沉積于條帶644之間的氧化物材料之“條帶”674，故已圖案化字線678也大體垂直于條帶644、674。因此，由于該等字線678系緊接著位于條帶644、674上方，如果該等條帶644未被圖案化以便與上方之字線678相互電絕緣，則可藉由在已圖案化第一多晶硅層616下方之條帶644而一并縮短該等字線。因此，當(dāng)?shù)诙嗑Ч鑼?76被圖案化以形成字線678時，繼續(xù)本方法直到在字線678之間的條帶644之下方部份也被去除(例如，以暴露第二絕緣層614)。因此，用第一多晶硅層616條帶644a之已去除部份暴露圖21中可見的氧化物材料674a之條帶部份。因此，條帶674a的可見部份實際上是從條帶644a的其余部份縮回一段大體等于條帶644a寬度690之距離(圖20)。
請參考圖20，應(yīng)了解，埋入位線662系作為晶體管或存儲胞元600的源極及汲極區(qū)，且在源極與汲極區(qū)之間界定一信道680。該信道680系位于晶體管閘極下方，在此字線通常作為用作存儲裝置的晶體管之閘極。當(dāng)施加足夠強(qiáng)度(例如，臨限電壓(Vt))的電壓至晶體管閘極時，晶體管內(nèi)所產(chǎn)生之電場使得電流在源極與汲極區(qū)之間流動。這使得電荷俘獲層612內(nèi)的電荷682、684(其系對應(yīng)于資料的位)可被儲存(程序化)及/或清除。應(yīng)了解，根據(jù)本發(fā)明一個或更多方面，在此所述之雙電荷或位適用于雙位存儲胞元。
不過，縮小化時，將相應(yīng)地減少信道長度，而臨限電壓Vt可能改變。例如，當(dāng)源極與汲極區(qū)更靠近時，資料的程序化及/或清除位需要愈來愈低的電壓。這會引起Vt下滑現(xiàn)象且導(dǎo)致資料非故意地被清除及/或程序化。不過，當(dāng)要程序化及/或清除胞元600的資料時，較淺位線662適合減緩Vt下滑現(xiàn)象，從而提供更高的可預(yù)測性。此外，在位線662上方的氧化物區(qū)670、674適合維持及/或增加位線662與字線678之間的崩潰電壓(例如，從習(xí)知的16V至25V左右)。以此方式，相較于習(xí)知裝置，晶體管600展現(xiàn)更可預(yù)測的效能。
再者，側(cè)壁間隔體632使得各個位線從習(xí)知寬度426(圖4)減少為較小的寬度666(圖16)。位線寬度的減少量686使信道長度有效增長。不過，對于可接受的Vt以及例如串音、互補(bǔ)位干擾(CBD)、泄漏電流、等等待適當(dāng)減少的問題，只需保持某一有效信道長度(Leff)。因此，位線寬度的減少使得在同樣的空間內(nèi)可形成更多更靠近之位線662同時維持有效信道長度(圖22)。因此，半導(dǎo)體晶圓或晶粒上可“包裝”更多晶硅管/存儲胞元。如此有利于在相同或較小面積內(nèi)更有效率地儲存更多資料的(雙)位，例如位682與684、688與690、692、694。應(yīng)了解，位線與字線大致垂直，沿著字線長度的視圖系圖標(biāo)于圖22。
圖23系圖標(biāo)“壓縮”格式之已圖案化字線678，但相對于圖22為大約轉(zhuǎn)90度或視線為圖22直線23-23。圖23類似于圖21，其系圖標(biāo)已圖案化字線678且相對于圖22為大約轉(zhuǎn)90度。不過，圖23所圖標(biāo)之裝置比圖21裝置有更多儲存能力。同樣，圖24類似于圖3，其系圖標(biāo)存儲核心的至少一部份2400的上視圖，例如可能包含圖1M×N陣列核心104中之一個的至少一部份。不過，圖24存儲2400是根據(jù)本發(fā)明之一個或更多方面濃縮成的。
形成該存儲2400于一半導(dǎo)體襯底2402的上方且有多條大致相互平行延伸的已注入位線2404，且更包含多條形成于該等埋入位線2404上方之字線2406。該等字線2406大體相互平行延伸且大體垂直于該等多條注入位線2404。應(yīng)了解，該等字線2406與位線2404有接點(diǎn)與至程序化電路的互連(未圖標(biāo))例如，至少一部份為圖1所圖標(biāo)之x-譯碼器108與y-譯碼器110。也應(yīng)了解，例如，圖22可對應(yīng)于圖24沿直線22-22所圖標(biāo)的，而例如，圖23可對應(yīng)于圖24沿直線23-23所圖標(biāo)的。
也應(yīng)了解，可用任一或更多適當(dāng)?shù)姆椒?，單?dú)或以組合方式，形成本文所述之任一層，例如旋轉(zhuǎn)涂布技術(shù)、濺鍍技術(shù)(例如，磁電管或離子束濺鍍)、成長及/或沉積技術(shù)(例如，化學(xué)氣相沉積(CVD)及/或低壓化學(xué)氣相沉積(LPCVD))。
盡管已用一個或更多具體實作圖標(biāo)及描述本發(fā)明，根據(jù)本規(guī)格書及附圖的閱讀與了解，熟諳此藝者仍可做成等價性改變及修改。本發(fā)明系包含所有此等修改與改變且只受限于以下的申請專利范圍之范疇。特別是，關(guān)于用上述組件(組合件、裝置、電路、等等)所實現(xiàn)之各種功能，除非另有指明，希望描述該等組件所用之術(shù)語(包含“方法”的參考文獻(xiàn))對應(yīng)至任何完成所描述組件之指定功能的組件(例如，有功能等價性)，即使結(jié)構(gòu)上未等價于所描述之結(jié)構(gòu)(其系完成本發(fā)明在此所圖解的示范性具體實作之功能)。此外，盡管只以數(shù)種具體實作中之一個揭示本發(fā)明的特定特性，若必要且對任何給定或特定應(yīng)用有利時，此類特性仍可與其它具體實作的一個或更多其它特性結(jié)合。此外，用于本文及申請專利范圍中的術(shù)語“包括”、“具有”、“有”、“帶有”、或其變形，系意指此等術(shù)語的包含性在某些程度上是與“包含”雷同。
產(chǎn)業(yè)上利用性本文所揭示之形成一雙位存儲的方法可用于半導(dǎo)體制造領(lǐng)域，尤其利于裝置縮小化及改良崩潰電壓。
權(quán)利要求
1.一種形成雙位存儲核心陣列(600)的至少一部份于半導(dǎo)體襯底(602)上的方法(500)，所述方法包括形成(504)電荷俘獲介電層(608)于所述襯底(602)上；形成(506)第一多晶硅層(616)于所述電荷俘獲介電層(608)上；形成(508)硬掩模(618)于所述第一多晶硅層(616)上；圖案化(510)所述硬掩模(618)以形成其間具有各自的第一間隔(622)的硬掩模特征(620)，所述第一間隔具有各自的第一寬度(624)；形成(512)一層間隔體材料(630)于所述硬掩模特征(620)上；圖案化(514)所述間隔體材料(630)以形成毗鄰于所述硬掩模特征(620)的側(cè)壁間隔體(632)，各對側(cè)壁間隔體界定位線開口(634)；圖案化(516)所述第一多晶硅層(616)以形成第二間隔(640)于其中，所述第二間隔具有各自的第二寬度(642)，其基本等于所述位線開口(634)的各自寬度(636)；圖案化(518)所述電荷俘獲介電層(608)以形成第三間隔(650)于其中，所述第三間隔(650)具有各自的第三寬度(652)，其基本等于所述位線開口(634)的各自寬度(636)；通過所述位線開口(634)與所述第二(640)及第三(650)間隔進(jìn)行(520)位線注入(660)，以形成埋入位線(662)于所述襯底(602)內(nèi)，所述位線(662)具有基本對應(yīng)于所述位線開口(634)的各自寬度(636)的各自位線寬度(666)；進(jìn)行(522)高溫氧化物沉積(672)以用一種或更多以氧化物為基的材料(670)填充于所述第三間隔(650)內(nèi)；進(jìn)行(524)高密度等離子體氧化物沉積(672)以用一種或更多以氧化物為基的材料(674)填充于所述第二間隔(640)內(nèi)；進(jìn)行(526)化學(xué)機(jī)械拋光以去除過剩的以氧化物為基的材料；形成(528)第二多晶硅層(676)于所述電荷俘獲介電層上；以及圖案化(530)所述第二多晶硅層(676)以形成位于所述埋入位線(662)上方的字線(678)。
2.如權(quán)利要求1所述的方法，其中形成所述第一多晶硅層(616)的厚度約在900至1100埃之間。
3.如權(quán)利要求1所述的方法，其中由一種或更多以氧化物為基的材料形成所述硬掩模(618)。
4.如權(quán)利要求1所述的方法，其中所述第一寬度(624)約在100至140納米之間。
5.如權(quán)利要求1所述的方法，其中形成所述間隔體材料(630)的厚度約在200至500埃之間。
6.如權(quán)利要求1所述的方法，其中所述側(cè)壁間隔體(632)的各自寬度約在20至40納米之間。
7.如權(quán)利要求1所述的方法，其中所述位線開口(634)的各自寬度約在55至85納米之間。
8.如權(quán)利要求1所述的方法，其中約以10KeV的能量級別進(jìn)行所述位線注入(660)。
9.如權(quán)利要求1所述的方法，其中形成所述位線(662)的深度約在300至500埃之間。
10.如權(quán)利要求1所述的方法，其中形成所述位線(662)的寬度約為70納米。
全文摘要
本發(fā)明系有關(guān)具體實作一種形成以晶體管為基底之存儲裝置(600)的雙多晶硅法(500)。本方法可用比習(xí)知位線少的能量形成深度比習(xí)知位線淺之埋入位線(662)以節(jié)省資源及空間，且可改善Vt下滑現(xiàn)象。氧化物材料(670、674)也形成于該等埋入位線(662)的上方以改善(例如，增加)位線(662)與字線(678)之間的崩潰電壓，從而程序化與清除電荷之間有較大的辨別力且有更可靠的資料儲存所。本方法(500)也利于減少埋入位線寬度(666)，從而形成更靠近之位線(662)。結(jié)果，可“包裝”更多裝置于相同或較小面積內(nèi)。
文檔編號H01L21/8247GK1954434SQ200580015098
公開日2007年4月25日 申請日期2005年2月11日 優(yōu)先權(quán)日2004年5月11日
發(fā)明者W·錢, M·T·拉姆斯貝, J·Y-M·揚(yáng), S·哈達(dá)德 申請人:斯班遜有限公司