專利名稱：具有應變的硅溝道的場效應晶體管及其制造方法
技術領域：
本發(fā)明涉及半導體器件，更具體地說，涉及場效應晶體管(FET)及相關的器件。
背景技術：
在過去的30年，基于硅的集成電路技術，如包括場效應晶體管(FET和/或MOSFET)金屬氧化物-半導體(MOS)器件的發(fā)展，在降低成本的同時，提供更快的器件速度、增加的集成度以及增加的器件功能。參考圖1A，MOS器件典型地形成在具有重摻雜源/漏區(qū)(S/D)區(qū)12的襯底10中，源/漏區(qū)(S/D)區(qū)12被更輕摻雜的溝道區(qū)18分開。溝道區(qū)18可以被柵電極14控制，柵電極14通過柵介質(zhì)16與溝道區(qū)隔開。
但是，隨著更高集成度以及更高性能、更低功耗和更大經(jīng)濟效益的需求增加，可能產(chǎn)生與晶體管性能的退化相關的各種問題。例如，當晶體管的溝道長度被減小時，可能發(fā)生諸如穿通現(xiàn)象的短溝道效應、漏區(qū)引起的阻擋層降低(DIBL)、亞閾值擺動、結區(qū)和襯底之間的寄生電容(即，結電容)增加以及增加漏電流。
已研制了可以解決由常規(guī)體MOS半導體器件面對的一些問題的各種晶體管設計。這些晶體管設計包括，例如超薄型體晶體管、雙柵晶體管、凹陷的溝道陣列晶體管(RCAT)、FinFET和柵-全-環(huán)繞晶體管(GAAT)。
例如，圖1B圖示了常規(guī)超薄型體晶體管。在超薄型體晶體管中，溝道區(qū)18可以在絕緣區(qū)上的薄膜層中形成。同時，圖1C圖示了常規(guī)雙-柵晶體管，在雙柵晶體管中，單個溝道區(qū)18可以被兩個柵極14a和14b控制，柵極14a和14b通過介質(zhì)16a和16b與溝道區(qū)隔開。因而，溝道區(qū)的兩側可以被控制。
但是，圖1B和1C的器件可能需要更復雜的制造技術，這這可能增加成本和減小成品率。由此，這種器件實際上可能較少用于一般半導體制造。
例如，超薄型體晶體管的制造可能比常規(guī)體MOS器件顯著地更昂貴。盡管，它們在某些區(qū)域可以提供改進的性能，但是超薄型體晶體管可能易受浮體和熱傳遞效應的影響，以及可能具有由體厚度影響的電流限制。
此外，通過從兩側控制溝道，雙-柵器件可以顯示出改進的泄漏性能。但是，雙-柵器件可能需要更復雜的制造工藝，這可能增加費用和降低成品率。特別，在雙柵晶體管制造中對準上柵極14a和下柵極14b(如圖1C所示)可能是困難的。
例如，在Yu的、名稱為“PROCESS FOR FORMING MULTIPLEACTIVELINES AND GATE-ALL-AROUND MOSFET”的美國專利號6,391,782中已經(jīng)描述了柵-全-環(huán)繞晶體管。
FinFET晶體管，其中溝道區(qū)形成在半導體材料的垂直地突出的“鰭形”中，可以提供類似于雙柵晶體管或好于雙柵晶體管的泄漏性能，但是制造可能較不復雜和更廉價。FinFET晶體管(或簡單地FinFET)也可以支持亞50nm溝道長度(或許低到10nm)的規(guī)模，可以提供集成度和操作速度的附加改進。在Hu等的、名稱為“FINFETTRANSISTOR STRUCTURES HAVING A DOUBLE GATE CHANNELEXTENDING VERTICALLY FROM A SUBSTRATE AND METHODSOF MANUFACTURE”的美國專利號6,413,802中描述了FinFET結構。
在FinFET中，如上所述，溝道區(qū)可以形成在從半導體襯底突出的垂直地定向的鰭-形有源區(qū)中。柵電介質(zhì)可以形成在鰭形上，以及可以在鰭形周圍形成柵電極。可以形成首先溝道區(qū)，接著形成源區(qū)和漏區(qū)。源區(qū)/漏區(qū)可以比鰭形更高。然后可以使用介質(zhì)和導電材料形成雙和/或三柵器件。
圖2A至2D是說明用于形成FinFET的常規(guī)方法的半導體襯底的剖面圖。
現(xiàn)在參考圖2A，在硅襯底10上形成刻蝕掩模圖形13。被刻蝕掩模圖形13露出的部分硅襯底10被各向異性地刻蝕，以形成硅鰭15。由于各向異性刻蝕，以銳角(即，接近直角)形成硅鰭15的上邊緣。刻蝕掩模圖形13可以由氮化物形成，以及在氮化物和襯底之間可以形成熱氧化物層。為了在相鄰硅鰭之間提供電絕緣，形成器件隔離層17，如圖2B所示。
現(xiàn)在參考圖2C，部分器件隔離層17被除去，露出硅鰭15的側表面或側壁。硅鰭15的側表面可以用作晶體管的溝道區(qū)。
參考圖2D，在硅鰭15的露出側壁上形成柵絕緣層19，以及形成柵電極21，以產(chǎn)生雙柵FinFET。硅鰭15的兩個側壁都可以被柵電極21控制。
根據(jù)用于形成雙柵FinFET的常規(guī)方法，當部分器件隔離層17被除去時，刻蝕掩模圖形13和襯底10之間的粘附力可能被減弱。由于器件隔離層17也可以由氧化物形成，因此部分硅鰭上的刻蝕掩模圖形13的熱氧化物層可以連同部分器件17一起被除去。硅鰭15的寬度可以被減小到允許更高的器件集成，因此刻蝕掩模圖形13將越來越有可能與硅鰭15的上表面隔開。如果刻蝕掩模圖形被除去，那么硅鰭15的上表面可以被柵電極21控制，以及可以形成三柵FinFET。由此，在可以同一晶片上形成雙柵和三柵FinFET。
再參考圖2D，為了形成更高性能的器件，在形成柵絕緣層19之前，可以通過執(zhí)行熱氧化工藝減小硅鰭15的寬度。換句話說，通過使用熱氧化工藝，在鰭15的側壁形成犧牲氧化物層，然后除去犧牲氧化物層，減小硅鰭15的寬度。因而，鰭15可以具有比刻蝕掩模圖形13更窄的寬度。由此，可以在刻蝕掩模圖形13的下面形成底切區(qū)，后續(xù)工序過程中導致差的臺階覆蓋度，如柵電極材料的淀積。此外，如果犧牲氧化物層被除去，那么刻蝕掩模圖形13的熱氧化物層也可以被部分地除去。結果，刻蝕掩模圖形13可能與硅鰭15隔開，以及可能發(fā)生如上所述的問題。
已研制了可以解決這些問題的一些的三柵FinFET。在三柵FinFET中，硅鰭的上表面和兩個側壁被柵電極控制，這可以增加電流驅(qū)動容量。
下面將參考圖3A至3B描述用于形成三柵FinFET的常規(guī)方法?？梢杂脜⒖紙D2A至2D如上所述的形成雙柵FinFET的常規(guī)方法，通過除去刻蝕掩模圖形形成三柵FinFET。
如圖2B所示，形成硅鰭15和器件隔離層17。然后，如圖3A所示，部分器件隔離層17和刻蝕掩模圖形13被除去。結果，硅鰭15的兩個側壁和上表面被露出。
參考圖3B，在硅鰭15的露出表面(即，兩個側壁和上表面)上形成柵絕緣層19，然后形成柵電極21。
為了增加晶體管性能，也研究了使用應變溝道的增加遷移率晶體管。這些晶體管通常使用厚的外延SiGe層作為應力發(fā)生器，或在絕緣體上的鍺(SGOI)晶片上使用外延硅。但是，厚SiGe層或SGOI晶片的使用對于制造來說可能是昂貴的。此外，應變的溝道晶體管典型地在平坦結構中實現(xiàn)。例如，在Hoyt等的，″Strained Silicon MOSFETTechnology″，Electron Devices Meeting，2002.IEDM ′02.Digest.International，pp.23-26；Ota等的，″Novel Locally Strained ChannelTechnique for High Performance 55nm CMOS″，Electron Devices Meeting，2002.IEDM ′02.Digest.International，pp.27-30；Rim等的″Fabrication andMobility Characteristics of Ultra-thin Strained Si Directly on Insulator(SSDOI)MOSFETs″，Electron Devices Meeting，2003.IEDM ′03Technical Digest.IEEE International，pp.3.1.1-3.1.4；Takagi等的″ChannelStructure Design，F(xiàn)abrication and Carrier Transport Properties of Strained-Si/SiCe-On-Insulator(Strained SOI)MOSFETs″，Electron DevicesMeeting，2003.IEDM ′03 Technical Digest.IEEE International，pp.3.3.1-3.3.4；Ge等的″Process-Strained Si(PSS)CMOS Technology Featuring 3DStrain Engineering，″Electron Devices Meeting，2003.IEDM ′03 TechnicalDigest.IEEE International，pp.3.7.1-3.7.4；以及Ernst等的″Fabrication of anovel strained SiGeC-channel planar 55nmn MOSFET for High-Performance CMOS″，2002 Symposiumon VLSI Technology Digest ofTechnical Papers中描述了應變的溝道晶體管，在此將其公開內(nèi)容完全引入作為參考。

發(fā)明內(nèi)容
本發(fā)明的某些實施例提供場效應晶體管(FET)及制造FET的方法，包括半導體襯底上的結構側壁上的溝道層，以及具有在從半導體襯底延伸的結構側壁的方向上應變的至少部分溝道層。
在本發(fā)明的特定實施例中，晶體管包括FinFET，包括鰭形結構的半導體襯底上的結構，以及包括鰭形結構的側壁的側壁。溝道層可以包括Si外延層。溝道層可以具有約小于100的厚度。在本發(fā)明的特定實施例中，襯底包括Si襯底。溝道層可以包括應變的和不應變的部分。應變的和不應變的部分可以包括溝道層的側壁。
在本發(fā)明的再一實施例中，鰭形結構包括多個不同的材料層。多個不同的材料層的每一個包括與襯底相對并基本上平行于襯底的上表面和基本上垂直于襯底的側壁表面，以及溝道層可以直接在多個不同的材料層的側壁表面上。
在本發(fā)明的某些實施例中，鰭形結構包括Si和SiGe的交替層。交替層可以是外延層。交替層的Si層可以具有約小于30的厚度。交替層的SiGe層可以具有約小于50的厚度。交替層可以包括不止一個Si層和不止一個SiGe層。此外，交替層的最外層可以是SiGe層。溝道層的一部分可以直接布置在交替層的最外層上。
在本發(fā)明的附加實施例中，F(xiàn)inFET包括溝道層上的柵介質(zhì)、部分柵介質(zhì)上的柵電極以及柵電極的相對側上的源區(qū)和漏區(qū)。溝道層可以包括Si外延層。源區(qū)和漏區(qū)可以包括Si外延層。鰭形結構和源區(qū)和漏區(qū)可以包括多個不同的材料層。鰭形結構和源區(qū)和漏區(qū)可以包括Si和SiGe的交替層。交替層可以包括外延層。柵電極可以包括多晶硅層。在本發(fā)明的特定實施例中，溝道層包括在平行于柵寬度的方向上應變的部分。此外，柵介質(zhì)和柵電極可以包括鑲嵌結構。
在本發(fā)明的再一實施例中，F(xiàn)inFET包括襯底上的第一介質(zhì)層和貫穿第一介質(zhì)層的鰭形結構以及布置在部分鰭形結構上的溝道層，鰭形結構超出第一介質(zhì)層延伸。鰭形結構可以包括襯底的一部分，在該部分由襯底提供的部分鰭形結構超出第一介質(zhì)層延伸。另外，鰭形結構可以包括襯底的一部分，在該部分由襯底提供的部分鰭形結構不超出第一介質(zhì)層延伸。
本發(fā)明的某些實施例提供鰭形場效應晶體管(FET)及制造鰭形FET的方法，包括內(nèi)溝道結構和外溝道層，內(nèi)溝道結構包括具有從半導體襯底延伸的側壁的多個不同的材料層，以及外溝道層在內(nèi)溝道結構的側壁上。外溝道層也具有側壁。柵介質(zhì)層可以設置外溝道層的側壁和上表面上，以及具有與外溝道層相對的側壁和上表面。柵電極可以被設置在柵介質(zhì)層的部分側壁和上表面上。源區(qū)和漏區(qū)可以被布置在柵電極的相對側上。
在本發(fā)明的附加實施例中，外溝道層包括Si外延層。此外，多個不同的材料層的每一個可以包括與襯底相對和基本上平行于襯底的上表面和基本上垂直于襯底的側壁表面。溝道層可以直接在多個不同材料層的側壁表面上。
在本發(fā)明的再一實施例中，內(nèi)溝道結構包括Si和SiGe的交替層。交替層可以包括外延層。交替層可以包括不止一個Si層和不止一個SiGe層。交替層的最外層可以包括SiGe層。此外，外溝道層的一部分可以直接布置在交替層的最外層上。柵電極可以包括多晶硅層。
在本發(fā)明的附加實施例中，第一介質(zhì)層設置在襯底上。內(nèi)溝道結構貫穿第一介質(zhì)層，以及外溝道層布置在超出第一介質(zhì)層延伸的部分內(nèi)溝道結構上。內(nèi)溝道結構可以包括襯底的一部分，通過襯底提供的部分內(nèi)溝道結構可以超出第一介質(zhì)層延伸。另外地，內(nèi)溝道結構可以包括襯底的一部分，以及通過襯底提供的部分內(nèi)溝道結構不超出第一介質(zhì)層延伸。
在本發(fā)明的再一實施例中，襯底包括Si襯底。外溝道層可以包括在平行于柵寬度的方向上應變的部分。柵介質(zhì)和柵電極可以包括鑲嵌結構。外溝道層可以包括應變的和不應變的部分。應變的和不應變的部分可以包括外溝道層的側壁。
本發(fā)明的某些實施例提供Fin FET和/或制造Fin FET的方法，F(xiàn)inFET包括半導體襯底上的內(nèi)溝道結構和具有從襯底延伸的側壁以及與襯底相對的上表面，內(nèi)溝道結構的側壁和上表面上的外溝道層以及具有與內(nèi)溝道結構相對的側壁和上表面。內(nèi)溝道結構的側壁上的至少部分外溝道層被應變。柵介質(zhì)層設置外溝道層的側壁和上表面上，以及具有與外溝道層相對的側壁和上表面。柵電極被設置在柵介質(zhì)層的部分側壁和上表面上。源區(qū)和漏區(qū)被布置在柵電極的相對側上。
在本發(fā)明的再一實施例中，外溝道層包括Si外延層。內(nèi)溝道結構可以包括多個不同的材料層。此外，多個不同材料層的每一個可以包括與襯底相對和基本上平行于襯底的上表面和基本上垂直于襯底的側壁表面。外溝道層可以直接在多個不同材料層的側壁表面上。內(nèi)溝道結構可以包括Si和SiGe的交替層。交替層可以包括外延層。交替層可以包括不止一個Si層和不止一個SiGe層。交替層的最外層可以包括SiGe層。溝道層的一部分可以直接布置在交替層的最外層上。柵電極可以包括多晶硅層。
在本發(fā)明的附加實施例中，第一介質(zhì)層設置在襯底上。內(nèi)溝道結構貫穿第一介質(zhì)層，以及外溝道層布置在超出第一介質(zhì)層延伸的部分內(nèi)溝道結構上。內(nèi)溝道結構可以包括襯底的部分，通過襯底提供的部分內(nèi)溝道結構超出第一介質(zhì)層延伸。另外地，內(nèi)溝道結構包括襯底的一部分，以及通過襯底提供的部分內(nèi)溝道結構不超出第一介質(zhì)層延伸。
在本發(fā)明的再一實施例中，襯底包括Si襯底。外溝道層可以包括在平行于柵寬度的方向上應變的部分。柵介質(zhì)和柵電極可以包括鑲嵌結構。外溝道層可以包括應變的和不應變的部分。應變的和不應變的部分可以包括外溝道層的側壁。


圖1A是說明常規(guī)平坦FET的剖面圖。
圖1B是說明常規(guī)超薄型體晶體管的剖面圖。
圖1C是說明常規(guī)雙柵FET的剖面圖。
圖2A至2D是說明形成常規(guī)雙柵FinFET的常規(guī)方法的半導體襯底的剖面圖。
圖3A至3B是說明形成常規(guī)三柵FinFET的常規(guī)方法的半導體襯底的剖面圖。
圖4A是根據(jù)本發(fā)明的某些實施例的FinFET的剖面圖。
圖4B是根據(jù)本發(fā)明的某些實施例鰭FET的溝道和柵極區(qū)的等距繪畫視域。
圖4C是根據(jù)本發(fā)明的某些實施例的FinFET的平面圖。
圖5A和5B是根據(jù)本發(fā)明的某些實施例FinFET的部分鰭中的晶格結構的示意圖。
圖6A至6E是說明根據(jù)本發(fā)明的某些實施例制造FinFET的方法的剖面圖。
圖7是根據(jù)本發(fā)明的再一實施例的FinFET的剖面圖。
具體實施例方式
現(xiàn)在參考附圖更完全地描述本發(fā)明，其中示出本發(fā)明的示例性實施例。但是，本發(fā)明應該被認為是局限于在此闡述的實施例。相反地，提供這些實施例是為了本公開是徹底的和完全的，并將本發(fā)明的范圍完全傳遞給所屬領域的技術人員。在圖中，為了清楚放大了層和區(qū)域的厚度。在整篇中，相同的數(shù)字始終指相同的元件。
應當理解當一個元件例如層、區(qū)域或襯底稱為在另一元件“上”或在另一個元件“上”延伸時，它可以直接在另一元件上或直接在元件上延伸，或也可以存在插入元件。相反，當一個元件稱為直接在另一個元件“上”或直接在另一個元件“上”延伸時，不存在插入元件。應當理解當一個元件稱為“連接”或“耦接”到另一個元件時，它可以被直接連接或耦接到另一個元件，或可以存在插入元件。相反，當一個元件稱為“直接連接”或“直接耦合”到另一個元件時，不存在插入元件。
還應當理解，盡管在此可以使用術語第一和第二等描述各個元件，但是這些元件不應該受這些術語限制。這些術語僅僅用來使一個元件與其它元件相區(qū)別。例如，在不脫離本發(fā)明的范圍的條件下，下面論述的第一元件可以稱為第二元件，同樣，第二元件可以稱為第一元件。
此外，在此可以使用相對術語，如“下”或“底部”和“上”或“頂部”來描述一個元件與圖中所示的其它元件的關系。應當理解相對術語是用來包括除圖中描繪的取向之外的器件的不同取向。例如，如果圖的元件被翻轉，那么描述為在其他元件的“下”側上的元件將定向在其他元件的“上”側上。因此根據(jù)圖的特定取向示例性術語“下”可以包括“下”和“上”兩種取向。同樣地，如果圖中的器件被翻轉，那么描述為在其他元件“下面”或“底下”的元件將定向在其他元件“上面”。因此示例性術語“在...下面”或“在...底下”可以包括“在...上面”和“在...下面”的兩種取向。
在此，在本發(fā)明的說明書中使用的專業(yè)詞匯是僅僅用于描述特定的實施例，而不打算限制本發(fā)明。如本發(fā)明的說明書和附加權利要求中使用的單數(shù)形式“a”、“an”和“the”也打算包括復數(shù)形式，除非上下文另外清楚地表明。還應當理解在此使用的術語“和/或”指和包括一個或多個相關列項的任意和所有可能的組合。
在此參考剖面圖描述本發(fā)明的實施例，剖面圖是本發(fā)明的理想化實施例(和中間結構)的示意圖。因而，將預想由于制造工藝和/或容差圖例形狀的變化。因此，本發(fā)明的實施例不應該認為限于在此所示的區(qū)域的特定形狀，而是包括所得的形狀例如由制造產(chǎn)生的偏差。例如，圖示為矩形的注入?yún)^(qū)一般將具有圓潤的或彎曲的特點和/或在其邊緣具有注入濃度的梯度，而不是從注入?yún)^(qū)至非注入?yún)^(qū)的二元變化。同樣，通過注入形成的掩埋區(qū)可以引起掩埋區(qū)和通過其進行注入的表面之間區(qū)域中發(fā)生某些注入。因此，圖中所示的區(qū)域本質(zhì)上是示意性的，且它們的形狀不打算圖示器件區(qū)域的實際形狀，以及不打算限制本發(fā)明的范圍。
除非另外限定，在本發(fā)明的公開實施例中使用的所有術語，包括技術和科學術語，具有與本發(fā)明所屬領域的普通技術人員通常理解相同的意思，以及未必局限于描述本發(fā)明時公知的具體定義。由此，這些術語可以包括這種時間之后產(chǎn)生的等效術語。在此提及的所有出版物、專利申請、專利及其他參考文獻被全部引入作為參考。
現(xiàn)在將參考圖4A至7描述本發(fā)明的某些實施例，圖4A至7說明鰭形FET結構和制造鰭形FET的方法，鰭形FET具有溝道層，至少部分溝道層被應變。但是，本發(fā)明不應該被認為是局限于鰭形FET結構，而是可以用于溝道形成在底下結構的側壁上的其他結構。因此，例如，可以在除在此描述的鰭形FET結構之外的凹陷溝道陣列晶體管中或柵-全-環(huán)繞晶體管中設置應變的溝道。由此，本發(fā)明的實施例可以用于結構側壁上具有溝道層的FET結構，至少部分溝道層在從半導體襯底延伸的結構側壁的方向上應變。
圖4A說明根據(jù)本發(fā)明的某些實施例的部分鰭形FET的剖面圖。圖4B是圖4A的鰭形FET的柵和溝道區(qū)的等距圖。如圖4A和4B所示，襯底110具有內(nèi)鰭形結構400，包括與外鰭形結構410晶格匹配和晶格失配的層，外鰭形結構410提供溝道層，以便至少部分外鰭形結構410在垂直于外鰭形結構410中的電流流動方向上應變(例如，在圖4A和4B所示的垂直方向上)。如下面論述，如果兩個層的晶格常數(shù)的差異不足以引起充分的應變，為了增加載流子遷移率，在此使用的層可以是晶格匹配的，以及如果兩個層的晶格常數(shù)的差異足以引起充分的應變，為了增加載流子遷移率，在此使用的層可以是晶格失配的。在本發(fā)明的特定實施例中，半導體襯底110可以是體Si襯底和/或絕緣體上的硅(SOI)襯底。此外，內(nèi)鰭形結構400可以包括SiGe層120和Si層140，每個可以是外延層。此外，外鰭形結構410可以是通過在側壁上選擇性外延生長形成的Si層160，以及在某些實施例中，直接在內(nèi)鰭形結構400的側壁上，以便Si層160直接形成在SiGe層120和Si層140上。在某些實施例中，內(nèi)鰭形結構400的最外層是SiGe層120。
在本發(fā)明的特定實施例中，柵介質(zhì)層180設置在外鰭形結構410上，以及柵電極220設置在柵介質(zhì)層180上。在本發(fā)明的某些實施例中，可以通過多晶硅層提供柵電極180。圖4A和4B所示的第一介質(zhì)層200是，部分內(nèi)鰭形結構400貫穿第一介質(zhì)層200。柵介質(zhì)層180可以是適合的柵介質(zhì)層或可以適合于鰭形FET結構中使用的層，包括例如，氧化物如二氧化硅。同樣，第一介質(zhì)層200可以是任意適合的介質(zhì)材料，包括例如，二氧化硅。在圖4A和4B所示的實施例中，由襯底110提供的部分內(nèi)鰭形結構400基本上不延伸超出第一介質(zhì)層200。但是，在選擇性的實施例中，如圖7所示，襯底110′和第一介質(zhì)層200′可以提供，由襯底110′提供的部分內(nèi)鰭形結構400′延伸超出第一介質(zhì)層200′，以及外鰭形結構410′設置在從第一介質(zhì)層200′突出的部分襯底110′上。
圖4C說明源區(qū)和漏區(qū)300(在圖4A，4B和7中未示出)，源區(qū)和漏區(qū)300也可以被設置在柵電極220的相對側上。源區(qū)和漏區(qū)300與內(nèi)鰭形結構400或外鰭形結構410相比可以被更重地摻雜。用來摻雜源區(qū)和漏區(qū)300的特定摻雜劑取決于是否提供nMOS或pMOS器件。在某些實施例中，源區(qū)和漏區(qū)300可以通過SiGe120和Si140的交替層來提供。源區(qū)和漏區(qū)300也可以通過Si外延層160來提供。源區(qū)和漏區(qū)300也可以通過Si或SiGe的區(qū)域來提供。與如果在源區(qū)和漏區(qū)中僅僅提供Si相比，源區(qū)和漏區(qū)中提供的SiGe可以被更重地摻雜。此外，可以通過離子注入的反摻雜區(qū)限定源區(qū)和漏區(qū)300，以限定源區(qū)和漏區(qū)。
在本發(fā)明的某些實施例中，Si層140和SiGe層120被設為外延層。SiGe層120可以包括約30％Ge，30％Ge在SiG層120和Si外延層160之間可以提供1.2％的晶格常數(shù)差值。SiGe層120可以盡可能的厚，但是不厚到通過SiGe層中的位錯缺陷顯著的減小SiGe層120的質(zhì)量。SiGe層120的特定厚度可以取決于層中的Ge量，但是，在某些實施例中，對于具有約30％Ge的SiGe層，可以提供高達約20nm的厚度。在某些實施例中，Si層140具有約5nm的厚度和SiGe層120具有約20nm的厚度。硅層140和SiGe層120的數(shù)目可以取決于內(nèi)鰭形結構400的總高度和單層的厚度。但是，在某些實施例中，可以提供不止一個Si層和不止一個SiGe層。在本發(fā)明的特定實施例中，Si層140具有約小于30的厚度和SiGe層具有約小于50的厚度。在本發(fā)明的某些實施例，內(nèi)鰭形結構400的總高度從約100nm至約150nm。此外，交替層的最外層可以是SiGe層，如圖4A所示。
外鰭形結構410可以通過形成在內(nèi)鰭形結構400上的Si外延層160來提供。Si外延層160可以具有至少器件的預期溝道深度的厚度。但是，在某些實施例中，Si外延層160可以具有小于器件溝道的預期深度的厚度，以便在工作中，溝道延伸到內(nèi)鰭形結構400。在形成柵氧化物180之前，Si外延層160可以生長至約20至約100的厚度，但是可以使用其他厚度。柵氧化物180可以通過熱氧化來形成，以及可以消耗部分Si外延層160。在熱氧化過程中大約45％的Si外延層160可能被消耗，以提供柵氧化物180。在形成柵氧化物180之后，至少約10的Si外延層160可以剩下。如果柵氧化物180的形成使用其他技術，如淀積，那么Si外延層160生長的厚度可以不同。
因此，如圖4A和4B所示，內(nèi)溝道結構由內(nèi)鰭形結構400提供以及包括多個不同材料層和具有從半導體襯底110延伸的側壁。多個不同材料層具有與襯底110相對和基本上平行于襯底的上表面和基本上垂直于襯底110的側壁表面。多個不同的材料層可以被設為多個不同的半導體材料層的疊層。外溝道層由外鰭形結構410提供以及在內(nèi)溝道結構的側壁上。外溝道層也具有側壁和可以直接在內(nèi)溝道結構的多個不同的材料層的側壁上。內(nèi)溝道結構的側壁上的至少部分外溝道層被應變。柵介質(zhì)層180設置外溝道層的側壁和上表面上，以及具有與外溝道層相對的側壁和上表面。柵電極220設置在柵介質(zhì)層180的部分側壁和上表面上。
圖5A和5B示意地說明根據(jù)本發(fā)明的某些實施例提供溝道層的內(nèi)鰭形結構400和外鰭形結構410的晶格結構。如圖5A和5B所示，內(nèi)鰭形結構400包括在(100)面與Si層基本上晶格匹配和在(110)面與外鰭形結構的Si層失配的SiGe層。因此，外鰭形結構410提供溝道層，該溝道層在內(nèi)鰭形結構400的SiGe層上形成的外鰭形結構410的地方應變，以及在內(nèi)鰭形結構400的Si層上形成的外鰭形結構410地方不應變。在此使用的術語晶格失配和晶格匹配指兩種材料的晶格常數(shù)差值。此外，如果該差值導致在一個層中引起應變，該應變足以增加載流子遷移率，至少部分地由于層中引起的應變，那么實質(zhì)性考慮晶格常數(shù)的差值。
如圖5B所示，由于內(nèi)鰭形結構和外鰭形結構之間的晶格失配，提供溝道層的外鰭形結構可以包括應變的和不應變的部分。因為應變處于圖5B的圖中的垂直方向，以及電流流入或流出鰭形FET結構中的頁面，所以應變的方向平行于柵/溝道的寬度。因為與Si層相比，SiGe層具有大的晶格常數(shù)，SiGe層上的Si層中的應變將是張力。根據(jù)Ge等的、″Process-Strained Si(PSS)CMOS Technology Featuring 3D StrainEngineering″，Electron Devices Meeting，2003.IEDM′03Technical Digest.IEEE International，pp.3.7.1-3.7.4，張力應變垂直于電流的流動和柵寬度可以增加nMOS和pMOS器件的性能。由此，根據(jù)本發(fā)明的實施例的鰭形結構適合用于nMOS和pMOS器件。
圖6A至6E說明根據(jù)本發(fā)明的某些實施例制造具有應變的溝道層的FET的方法。如圖6A所示，在Si襯底310上形成SiGe312和Si314的交替層。SiGe312和Si314的交替層可以通過外延生長來形成，以及形成具有如上所述的尺寸。選擇性地，如果在圖6A的所得結構上執(zhí)行反摻雜注入，那么在Si襯底310和SiGe312和Si314的交替層之間可以設置緩沖層(未示出)，如氧化物層。另外，在圖6A的所得結構上可以執(zhí)行覆蓋離子注入，因此使反摻雜沒有必要。
如圖6B所示，可以通過SiGe312和Si314的交替層刻蝕圖6A的結構以及進入襯底310，以提供襯底110，形成圖4A和4B的內(nèi)鰭形結構400，SiGe層120和Si層140形成內(nèi)鰭形結構。在內(nèi)鰭形結構上可以設置SiN層322，以及SiN層322可以用作刻蝕掩模。此外，在襯底110上可以形成氧化物層320，如SiO2，以圍繞鰭形結構。在本發(fā)明的某些實施例中，在形成鰭形結構之后，在該結構上形成氧化物層，以及氧化物層中刻蝕的溝槽對應于鰭形結構，以設置氧化物層320。然后通過SiN層填充溝槽，以及進行化學機械拋光工序，以在溝槽中提供SiN層322。如上所述，在氧化物層320的后續(xù)深刻蝕過程中SiN層322可以用作掩模。
圖6C說明提供氧化物層200的氧化物層320的深刻蝕。如圖6C所示，氧化物層320可以被凹陷至襯底110或，在圖7所示的某些實施例中，可以被凹陷至超出形成部分鰭形結構的部分襯底110。選擇性地，鰭形結構可以被修整或減薄，以便鰭形結構的寬度被減小。
圖6D說明在內(nèi)鰭形結構400上形成Si層160?？梢酝ㄟ^在SiGe層120和Si層140上選擇性外延生長Si層形成提供外鰭形結構410的Si層160，以便在內(nèi)鰭形結構400的側壁上形成Si層160。也可以通過在內(nèi)鰭形結構400上形成非晶硅層，然后退火該非晶層，以將該層轉變?yōu)榫w的固相外延形成Si層160。
圖6E圖示了柵氧化層180和柵電極220的形成。如上所述，可以通過層160的熱氧化來形成柵氧化物180。可以使用常規(guī)柵構圖方法形成和構圖柵電極220。選擇性地，在柵電極220的形成和構圖之后，可以通過在源區(qū)和漏區(qū)中選擇性外延生長放大的源區(qū)和漏區(qū)。
在本發(fā)明的某些實施例中，通過鑲嵌工藝形成柵極結構，以提供鑲嵌柵極結構。在這種實施例中，可以在環(huán)繞鰭形結構的凹部中形成柵極以及可以進行柵材料的覆蓋淀積，接著進行CMP或其他平面化，以除去不在凹部中的柵材料。在此情況下，可以不必擴大源區(qū)和漏區(qū)。
在附圖和說明書中，已公開了本發(fā)明的典型實施例，盡管使用了專用術語，但是它們已經(jīng)用于一般的和描述性的，并非限制，本發(fā)明的范圍被闡述在下面的權利要求中。
權利要求
1.一種場效應晶體管(FET)，包括半導體襯底上的結構側壁上的溝道層，以及具有在從半導體襯底延伸的結構側壁的方向上應變的至少部分溝道層。
2.根據(jù)權利要求1的FET，其中晶體管包括FinFET，其中該結構包括鰭形結構，以及其中側壁包括鰭形結構的側壁。
3.根據(jù)權利要求2的FinFET，其中溝道層包括Si外延層。
4.根據(jù)權利要求3的FinFET，其中溝道層具有約小于100的厚度。
5.根據(jù)權利要求2的FinFET，其中鰭形結構包括多個不同的材料層。
6.根據(jù)權利要求5的FinFET，其中多個不同材料層的每一個包括與襯底相對和基本上平行于襯底的上表面和基本上垂直于襯底的側壁表面，以及其中外溝道層直接在多個不同材料層的側壁表面上。
7.根據(jù)權利要求2的FinFET，其中鰭形結構包括Si和SiGe的交替層。
8.根據(jù)權利要求7的FinFET，其中交替層包括外延層。
9.根據(jù)權利要求7的FinFET，其中交替層的Si層具有約小于30的厚度。
10.根據(jù)權利要求7的FinFET，其中交替層的SiGe層具有約小于50的厚度。
11.根據(jù)權利要求7的FinFET，其中交替層包括不止一個Si層和不止一個SiGe層。
12.根據(jù)權利要求7的FinFET，其中交替層的最外層包括SiGe層。
13.根據(jù)權利要求12的FinFET，其中溝道層的一部分直接布置在交替層的最外層上。
14.根據(jù)權利要求2的FinFET，還包括溝道層上的柵介質(zhì)；部分柵介質(zhì)上的柵電極；以及柵電極的相對側上的源區(qū)和漏區(qū)。
15.根據(jù)權利要求14的FinFET，其中溝道層包括Si外延層。
16.根據(jù)權利要求15的FinFET，其中源區(qū)和漏區(qū)包括Si外延層。
17.根據(jù)權利要求14的FinFET，其中鰭形結構和源區(qū)和漏區(qū)包括多個不同的材料層。
18.根據(jù)權利要求14的FinFET，其中鰭形結構和源區(qū)和漏區(qū)包括Si和SiGe的交替層。
19.根據(jù)權利要求18的FinFET，其中交替層包括外延層。
20.根據(jù)權利要求14的FinFET，其中柵電極包括多晶硅層。
21.根據(jù)權利要求2的FinFET，還包括襯底上的第一介質(zhì)層，其中鰭形結構貫穿第一介質(zhì)層，以及溝道層布置在超出第一介質(zhì)層延伸的部分鰭形結構上。
22.根據(jù)權利要求21的FinFET，其中鰭形結構包括襯底的一部分，以及其中通過襯底提供的部分鰭形結構超出第一介質(zhì)層延伸。
23.根據(jù)權利要求21的FinFET，其中鰭形結構包括襯底的一部分，以及其中通過襯底提供的部分鰭形結構不超出第一介質(zhì)層延伸。
24.根據(jù)權利要求2的FinFET，其中襯底包括Si襯底。
25.根據(jù)權利要求14的FinFET，其中溝道層包括在平行于柵寬度方向上應變的部分。
26.根據(jù)權利要求14的FinFET，其中柵介質(zhì)和柵電極包括鑲嵌結構。
27.根據(jù)權利要求2的FinFET，其中外溝道層包括應變的和不應變的部分。
28.根據(jù)權利要求27的FinFET，其中應變的和不應變的部分包括溝道層的側壁。
29.一種鰭形場效應晶體管(FET)，包括包括多個不同的材料層的內(nèi)溝道結構，多個不同的材料層具有從半導體襯底延伸的側壁；以及內(nèi)溝道結構的側壁上的外溝道層，外溝道層具有側壁。
30.根據(jù)權利要求29的FinFET，還包括外溝道層的側壁和上表面上的柵介質(zhì)層，以及柵介質(zhì)層具有與外溝道層相對的上表面和側壁；柵介質(zhì)層的部分側壁和上表面上的柵電極。布置在柵電極的相對側上的源區(qū)和漏區(qū)。
31.根據(jù)權利要求30的FinFET，其中外溝道層包括Si外延層。
32.根據(jù)權利要求30的FinFET，其中多個不同材料層的每一個包括與襯底相對和基本上平行于襯底的上表面和基本上垂直于襯底的側壁表面，以及其中溝道層直接在多個不同的材料層的側壁表面上。
33.根據(jù)權利要求30的FinFET，其中內(nèi)溝道結構包括Si和SiGe的交替層。
34.根據(jù)權利要求33的FinFET，其中交替層包括外延層。
35.根據(jù)權利要求33的FinFET，其中交替層包括不止一個Si層和不止一個SiGe層。
36.根據(jù)權利要求33的FinFET，其中交替層的最外層包括SiGe層。
37.根據(jù)權利要求36的FinFET，其中外溝道層的一部分直接布置在交替層的最外層上。
38.根據(jù)權利要求30的FinFET，其中柵電極包括多晶硅層。
39.根據(jù)權利要求30的FinFET，還包括襯底上的第一介質(zhì)層，其中內(nèi)溝道結構貫穿第一介質(zhì)層，以及外溝道層布置在超出第一介質(zhì)層延伸的部分內(nèi)溝道結構上。
40.根據(jù)權利要求39的FinFET，其中內(nèi)溝道結構包括襯底的一部分，以及通過襯底提供的部分內(nèi)溝道結構超出第一介質(zhì)層延伸。
41.根據(jù)權利要求39的FinFET，其中內(nèi)溝道結構包括襯底的一部分，以及通過襯底提供的部分內(nèi)溝道結構不超出第一介質(zhì)層延伸。
42.根據(jù)權利要求30的FinFET，其中襯底包括Si襯底。
43.根據(jù)權利要求30的FinFET，其中外溝道層包括在平行于柵寬度的方向上應變的部分。
44.根據(jù)權利要求30的FinFET，其中柵介質(zhì)和柵電極包括鑲嵌結構。
45.根據(jù)權利要求30的FinFET，其中外溝道層包括應變的和不應變的部分。
46.根據(jù)權利要求45的FinFET，其中應變的和不應變的部分包括外溝道層的側壁。
47.一種鰭形場效應晶體管(FET)，包括半導體襯底上的內(nèi)溝道結構，內(nèi)溝道結構具有從襯底延伸的側壁和與襯底相對的上表面；內(nèi)溝道結構的側壁和上表面上的外溝道層，外溝道層具有與內(nèi)溝道結構相對的側壁和上表面，以及其中內(nèi)溝道結構的側壁上的至少部分外溝道層是應變的；外溝道層的側壁和上表面上的柵介質(zhì)層，柵介質(zhì)層具有與外溝道層相對的側壁和上表面；在柵介質(zhì)層的部分側壁和上表面上的柵電極。布置在柵電極的相對側上的源區(qū)和漏區(qū)。
48.根據(jù)權利要求47的FinFET，其中外溝道層包括Si外延層。
49.根據(jù)權利要求47的FinFET，其中內(nèi)溝道結構包括多個不同的材料層。
50.根據(jù)權利要求49的FinFET，其中多個不同材料層的每一個包括與襯底相對和基本上平行于襯底的上表面和基本上垂直于襯底的側壁表面，以及其中外溝道層直接在多個不同材料層的側壁表面上。
51.根據(jù)權利要求47的FinFET，其中內(nèi)溝道結構包括Si和SiGe的交替層。
52.根據(jù)權利要求51的FinFET，其中交替層包括外延層。
53.根據(jù)權利要求51的FinFET，其中交替層包括不止一個Si層和不止一個SiGe層。
54.根據(jù)權利要求51的FinFET，其中交替層的最外層包括SiGe層。
55.根據(jù)權利要求54的FinFET，其中部分溝道層直接布置在交替層的最外層上。
56.根據(jù)權利要求47的FinFET，其中柵電極包括多晶硅層。
57.根據(jù)權利要求47的FinFET，還包括襯底上的第一介質(zhì)層，其中內(nèi)溝道結構貫穿第一介質(zhì)層，以及外溝道層布置在超出第一介質(zhì)層延伸的部分內(nèi)溝道結構上。
58.根據(jù)權利要求57的FinFET，其中內(nèi)溝道結構包括襯底的一部分，以及通過襯底提供的部分內(nèi)溝道結構超出第一介質(zhì)層延伸。
59.根據(jù)權利要求57的FinFET，其中內(nèi)溝道結構包括襯底的一部分，以及通過襯底提供的部分內(nèi)溝道結構不超出第一介質(zhì)層延伸。
60.根據(jù)權利要求47的FinFET，其中襯底包括Si襯底。
61.根據(jù)權利要求47的FinFET，其中外溝道層包括在平行于柵寬度的方向上應變的部分。
62.根據(jù)權利要求47的FinFET，其中柵介質(zhì)和柵電極包括鑲嵌結構。
63.根據(jù)權利要求47的FinFET，其中外溝道層包括應變的和不應變的部分。
64.根據(jù)權利要求63的FinFET，其中應變的和不應變的部分包括外溝道層的側壁。
65.一種制造場效應晶體管(FET)的方法，包括在半導體襯底上的結構的側壁上形成溝道層，其中溝道層至少具有在從半導體襯底延伸的結構側壁的方向上應變的部分。
全文摘要
提供場效應晶體管(FET)和制造FET的方法，該FET包括半導體襯底上的結構側壁上的溝道層，以及至少具有在從半導體襯底延伸的結構側壁的方向上應變的部分溝道層。該晶體管可以是FinFET，半導體襯底上的結構包括鰭形結構，以及側壁可以是鰭形結構的側壁。溝道層可以是Si外延層和可以在包括SiGe和Si的交替層的內(nèi)鰭形結構上。溝道層可以包括應變的和不應變的部分。應變的和不應變的部分可以是溝道層的側壁。
文檔編號H01L21/02GK1770470SQ200510107518
公開日2006年5月10日 申請日期2005年9月26日 優(yōu)先權日2004年9月25日
發(fā)明者李成泳, 申東石 申請人:三星電子株式會社