專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于MOS晶體管等的半導(dǎo)體器件及其制造方法，并且尤其涉及一種適用于高性能CMOS晶體管等的半導(dǎo)體器件及其制造方法。
背景技術(shù)：
近年來(lái)，對(duì)CMOS晶體管進(jìn)一步微型化(miniaturization)的需求正不斷增長(zhǎng)，促使人們盡量縮短?hào)艠O長(zhǎng)度來(lái)滿足這種需求。然而，伴隨著柵極長(zhǎng)度的縮短產(chǎn)生稱為短溝道效應(yīng)的問(wèn)題。因此，人們提出通過(guò)提高溝道區(qū)域內(nèi)的雜質(zhì)濃度來(lái)抑制短溝道效應(yīng)的方法。但是，溝道區(qū)域內(nèi)雜質(zhì)濃度的提高會(huì)因雜質(zhì)散射而導(dǎo)致載流子遷移率下降，從而阻礙了驅(qū)動(dòng)電流的增大。因此，在試圖縮短?hào)艠O長(zhǎng)度時(shí)，抑制短溝道效應(yīng)的需求和防止載流子遷移率下降的需求就呈互相制約(trade off)的關(guān)系。
為了解決上述問(wèn)題，人們提出稱為外延(epi.)溝道晶體管或者反轉(zhuǎn)(retrograde)溝道晶體管作為理想器件結(jié)構(gòu)，其在抑制短溝道效應(yīng)的同時(shí)不會(huì)引起遷移率下降。對(duì)于這種晶體管，溝道區(qū)域的表面層保持具有極低的雜質(zhì)濃度或者處于未摻雜狀態(tài)，但是其下層具有高雜質(zhì)濃度。在這種晶體管中，由于載流子在表面層上形成的反型層(inversion layer)中移動(dòng)而抑制了因雜質(zhì)散射引起的遷移率下降，同時(shí)通過(guò)表面層下方高摻雜的下層防止漏極耗盡層的延長(zhǎng)，從而抑制短溝道效應(yīng)。
日本特開(kāi)平No.2004-153246然而，盡管上述晶體管結(jié)構(gòu)作為器件的構(gòu)造模型是理想的，但是當(dāng)前還沒(méi)有提出一種較佳的方式實(shí)現(xiàn)這種結(jié)構(gòu)。特別對(duì)于外延溝道晶體管，因?yàn)殡s質(zhì)在激活退火或其他熱處理期間會(huì)發(fā)生擴(kuò)散，因而極難實(shí)現(xiàn)這種理想的階梯式分布(step-profile)的雜質(zhì)濃度。

發(fā)明內(nèi)容
鑒于上述問(wèn)題，本發(fā)明的目的是提供一種具有高可靠性的半導(dǎo)體器件及其制造方法，借此，能夠容易且重復(fù)實(shí)現(xiàn)溝道區(qū)域內(nèi)的理想階梯式分布，從而同時(shí)實(shí)現(xiàn)抑制短溝道效應(yīng)以及防止遷移率下降，此外能夠適應(yīng)(cope with)進(jìn)一步縮短的溝道長(zhǎng)度。
本發(fā)明的半導(dǎo)體器件的制造方法，包括如下步驟將第一導(dǎo)電類型的第一雜質(zhì)引入半導(dǎo)體襯底的半導(dǎo)體區(qū)域中，并且激活所述第一雜質(zhì)；在所述半導(dǎo)體區(qū)域上形成薄半導(dǎo)體膜；從所述半導(dǎo)體膜到所述半導(dǎo)體區(qū)域的預(yù)定深度進(jìn)行非晶化；在所述非晶化的半導(dǎo)體膜上經(jīng)柵極絕緣體將柵電極圖案化；從所述柵電極兩側(cè)的所述半導(dǎo)體膜將第二導(dǎo)電類型的第二雜質(zhì)引入半導(dǎo)體區(qū)域中，并且形成源極區(qū)和漏極區(qū)；激活引入的所述第二雜質(zhì)，并且通過(guò)進(jìn)行熱處理將所述半導(dǎo)體膜和所述半導(dǎo)體區(qū)域的非晶化部分再結(jié)晶。
本發(fā)明的半導(dǎo)體器件，包括半導(dǎo)體襯底，該半導(dǎo)體襯底具有在其上限定的有源區(qū)且具有引入到所述有源區(qū)中的第一導(dǎo)電類型的第一雜質(zhì)；源極區(qū)和漏極區(qū)，其通過(guò)將第二導(dǎo)電類型的第二雜質(zhì)引入所述有源區(qū)而形成；以及柵電極，其在所述有源區(qū)的所述源極區(qū)與所述漏極區(qū)之間的溝道區(qū)域上經(jīng)柵極絕緣體被圖案化，其中，所述有源區(qū)在比所述源極區(qū)和所述漏極區(qū)與所述有源區(qū)的界面深度深的部分上形成有殘留缺陷面，并且從所述有源區(qū)的表面到所述殘留缺陷面的區(qū)域從非晶狀態(tài)被再結(jié)晶，并且所述溝道區(qū)域形成為其表面層基本上不含有雜質(zhì)，從而在所述表面層與內(nèi)部的界面處所述第一雜質(zhì)的濃度以陡峭的階梯方式增加。


圖1A至1E是以工序順序來(lái)說(shuō)明按照本實(shí)施例的CMOS晶體管的制造方法的橫截面示意圖；圖2A至2C是在圖1A至1E之后、以工序順序來(lái)說(shuō)明按照本實(shí)施例的CMOS晶體管的制造方法的橫截面示意圖；圖3A和3B是在圖2A至2C之后、以工序順序來(lái)說(shuō)明按照本實(shí)施例的CMOS晶體管的制造方法的橫截面示意圖；圖4A和4B是在圖3A至3B之后、以工序順序來(lái)說(shuō)明按照本實(shí)施例的CMOS晶體管的制造方法的橫截面示意圖；圖5是描述按照本實(shí)施例的CMOS晶體管的溝道區(qū)域中的雜質(zhì)濃度分布的橫截面示意圖；以及圖6是說(shuō)明按照本實(shí)施例的CMOS晶體管的溝道區(qū)域中的雜質(zhì)濃度分布的特性圖。
具體實(shí)施例方式
本發(fā)明的基本要點(diǎn)本發(fā)明人進(jìn)行了各種努力以容易且可靠地實(shí)現(xiàn)溝道區(qū)域中的理想階梯式分布，并提出如下所述的本發(fā)明。
首先，為了確?；就耆碾A梯式分布條件作為初始狀態(tài)，將雜質(zhì)引入襯底的半導(dǎo)體區(qū)域中，形成溝道擴(kuò)散層，隨后通過(guò)選擇性外延生長(zhǎng)等在溝道擴(kuò)散層上形成將作為溝道區(qū)域表面層的無(wú)雜質(zhì)半導(dǎo)體膜，用以作為溝道區(qū)域的表面層。
假定上述初始狀態(tài)，則需要保持相對(duì)較低的處理溫度來(lái)防止雜質(zhì)擴(kuò)散，以便在制造過(guò)程中保持初始狀態(tài)的基本完全的階梯式分布。在處理中，激活引入源極區(qū)和漏極區(qū)(以及延伸區(qū))中的雜質(zhì)的熱處理通常需要950℃至1050℃范圍內(nèi)的高溫。本發(fā)明人特別注意這一點(diǎn)，提出使用稱為低溫固相外延再生長(zhǎng)、在低溫下進(jìn)行雜質(zhì)激活處理的方法。
在這種情況下，從半導(dǎo)體膜起將半導(dǎo)體區(qū)域非晶化到預(yù)定深度，并在這種狀態(tài)下引入雜質(zhì)以使其成為源極區(qū)和漏極區(qū)(以及延伸區(qū))。從防止雜質(zhì)也從形成深結(jié)(deep iunction)的源極區(qū)和漏極區(qū)擴(kuò)散以及實(shí)現(xiàn)高激活率的觀點(diǎn)來(lái)看，要求該預(yù)定深度比源極區(qū)和漏極區(qū)與半導(dǎo)體區(qū)域的結(jié)平面深。然后，例如通過(guò)低溫固相外延再生長(zhǎng)，激活雜質(zhì)并且使非晶部分再結(jié)晶。低溫固相外延再生長(zhǎng)所需的處理溫度在450℃至650℃的范圍內(nèi)，這能抑制雜質(zhì)熱擴(kuò)散到半導(dǎo)體膜中。由此，能實(shí)現(xiàn)高雜質(zhì)激活率，并且能保持初始陡峭的階梯式分布，而沒(méi)有雜質(zhì)擴(kuò)散到半導(dǎo)體表面層中。以這種方式，可實(shí)現(xiàn)具有較高的短溝道容限和優(yōu)良的驅(qū)動(dòng)性能的半導(dǎo)體器件。
這里，在柵極絕緣體形成處理和柵電極形成處理中，處理溫度也保持在650℃或650℃以下，以便在整個(gè)制造過(guò)程中保持較低的處理溫度并且可靠地保持初始階梯式分布。作為具體的方式，例如可使用高介電常數(shù)材料通過(guò)CVD方法來(lái)形成柵極絕緣體，并使用金屬材料通過(guò)濺射或CVD方法來(lái)形成柵電極。特別是當(dāng)通過(guò)普通的熱氧化來(lái)形成柵極絕緣體時(shí)，需要具備超過(guò)800℃的高溫作為處理溫度。反之，當(dāng)使用高介電常數(shù)材料通過(guò)CVD來(lái)形成柵極絕緣體時(shí)，處理溫度可等于或低于650℃。類似地，當(dāng)使用金屬材料通過(guò)濺射來(lái)形成柵電極時(shí)，處理溫度也可等于或低于650℃。
這里，在專利文獻(xiàn)1中公開(kāi)了在形成溝道擴(kuò)散層之后使半導(dǎo)體襯底非晶化的技術(shù)。然而在這種情況下，通過(guò)將作為P型雜質(zhì)的In離子注入到襯底表面層，形成P型溝道擴(kuò)散層作為溝道擴(kuò)散層。然后，從防止因注入較重的In離子而形成位錯(cuò)環(huán)缺陷層、從而在P型溝道擴(kuò)散層與襯底之間的界面處產(chǎn)生漏電流的觀點(diǎn)來(lái)看，通過(guò)在形成P型溝道擴(kuò)散層之后將襯底內(nèi)的較深部分非晶化，可以認(rèn)為在襯底中將位錯(cuò)環(huán)缺陷層向下壓低。
另一方面，本發(fā)明是通過(guò)基本上處于未摻雜狀態(tài)的半導(dǎo)體膜來(lái)替換溝道擴(kuò)散層從而可靠地實(shí)現(xiàn)上述階梯式分布的技術(shù)。由此，本發(fā)明與專利文獻(xiàn)1的發(fā)明明顯不同。
此外，盡管已經(jīng)開(kāi)發(fā)出僅使與源極區(qū)和漏極區(qū)局部交疊的延伸區(qū)非晶化并且通過(guò)低溫固相外延再生長(zhǎng)來(lái)激活雜質(zhì)的技術(shù)，但是與對(duì)比文件1中的問(wèn)題一樣，由于留在延伸區(qū)邊緣的溝道內(nèi)的位錯(cuò)環(huán)缺陷層而可能產(chǎn)生漏電流。
應(yīng)用本發(fā)明的具體實(shí)施例下面，將基于上述基本原理，參照附圖詳細(xì)描述將本發(fā)明應(yīng)用于CMOS晶體管的具體實(shí)施例。為了舉例說(shuō)明，將與CMOS晶體管的制造方法一起描述具有CMOS晶體管構(gòu)造的實(shí)施例。
圖1A至4B是以工序順序說(shuō)明按照本實(shí)施例的CMOS晶體管的制造方法的橫截面示意圖。
首先，如圖1A所示，在硅襯底1上限定P型MOS晶體管的有源區(qū)2和N型MOS晶體管的有源區(qū)3。
具體地，在半導(dǎo)體襯底(這里是硅襯底1)上的P型MOS晶體管的元件隔離區(qū)域和N型MOS晶體管的元件隔離區(qū)域中形成元件隔離結(jié)構(gòu)，以限定有源區(qū)2和3。作為元件隔離結(jié)構(gòu)，通過(guò)STI(淺溝槽隔離)方法形成STI元件隔離結(jié)構(gòu)4，其中通過(guò)光刻和干蝕刻在元件隔離區(qū)域上形成溝槽4a，并且以比如二氧化硅等絕緣體來(lái)填充溝槽4a。這里，代替形成STI元件隔離結(jié)構(gòu)4，例如可通過(guò)按照LOCOS方法場(chǎng)氧化元件隔離區(qū)域來(lái)形成場(chǎng)氧化膜。
隨后，如圖1B所示，在P型MOS晶體管的有源區(qū)2上形成N型阱5和N型下溝道層6，并且在NMOS晶體管的有源區(qū)3上形成P型阱7和P型下溝道層8。
具體地，通過(guò)熱氧化在有源區(qū)2和3的表面上首先形成犧牲氧化物膜10。
接下來(lái)，形成僅覆蓋有源區(qū)3的抗蝕掩模(未示出)，并且在下面的條件下例如加速能量為400keV且劑量為2×1013/cm2，以及加速能量為150keV且劑量為3×1012/cm2，將N型雜質(zhì)(在這種情況下為磷(P))離子注入到有源區(qū)2中以形成N型阱。在離子注入中可使用砷(As)來(lái)代替P。
接著，仍然利用覆蓋有源區(qū)3的抗蝕掩模，在下面的條件下例如加速能量為80keV且劑量是3×1012/cm2，將N型雜質(zhì)(在這種情況下為砷(As))離子注入到有源區(qū)2的表面層以形成N型溝道層。在離子注入中可使用磷(P)代替As。
接下來(lái)，在通過(guò)灰化等去除覆蓋有源區(qū)3的抗蝕掩模之后，形成僅覆蓋有源區(qū)2的抗蝕掩模(未示出)。然后，利用該抗蝕掩模，在下面的條件下例如加速能量為180keV且劑量為2×1013/cm2，以及加速能量為50keV且劑量為4×1012/cm2，將P型雜質(zhì)(在這種情況下為硼(B))離子注入到有源區(qū)3以形成P型阱。
接著，仍然利用覆蓋有源區(qū)2的抗蝕掩模，在下面的條件下例如加速能量為8keV且劑量為5×1012/cm2，將P型雜質(zhì)(在這種情況下為硼(B))離子注入到有源區(qū)3的表面層以形成P型溝道層。這里，在離子注入中可使用銦(In)代替B。
通過(guò)灰化等去除覆蓋有源區(qū)2的抗蝕掩模，之后在1000℃的處理溫度下進(jìn)行約10秒的熱處理(退火)。該退火激活離子注入的雜質(zhì)，修復(fù)由離子注入引起的缺陷，在有源區(qū)2中形成N型阱5和N型下溝道層6，并且在有源區(qū)3中形成P型阱7和P型下溝道層8。此外，形成P型和N型MOS晶體管的有源區(qū)(雜質(zhì)注入)的順序可以顛倒。
隨后，如圖1C所示，在下溝道層6和8上形成未摻雜狀態(tài)(雜質(zhì)濃度等于或低于1×1016/cm3)的上溝道層9。
具體地，通過(guò)濕蝕刻等首先去除有源區(qū)2和3的犧牲氧化物膜10。
然后，通過(guò)選擇性外延生長(zhǎng)，在下溝道層6和8上生長(zhǎng)處于未摻雜狀態(tài)、膜厚約為10nm的半導(dǎo)體膜，在這種情況下為硅膜，以形成上溝道層9。
隨后，如圖1D所示，從上溝道層9到包含下溝道層6和8的預(yù)定深度將半導(dǎo)體襯底1非晶化。
具體地，使用相對(duì)較重的元素，在這種情況下為Ge，從上溝道層9注入到襯底，以從上溝道層9到包含下溝道層6和8的預(yù)定深度(由虛線D所示)將半導(dǎo)體襯底1非晶化。這里，預(yù)定深度D需要比如下所述的源極區(qū)域17、22和漏極區(qū)域18、23與半導(dǎo)體襯底1的結(jié)平面深。此外，在注入中可使用Si或Ar代替Ge。
接下來(lái)，如圖1E所示，在P型MOS晶體管的有源區(qū)2中于上溝道層9上經(jīng)柵極絕緣體11形成柵電極12和覆蓋絕緣體(cap insulator)20，而在N溝道MOS晶體管的有源區(qū)3中于上溝道層9上經(jīng)柵極絕緣體13形成柵電極14和覆蓋絕緣體20。
具體地，在有源區(qū)2和3中，利用高介電常數(shù)材料，在這種情況下為HfSiON，于上溝道層9上形成柵極絕緣體11和13。這里，在等于或低于650℃的處理溫度下，例如450℃，通過(guò)CVD形成柵極絕緣體11。在這種情況下，由于處理溫度相對(duì)較低，即等于或低于650℃，因此能夠防止下溝道層6和8中的雜質(zhì)擴(kuò)散到上溝道層9。此外，作為柵極絕緣體11的材料，可使用HfSiO2、ZrO2等代替HfSiON。
接著，在使用金屬材料(在這種情況下為W/TiN)于柵極絕緣體11和13上沉積金屬膜(未示出)之后，在有源區(qū)2和3中沉積例如二氧化硅膜作為覆蓋材料。例如通過(guò)濺射在處理溫度等于或低于650℃，例如為100℃時(shí)形成金屬膜。在這種情況下，由于處理溫度相對(duì)較低，即等于或低于650℃，因此能夠防止下溝道層6和8中的雜質(zhì)擴(kuò)散到上溝道層9。
然后，形成抗蝕掩模(未示出)以僅露出有源區(qū)2和3的柵電極形成區(qū)域。利用這層抗蝕掩模，分別將有源區(qū)2和3的二氧化硅膜、金屬膜和柵極絕緣體11和13圖案化。通過(guò)進(jìn)行圖案化，在有源區(qū)2中經(jīng)柵極絕緣體11將柵電極12和覆蓋絕緣體20圖案化，并在有源區(qū)3中經(jīng)柵極絕緣體13將電極14和覆蓋絕緣體20圖案化柵。
接下來(lái)，如圖2A所示，在P型MOS晶體管的有源區(qū)2上形成P型延伸區(qū)15。
具體地，形成僅覆蓋有源區(qū)3的抗蝕掩模31，并且在下面的條件下例如加速能量為0.5keV且劑量為1×1015/cm2，將P型雜質(zhì)(在這種情況下為硼(B))離子注入到有源區(qū)2中。在這種情況下，利用覆蓋絕緣體20和柵電極12作為掩模，在柵電極12兩側(cè)的有源區(qū)2中形成P型延伸區(qū)15。此外，由于將被離子注入的區(qū)域己被非晶化，所以能夠防止由于溝道效應(yīng)(channeling)而引起結(jié)深增加。
接著，如圖2B所示，在N型MOS晶體管的有源區(qū)3上形成N型延伸區(qū)19。
具體地，在通過(guò)灰化等去除覆蓋有源區(qū)3的抗蝕掩模31之后，形成僅覆蓋有源區(qū)2的抗蝕掩模32。然后，利用抗蝕掩模32，在下面的條件下例如加速能量為5keV且劑量為1.5×1015/cm2，將N型雜質(zhì)(在這種情況下為砷(As))離子注入到有源區(qū)3中。在這種情況下，利用覆蓋絕緣體20和柵電極14作為掩模，在柵電極14兩側(cè)的有源區(qū)3中形成N型延伸區(qū)19。此外，由于將被離子注入的區(qū)域已被非晶化，所以能夠防止由于隧穿而引起結(jié)深增大。
隨后，如圖2C所示，同時(shí)形成側(cè)壁間隔物16和21前者形成在P型MOS晶體管的有源區(qū)2中覆蓋絕緣體20和柵電極12的兩側(cè)上，后者形成在N型MOS晶體管的有源區(qū)3中覆蓋絕緣體20和柵電極14的兩側(cè)上。
具體地，在通過(guò)灰化等去除覆蓋有源區(qū)2的抗蝕掩模32之后，沉積一層絕緣體，在這種情況下為二氧化硅膜(未示出)，以便覆蓋柵電極12和14的整個(gè)表面。然后在二氧化硅膜的整個(gè)表面上進(jìn)行各向異性蝕刻(回蝕刻)以形成側(cè)壁間隔物16和21，僅在有源區(qū)2中的覆蓋絕緣體20和柵電極12的兩側(cè)上、以及僅在有源區(qū)3中的覆蓋絕緣體20和柵電極14的兩側(cè)上留下二氧化硅膜。
隨后，如圖3A所示，在P型MOS晶體管的有源區(qū)2上形成P型源極區(qū)17和漏極區(qū)18。
具體地，形成僅覆蓋有源區(qū)3的抗蝕掩模33，并且在下面的條件下例如加速能量為5keV且劑量為4×1015/cm2，將P型雜質(zhì)(在這種情況下為硼(B))離子注入到有源區(qū)2。在這種情況下，利用覆蓋絕緣體20、柵電極12和側(cè)壁間隔物16作為掩模，形成比P型延伸區(qū)15深的P型源極區(qū)17和漏極區(qū)18，以使其在側(cè)壁間隔物16兩側(cè)的有源區(qū)2中與延伸區(qū)15部分交疊。這里，由于非晶化部分的預(yù)定深度D比源極區(qū)17、漏極區(qū)18與硅襯底1的結(jié)平面深，所以在非晶化部分上形成延伸區(qū)15、源極區(qū)17和漏極區(qū)18。
隨后，如圖3B所示，在N型MOS晶體管的有源區(qū)3上形成N型源極區(qū)22和漏極區(qū)23。
具體地，在通過(guò)灰化等去除覆蓋有源區(qū)3的抗蝕掩模33之后，形成僅覆蓋有源區(qū)2的抗蝕掩模34，并且在下面的條件下例如加速能量為20keV且劑量為5×1015/cm2，將N型雜質(zhì)(在這種情況下為磷(P))離子注入到有源區(qū)3中。在這種情況下，利用覆蓋絕緣體20、柵電極14和側(cè)壁間隔物21作為掩模，形成比N型延伸區(qū)19深的N型源極區(qū)22和漏極區(qū)23，以使其在側(cè)壁間隔物21兩側(cè)的有源區(qū)3中與延伸區(qū)19部分交疊。這里，由于非晶化部分的預(yù)定深度D比源極區(qū)22、漏極區(qū)23與硅襯底1的結(jié)平面深，所以在非晶化部分上形成延伸區(qū)19、源極區(qū)22和漏極區(qū)23。
隨后，如圖4A所示，通過(guò)低溫固相外延再生長(zhǎng)激活在上述非晶化之后引入的各種雜質(zhì)，并且使非晶化部分再結(jié)晶。
具體地，通過(guò)灰化首先去除覆蓋有源區(qū)2的抗蝕掩模34。
然后，在450℃至650℃范圍內(nèi)的處理溫度(在這種情況下為600℃)下，通過(guò)30分鐘的低溫固相外延再生長(zhǎng)激活在上述非晶化之后引入的各種雜質(zhì)激活，這些雜質(zhì)是有源區(qū)2中延伸區(qū)15、源極區(qū)17和漏極區(qū)18的受主，以及有源區(qū)3中延伸區(qū)19、源極區(qū)22和漏極區(qū)23的施主；同時(shí)將非晶化部分，即硅襯底1中處于預(yù)定深度D或者之上的部分(包含下溝道層6和8)以及上溝道層9再結(jié)晶。這里，在預(yù)定深度D的位置，作為非晶化部分再結(jié)晶時(shí)的記錄(history)，在預(yù)定深度D的位置留下殘留的缺陷面(由虛線R所示)。
這里，在允許整個(gè)非晶部分結(jié)晶化的范圍內(nèi)，低溫固相外延再生長(zhǎng)的持續(xù)時(shí)間優(yōu)選為盡可能短。
在這種情況下，由于處理溫度相對(duì)較低，即等于或低于650℃，所以能夠防止下溝道層6和8中的雜質(zhì)擴(kuò)散到上溝道層9。此外，由于低溫處理，在延伸區(qū)15和19、源極區(qū)17和22以及漏極區(qū)18和23中的各種雜質(zhì)被充分激活，而不會(huì)擴(kuò)散到各個(gè)上溝道層9中。請(qǐng)注意，盡管這里描述的延伸區(qū)、源極/漏極區(qū)的形成順序(離子注入的順序)為例如P型MOSFET在先，N型MOSFET在后，但是該順序可以顛倒。此外，在注入延伸區(qū)雜質(zhì)之后，可注入袋區(qū)雜質(zhì)(pocket impurity)作為擊穿停止層(punch-through stopper)。
隨后，如圖4B所示，在源極區(qū)17及22和漏極區(qū)18及23上形成硅化物層24。
具體地，通過(guò)濺射等將金屬例如Co或Ni沉積在包含有源區(qū)2和3的整個(gè)表面上，并且通過(guò)在650℃或650℃以下的較低處理溫度(在這種情況下為400℃)下進(jìn)行30秒的熱處理、并使沉積的金屬與源極區(qū)17和22以及漏極區(qū)18和23上的硅發(fā)生反應(yīng)，形成硅化物層24。然后通過(guò)濕蝕刻去除未與硅反應(yīng)的金屬。此外，在低于650℃的低溫(在這種情況下為500℃)下進(jìn)行30秒的熱處理以制成完全的硅化物。在這次濕蝕刻處理期間，由于在柵電極12和14上存在覆蓋絕緣體20，因此保護(hù)了柵電極12和14免受蝕刻。
隨后，在形成層間絕緣體、各種連接孔和布線之后，制成CMOS晶體管，其在有源區(qū)2中具有P型MOS晶體管，并在有源區(qū)3中具有N型MOS晶體管。
在本實(shí)施例中，在整個(gè)制造工藝期間保持較低的處理溫度，即650℃或650℃以下，以通過(guò)低溫固相外延再生長(zhǎng)來(lái)激活雜質(zhì)并使非晶化部分再結(jié)晶，由此抑制了雜質(zhì)熱擴(kuò)散到各個(gè)上溝道層9，從而在防止雜質(zhì)擴(kuò)散到各個(gè)上溝道層9的同時(shí)產(chǎn)生較高的雜質(zhì)激活率。因此，在這樣的條件下，即在硅膜形成各個(gè)上溝道層9之后立即在溝道區(qū)域即有源區(qū)2的上溝道層9和下溝導(dǎo)層6中、以及在有源區(qū)3的上溝道層9和下溝道層8中保持初始陡峭的階梯式分布，而制成CMOS晶體管。
作為實(shí)例，檢驗(yàn)有源區(qū)2中P型MOS晶體管的溝道區(qū)域中的濃度分布。這里，如圖5中所示的虛線L，沿著P型MOS晶體管的溝道區(qū)域的深度方向檢驗(yàn)濃度分布(對(duì)應(yīng)于圖4B)。結(jié)果，盡管上溝道層9的雜質(zhì)濃度極低且基本上未摻雜(不含有雜質(zhì)的狀態(tài))，但是下溝道層6的雜質(zhì)濃度顯示出相當(dāng)高的值，且阱5的雜質(zhì)濃度從下溝道層6的雜質(zhì)濃度開(kāi)始逐漸降低。這里，能夠看出獲得了所謂的階梯式分布，其中雜質(zhì)濃度在上溝道層9與下溝道層6之間的界面處急劇改變。
利用本實(shí)施例的CMOS晶體管，由于載流子穿過(guò)基本上未摻雜的各個(gè)上溝道層9遷移，因此抑制了遷移率的下降；并且通過(guò)具有較高雜質(zhì)濃度的下溝道層6和8抑制了短溝道效應(yīng)。因此，如所述，按照本實(shí)施例能夠容易且可靠地實(shí)現(xiàn)溝道區(qū)域中的理想階梯式分布，并且能同時(shí)抑制短溝道效應(yīng)及防止遷移率下降，由此能獲得可適應(yīng)短溝道長(zhǎng)度且具有高可靠性的CMOS晶體管。
按照本發(fā)明，能夠容易且重復(fù)地實(shí)現(xiàn)源極/漏極雜質(zhì)的高水平激活率以及溝道區(qū)域中的理想階梯式分布，由此能同時(shí)抑制短溝道效應(yīng)及防止遷移率下降，從而能夠制造出可適應(yīng)進(jìn)一步縮短的溝道長(zhǎng)度且具有高可靠性的半導(dǎo)體器件。
權(quán)利要求
1.一種半導(dǎo)體器件的制造方法，包括如下步驟將第一導(dǎo)電類型的第一雜質(zhì)引入半導(dǎo)體襯底的半導(dǎo)體區(qū)域中，并且激活所述第一雜質(zhì)；在所述半導(dǎo)體區(qū)域上形成薄的半導(dǎo)體膜；從所述半導(dǎo)體膜到所述半導(dǎo)體區(qū)域的預(yù)定深度進(jìn)行非晶化；在所述非晶化的半導(dǎo)體膜上經(jīng)柵極絕緣體將柵電極圖案化；從所述柵電極兩側(cè)的所述半導(dǎo)體膜將第二導(dǎo)電類型的第二雜質(zhì)引入半導(dǎo)體區(qū)域中，并且形成源極區(qū)和漏極區(qū)；激活引入的所述第二雜質(zhì)，并且通過(guò)進(jìn)行熱處理將所述半導(dǎo)體膜和所述半導(dǎo)體區(qū)域的非晶化部分再結(jié)晶。
2.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其特征在于所述非晶化步驟中所述半導(dǎo)體區(qū)域非晶化達(dá)到的深度比所述源極區(qū)和所述漏極區(qū)與所述半導(dǎo)體區(qū)域的界面深度深。
3.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其特征在于在450℃至650℃范圍內(nèi)的溫度下進(jìn)行所述熱處理。
4.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其特征在于在等于或低于650℃的溫度下形成所述柵極絕緣體。
5.如權(quán)利要求4所述的半導(dǎo)體器件的制造方法，其特征在于由高介電常數(shù)材料形成所述柵極絕緣體。
6.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其特征在于在等于或低于650℃的溫度下形成所述柵電極。
7.如權(quán)利要求6所述的半導(dǎo)體器件的制造方法，其特征在于由金屬材料形成所述柵電極。
8.如權(quán)利要求1所述的半導(dǎo)體器件的制造方法，其特征在于通過(guò)選擇性外延生長(zhǎng)形成所述半導(dǎo)體膜。
9.一種半導(dǎo)體器件，包括半導(dǎo)體襯底，該半導(dǎo)體襯底具有在其上限定的有源區(qū)和引入到所述有源區(qū)中的第一導(dǎo)電類型的第一雜質(zhì)；源極區(qū)和漏極區(qū)，其通過(guò)將第二導(dǎo)電類型的第二雜質(zhì)引入所述有源區(qū)而形成；以及柵電極，其在所述有源區(qū)的所述源極區(qū)與所述漏極區(qū)之間的溝道區(qū)域上經(jīng)柵極絕緣體被圖案化，其中，所述有源區(qū)在比所述源極區(qū)和所述漏極區(qū)與所述有源區(qū)的界面深度深的部分上形成有殘留缺陷面，并且從所述有源區(qū)的表面到所述殘留缺陷面的區(qū)域從非晶狀態(tài)被再結(jié)晶，并且所述溝道區(qū)域形成為其表面層基本上不含有雜質(zhì)，從而在所述表面層與所述溝道區(qū)域內(nèi)部的界面處所述第一雜質(zhì)的濃度以陡峭的階梯方式增加。
10.如權(quán)利要求9所述的半導(dǎo)體器件，其特征在于所述溝道區(qū)域的所述表面層由在所述半導(dǎo)體區(qū)域上形成的半導(dǎo)體膜構(gòu)成。
11.如權(quán)利要求10所述的半導(dǎo)體器件，其特征在于通過(guò)選擇性外延生長(zhǎng)形成所述半導(dǎo)體膜。
12.如權(quán)利要求9所述的半導(dǎo)體器件，其特征在于，由高介電常數(shù)材料形成所述柵極絕緣體。
13.如權(quán)利要求9所述的半導(dǎo)體器件，其特征在于，由金屬材料形成所述柵電極。
全文摘要
本發(fā)明提供一種半導(dǎo)體器件及其制造方法，其中能夠容易且可靠地實(shí)現(xiàn)溝道區(qū)域中的理想階梯式分布，由此能同時(shí)抑制短溝道效應(yīng)及防止遷移率下降。從半導(dǎo)體膜起將硅襯底非晶化到預(yù)定深度，并且在這種狀態(tài)下引入將成為源極/漏極的雜質(zhì)。然后激活雜質(zhì)，并且通過(guò)低溫固相外延再生長(zhǎng)將非晶化的部分再結(jié)晶。由于低溫固相外延再生長(zhǎng)所需的處理溫度在450℃－650℃范圍內(nèi)，因而能夠抑制雜質(zhì)熱擴(kuò)散到半導(dǎo)體膜，從而保持初始陡峭的階梯式分布。
文檔編號(hào)H01L21/8238GK1841680SQ20051009949
公開(kāi)日2006年10月4日 申請(qǐng)日期2005年9月6日 優(yōu)先權(quán)日2005年3月30日
發(fā)明者宮下俊彥, 鈴木邦廣 申請(qǐng)人:富士通株式會(huì)社