專利名稱：半導(dǎo)體集成電路裝置、信號處理裝置及fm多重數(shù)據(jù)處理裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是關(guān)于一種例如VICS(VEHICLE INFORMATION AND COMMUNICATIONSYSTEM道路交通信息通信系統(tǒng))FM多重廣播接收機等所使用的FM(frequency modulation調(diào)頻)多重數(shù)據(jù)處理裝置這樣的信號處理裝置，以及該裝置中所搭載的半導(dǎo)體集成電路裝置，特別是關(guān)于模擬濾波器LSI(larg scale integration大規(guī)模集成電路)這樣的半導(dǎo)體集成電路裝置的時鐘雜訊的降低。
背景技術(shù)：
圖6所示為將VICS-FM多重數(shù)據(jù)進行解碼的習(xí)知的FM多重廣播接收機的構(gòu)成圖。圖6所示的FM多重數(shù)據(jù)處理裝置31由模擬濾波器IC 34、VICS邏輯IC 35、微控制器(微型計算機)36構(gòu)成；其中，模擬濾波器IC 34用于從利用FM天線2及FM調(diào)諧器3所接收的具有多重數(shù)據(jù)的FM基本頻帶信號(FM多重信號)中，抽出VICS的數(shù)字信號BPFO；VICS邏輯IC 35用于接收從模擬濾波器IC 34所輸出的數(shù)字式信號BPFO并進行解碼；微控制器36用于從VICS邏輯IC 35取出VICS的數(shù)據(jù)并進行處理。另外，在例如專利文獻1(特開平11-234153號公報)中揭示了一種VICS-FM多重廣播接收機。
圖7所示為圖6的模擬濾波器IC 34的構(gòu)成圖。如圖7所示，模擬濾波器IC 34包括半導(dǎo)體集成電路元件(IC芯片)40、復(fù)數(shù)個引線端子(對信號BPFCLK、AIN、SG、BPFO進行輸入或輸出。)、將這些引線端子和IC芯片40的電極焊接墊(pad)41，43，44，52進行連接的接合線端子(bondingwire)41a，43a，44a，52a。對模擬濾波器IC 34的電極焊接墊41，供給來自VICS邏輯IC 35的單層時鐘(例如2MHz)。IC芯片40包括在半導(dǎo)體基板上所形成的各種集成電路區(qū)塊(block)，例如低通濾波器(LPF)45、放大電路(Amp)46、由開關(guān)電容器(SC)濾波器所構(gòu)成的帶通濾波器(BPF)47、放大電路(Amp)48、延遲檢波電路(1/T)49、低通濾波器(LPF)50、以及放大電路(Amp)51。低通濾波器43、放大電路46、帶通濾波器47及放大電路48具有作為濾波器部的機能，用于從FM多重信號AIN中取出例如76kHz±4kHz的經(jīng)過了LMSK(Level controlled Minimum ShiftKeying)調(diào)制的數(shù)字信號。延遲檢波電路49、低通濾波器50及放大電路51發(fā)揮作為延遲檢波部的作用，從上述經(jīng)過了LMSK調(diào)制的數(shù)字信號中，將例如16kbit/s的數(shù)字信號BPFO進行還原。
日本專利早期公開的特開平11-234153號公報(圖1，段落0017-0019)[專利文獻2]日本專利早期公開的特開2001-125744號公報(段落0013)[專利文獻3]日本專利早期公開的特開2000-269793號公報(段落0030)但是，在輸入從VICS邏輯IC 35所供給的單層時鐘BPFCLK的模擬濾波器IC 34中，因IC芯片40的電極焊接墊41和各集成電路區(qū)塊45、47、49、50之間的寄生電容(在圖8中以符號Cp1、Cp2、Cp3、Cp4表示)所產(chǎn)生的雜訊，會對低通濾波器45、50和帶通濾波器47的動作特性帶來不良影響。存在特別是對具有臨時產(chǎn)生浮動(floating)狀態(tài)的電容器且相對容量值小的電容器的電路的特性，會帶來大的影響的問題。另外，關(guān)于雜訊信號的影響的降低，在例如專利文獻2(日本專利早期公開的特開2001-125744號公報)中有所揭示，關(guān)于雜散電容，在例如專利文獻3(日本專利早期公開的特開2000-269793號公報)中有所揭示。

發(fā)明內(nèi)容
因此，本發(fā)明是為了解決上述這種習(xí)知技術(shù)的課題而形成的，其目的是提供一種能夠降低時鐘雜訊的影響的半導(dǎo)體集成電路裝置、信號處理裝置及FM多重數(shù)據(jù)處理電路。
本發(fā)明的半導(dǎo)體集成電路裝置包括半導(dǎo)體基板、在前述半導(dǎo)體基板上所形成的集成電路區(qū)塊、配置在前述半導(dǎo)體基板上且輸入第1時鐘的第1電極焊接墊、配置在前述半導(dǎo)體基板上且將前述集成電路區(qū)塊和前述第1電極焊接墊進行連接的配線線路、配置在與前述半導(dǎo)體基板上的前述第1電極焊接墊鄰接的位置上，且不與前述集成電路區(qū)塊連接，并輸入具有與前述第1時鐘相同的頻率且具有極性進行反轉(zhuǎn)的期間的第2時鐘的第2電極焊接墊。
而且，本發(fā)明的信號處理裝置包括與上述半導(dǎo)體集成電路裝置具有相同構(gòu)成的第1半導(dǎo)體集成電路裝置、輸出前述第1時鐘及前述第2時鐘的第2半導(dǎo)體集成電路裝置、用于將前述第2半導(dǎo)體集成電路裝置所輸出的前述第1時鐘，供給到前述第1半導(dǎo)體集成電路裝置的前述第1引線端子的第1時鐘用配線、用于將前述第2半導(dǎo)體集成電路裝置所輸出的前述第2時鐘，供給到前述第1半導(dǎo)體集成電路裝置的前述第2引線端子的第2時鐘用配線。
另外，本發(fā)明的FM多重數(shù)據(jù)處理裝置包括與上述半導(dǎo)體集成電路裝置具有相同構(gòu)成的第1半導(dǎo)體集成電路裝置、輸出前述第1時鐘及前述第2時鐘的第2半導(dǎo)體集成電路裝置、用于將前述第2半導(dǎo)體集成電路裝置所輸出的前述第1時鐘，供給到前述第1半導(dǎo)體集成電路裝置的前述第1引線端子的第1時鐘用配線、用于將前述第2半導(dǎo)體集成電路裝置所輸出的前述第2時鐘，供給到前述第1半導(dǎo)體集成電路裝置的前述第2引線端子的第2時鐘用配線；前述第1半導(dǎo)體集成電路裝置包括用于從含有多重數(shù)據(jù)的FM基本頻帶信號中，抽出數(shù)字式數(shù)據(jù)的模擬濾波器電路；前述第2半導(dǎo)體集成電路裝置包括對由前述模擬濾波器電路所抽出的數(shù)字式數(shù)據(jù)，進行解碼處理的解碼電路。
如利用本發(fā)明的半導(dǎo)體集成電路、運算處理裝置及FM多重數(shù)據(jù)處理裝置，則因在第1電極焊接墊所輸入的第1時鐘，而在集成電路區(qū)塊中產(chǎn)生的雜訊，和因具有與第1時鐘相同的頻率且具有極性進行反轉(zhuǎn)的期間，并被輸入到第2電極焊接墊的第2時鐘，而在集成電路區(qū)塊中產(chǎn)生的雜訊，彼此抵消，所以可得到降低從集成電路區(qū)塊所輸出的數(shù)字式信號的雜訊這樣的效果。
而且，如利用本發(fā)明的FM多重數(shù)據(jù)處理裝置，可降低所輸出的數(shù)字式信號的雜訊，所以能夠得到可使FM信號的接收感度(接收范圍)提高這樣的效果。


圖1所示為關(guān)于本發(fā)明的實施形態(tài)的FM多重廣播接收機的構(gòu)成圖。
圖2所示為圖1的模擬濾波器IC的構(gòu)成圖。
圖3所示為圖1的模擬濾波器IC的布局的一部分的概略圖。
圖4所示為圖2的模擬濾波器IC的寄生電容的說明圖。
圖5為用于說明時鐘雜訊的影響降低的波形圖。
圖6所示為習(xí)知的FM多重廣播接收機的構(gòu)成圖。
圖7所示為圖6的模擬濾波器IC的構(gòu)成圖。
圖8為圖7的模擬濾波器IC的寄生電容的說明圖。
1FM多重數(shù)據(jù)處理裝置2FM天線3FM調(diào)諧器 4模擬濾波器IC5VICS邏輯IC6微控制器(微型計算機)7第1時鐘用配線 8第2時鐘用配線10IC芯片(半導(dǎo)體集成電路元件)10a半導(dǎo)體基板11輸入第1時鐘的第1電極焊接墊11a第1接合線 12輸入第2時鐘的第2電極焊接墊
12a第2接合線13、14、22電極焊接墊13a、14a、22a接合線端子 15低通濾波器(LPF)16放大電路(Amp) 17帶通濾波器(BPF)18放大電路(Amp) 19延遲檢波電路(1/T)20低通濾波器(LPF) 21放大電路(Amp)23、24配線線路 31FM多重數(shù)據(jù)處理裝置34模擬濾波器IC 35VICS邏輯IC36微控制器(微型計算機) 40半導(dǎo)體集成電路元件(IC芯片)41、43、44、52電極焊接墊41a、43a、44a、52a接合線端子45低通濾波器(LPF) 46放大電路(Amp)47帶通濾波器(BPF) 48放大電路(Amp)49延遲檢波電路(1/T) 50低通濾波器(LPF)51放大電路(Amp) 61第1引線端子62第2引線端子 63、64、65引線端子Addr地址信號AINFM多重信號BPFCLK1第1時鐘 BPFCLK2第2時鐘BPFO數(shù)字式信號 Cp1、Cp2、Cp3、Cp4寄生電容Cn1、Cn2、Cn3、Cn4寄生電容 Data數(shù)據(jù)總線信號INTN中斷信號RDN讀出信號SG模擬基準(zhǔn)電壓 WRN寫入信號具體實施方式
圖1所示為將VICS-FM多重數(shù)據(jù)進行解碼的關(guān)于本發(fā)明的實施形態(tài)的FM廣播接收機的構(gòu)成圖。圖1所示的FM多重數(shù)據(jù)處理裝置1是由模擬濾波器IC 4、VICS邏輯IC 5、微控制器(微型計算機)6構(gòu)成，其中模擬濾波器IC 4用于從包括利用FM天線2及FM調(diào)諧器3所接收的多重數(shù)據(jù)的FM基本頻帶信號(FM多重信號)AIN中，抽出VICS的數(shù)字式信號，VICS邏輯IC 5用于接收從模擬濾波器IC4所輸出的數(shù)字式信號BPFO并進行解碼，微控制器(微型計算機)6用于從VICS邏輯IC 5取出VICS的數(shù)據(jù)并進行處理。另外，在圖1中，符號7為用于將從VICS邏輯IC 5所輸出的第1時鐘BPFCLK1，供給到模擬濾波器IC 4的第1引線端子(圖2及圖3中的符號61)的第1時鐘用配線，符號8為用于將從VICS邏輯IC 5所輸出的第2時鐘BPFCLK2，供給到模擬濾波器IC 4的第2引線端子(圖2及圖3中的符號62)的第2時鐘用配線。
圖2所示為圖1的模擬濾波器IC 4的構(gòu)成圖。如圖2所示，模擬濾波器IC4包括半導(dǎo)體集成電路元件(IC芯片)10、復(fù)數(shù)個引線端子61～65、將這些引線端子61～65和IC芯片10的電極焊接墊(pad)11，12，13，14，22進行連接的接合線端子11a，12a，13a，14a，22a。對模擬濾波器IC4，輸入來自VICS邏輯IC 5的第1時鐘BPFCLK1(例如2MHz)，以及具有與第1時鐘BPFCLK1相同的頻率且具有極性進行反轉(zhuǎn)期間的第2時鐘BPFCLK2。第2時鐘BPFCLK2通常為第1時鐘BPFCLK1的反轉(zhuǎn)信號。
在圖1及圖2的模擬濾波器IC 4中，AIN表示從引線端子63所輸入的FM多重信號，SG表示將雜訊防止用的電容器66在接地間進行連接的引線端子64上的模擬基準(zhǔn)電壓。而且，在圖1及圖2的模擬濾波器IC4中，BPFCLK1表示被輸入到第1引線端子61的第1時鐘，BPFCLK2表示被輸入到第2引線端子62的第2時鐘，BPFO表示從引線端子65所輸出的數(shù)字式信號。
在圖1的VICS邏輯IC 5中，BPFCLK1表示從VICS邏輯IC 5所輸出的第1時鐘，BPFCLK2表示從VICS邏輯IC 5所輸出的第2時鐘，BPFO表示被輸入到VICS邏輯IC 5的數(shù)字式信號。而且，在圖1的VICS邏輯IC5及微型計算機6中，Addr表示向VICS邏輯IC 5內(nèi)的內(nèi)部寄存器(未圖示)的地址信號，Data表示向VICS邏輯IC 5內(nèi)的內(nèi)部寄存器(未圖示)的數(shù)據(jù)總線信號。而且，在圖1的VICS邏輯IC 5及微型計算機6中，WRN表示向VICS邏輯IC 5內(nèi)的內(nèi)部寄存器(未圖示)的寫入信號，RDN表示向VICS邏輯IC 5內(nèi)的內(nèi)部寄存器(未圖示)的讀出信號，INTN表示向微型計算機6的中斷信號。
IC芯片10包括在半導(dǎo)體基板上所形成的各種集成電路區(qū)塊(block)，例如低通濾波器(LPF)15、放大電路(Amp)16、利用開關(guān)電容(SC)濾波器所構(gòu)成的帶通濾波器(BPF)17、放大電路(Amp)18、延遲檢波電路(1/T)19、低通濾波器(LPF)20及放大電路(Amp)21。第1時鐘BPFCLK1利用配線線路23、24，被供給到帶通濾波器17、延遲檢波電路19。低通濾波器15、放大電路16、帶通濾波器17及放大電路18具有作為濾波器部的機能，用于從FM多重信號AIN中取出例如76kHz±4kHz的經(jīng)過了LMSK調(diào)制的數(shù)字式信號。延遲檢波電路19、低通濾波器20及放大電路21是作為延遲檢波部而發(fā)揮作用，用于從上述經(jīng)過了LMSK調(diào)制的數(shù)字式信號中，還原了例如是16kbit/s的數(shù)字式信號BPFO。
圖3所示為圖1的模擬濾波器IC 4的一部分的布局(layout)的概略圖。如圖3所示，半導(dǎo)體集成電路裝置4包括半導(dǎo)體基板10a、在半導(dǎo)體基板10a上所形成的集成電路區(qū)塊17(或19)、通過第1引線端子61及第1接合線11a而輸入第1時鐘BPFCLK1的第1電極焊接墊11、將集成電路區(qū)塊17(或19)和第1電極焊接墊11進行連接的配線線路23(或24)、以及配置在與半導(dǎo)體基板10a上的第1電極焊接墊11鄰接的位置上，且不與集成電路區(qū)塊17及19連接，并通過第2引線端子62及第2接合線12a，輸入具有與第1時鐘BPFCLK1相同的頻率且具有極性進行反轉(zhuǎn)期間的第2時鐘BPFCLK2的第2電極焊接墊12。而且，第1引線端子61的內(nèi)側(cè)部分、第2引線端子62的內(nèi)側(cè)部分、第1接合線11a、第2接合線12a、半導(dǎo)體基板10a及半導(dǎo)體基板10a上的構(gòu)成(第1電極焊接墊11、第2電極焊接墊12、配線線路23，24、集成電路區(qū)塊17、19等)，利用密封樹脂進行封裝。另外，從集成電路區(qū)塊17(或19)到第1電極焊接墊11的距離和到第2電極焊接墊12的距離，最好大致相等。另外，第1引線端子61和第2引線端子62之間隔，由封裝引出線之間距(引出線之間隔)而決定，一般在0.3mm～1.3mm的范圍內(nèi)。而且，第1電極焊接墊11和第2電極焊接墊12之間隔，一般在40μm～1.3mm的范圍內(nèi)。而且，在LSI(Large SemiconductorIntegrity，大型半導(dǎo)體集成電路)中，基本的焊接墊形狀采用矩形。而且，第1電極焊接墊11及第2電極焊接墊12分別是一般為100平方μm左右的矩形。另外，模擬濾波器IC 4的布局并不限定于圖3的例子，可進行各種各樣的變形。
圖4為圖2的模擬濾波器IC的寄生電容的說明圖。在輸入有從VICS邏輯IC 5所供給的第1時鐘BPFCLK1的模擬濾波器IC 4中，因IC芯片10的電極焊接墊11和各集成電路區(qū)塊15、17、19、20間的寄生電容(在圖4中利用符號Cp1、Cp2、Cp3、Cp4)所產(chǎn)生的雜訊，對低通濾波器15、20和帶通濾波器17的動作特性帶來不良影響。特別是對具有臨時產(chǎn)生浮動(floating)狀態(tài)的電容器且相對容量值小的電容器的電路的特性，會帶來大的影響。因此，在本發(fā)明中，在與半導(dǎo)體基板10a上的第1電極焊接墊11鄰接的位置上，配置有不與集成電路區(qū)塊連接，并輸入具有與第1時鐘BPFCLK1相同的頻率且具有極性進行反轉(zhuǎn)期間的第2時鐘BPFCLK2的第2電極焊接墊12。而且，對第2電極焊接墊12而言，可從VICS邏輯芯片IC 5通過第2引線端子62及第2接合線12a，輸入第2時鐘BPFCLK2。在輸入第2時鐘BPFCLK2的模擬濾波器IC 4中，因IC芯片10的第2電極焊接墊12和各集成電路區(qū)塊15、17、19、20間的寄生電容(在圖4中以符號Cn1、Cn2、Cn3、Cn4表示)而產(chǎn)生雜訊。在本發(fā)明中，因被輸入到第1電極焊接墊11的第1時鐘BPFCLK1而在集成電路區(qū)塊中所產(chǎn)生的雜訊，和因第2時鐘BPFCLK2而在集成電路區(qū)塊中所產(chǎn)生的雜訊進行加法運算，且彼此抵消，所以能夠降低從集成電路區(qū)塊所輸出的數(shù)字式信號BPFO的雜訊。
圖5為用于說明時鐘雜訊的影響降低的波形圖。圖5的上部所示的波形，為周期T的第1時鐘BPFCLK1(或由第1時鐘BPFCLK1所產(chǎn)生的雜訊波形)，圖5的中部所示的波形，為周期T的第2時鐘BPFCLK2(或由第2時鐘BPFCLK2所產(chǎn)生的雜訊波形)。而且，圖5的下部所示的波形，為圖5的上部所示的第1時鐘BPFCLK1所產(chǎn)生的雜訊，和圖5的中部所示的第2時鐘BPFCLK2所產(chǎn)生的雜訊進行加法運算，并產(chǎn)生彼此相互抵消的結(jié)果的雜訊模型的波形。而且，在圖5中，Tw為從第1時鐘BPFCLK1的上升到第2時鐘BPFCLK2的下降的延遲時間。該延遲時間Tw為使第1時鐘BPFCLK1以反轉(zhuǎn)電路進行反轉(zhuǎn)，并生成第2時鐘BPFCLK2時所產(chǎn)生的延遲時間。
圖5所示的信號波形可以下式F(t)＝∑2*sin(2π*n*a/T)/(2π*n)*exp(j*n*ωo*t)進行表示。這里，exp(j*n*ωo*t)表示周期，由于圖5的第1時鐘BPFCLK1和第2時鐘BPFCLK2的周期相同，所以在對圖5上部的波形和圖5下部的波形進行比較時，沒有必要計算該項。
這里，對圖5的上部所示的波形，如使T＝500ns(頻率為2MHz的情況)a＝T/2/2＝500/2/2n＝1(頻率為2MHz的情況)，則2*sin(2π*n*a/T)＝2*sin(2π*1*(500/2/2)/500)＝2*sin(π/2)＝2而且，對圖5的下部所示的波形，如使T＝500ns(頻率為2MHz的情況)a＝20/2(20ns的偏差的情況)n＝1(頻率為2MHz的情況)，則2*sin(2π*n*a/T)＝2*sin(2π*1*(20/2)/500)＝0.125藉此，在不輸入第2時鐘BPFCLK2的情況下的雜訊，和輸入了第2時鐘BPFCLK2的情況下的雜訊，關(guān)于2MHz成分形成1∶0.125的關(guān)系，可知在輸入了第2時鐘BPFCLK2的情況下可使雜訊水平降低。
如以上所說明的，如利用關(guān)于本發(fā)明的實施形態(tài)的半導(dǎo)體集成電路裝置4及FM多重數(shù)據(jù)處理裝置1，則因在第1電極焊接墊11所輸入的第1時鐘BPFCLK1，而在集成電路區(qū)塊15、17、19、20中產(chǎn)生的雜訊，和因具有與第1時鐘BPFCLK1相同的頻率且具有極性進行反轉(zhuǎn)期間，并被輸入到第2電極焊接墊12的第2時鐘BPFCLK2，而在集成電路區(qū)塊15、17、19、20中產(chǎn)生的雜訊，彼此相互抵消，所以可降低從集成電路區(qū)塊所輸出的數(shù)字式信號BPFO的雜訊。
而且，如利用關(guān)于本發(fā)明的實施形態(tài)的FM多重數(shù)據(jù)處理裝置1，可降低所輸出的數(shù)字式信號的雜訊，所以能夠使FM信號的接收感度(接收范圍)提高。
另外，如藉由利用關(guān)于本發(fā)明的實施形態(tài)的FM多重數(shù)據(jù)處理裝置1的FM多重廣播接收機，則可降低雜訊，所以可在VICS用基板(未圖示)上所搭載的FM調(diào)諧器3的附近配置模擬濾波器IC4，具有提高VICS用基板上的IC配置的自由度的優(yōu)點。另外，還具有可使FM調(diào)諧器用IC(FM調(diào)諧器3)和模擬濾波器IC 4形成1個IC的優(yōu)點。
另外，在上述說明中，是對半導(dǎo)體集成電路裝置為模擬濾波器IC 4的情況進行了說明，但本發(fā)明也適用于從外部輸入時鐘的其它的IC。而且，本發(fā)明也適用于FM多重數(shù)據(jù)處理裝置1以外的信號處理裝置。
權(quán)利要求
1.一種半導(dǎo)體集成電路裝置，其特征在于，其包括半導(dǎo)體基板、在前述半導(dǎo)體基板上所形成的集成電路區(qū)塊、配置在前述半導(dǎo)體基板上，且輸入第1時鐘的第1電極焊接墊、配置在前述半導(dǎo)體基板上，且將前述集成電路區(qū)塊和前述第1電極焊接墊進行連接的配線線路、以及配置在與前述半導(dǎo)體基板上的前述第1電極焊接墊鄰接的位置上，且不與前述集成電路區(qū)塊連接，并輸入具有與前述第1時鐘相同的頻率且具有極性進行反轉(zhuǎn)的期間的第2時鐘的第2電極焊接墊。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征在于前述第2時鐘為前述第1時鐘的反轉(zhuǎn)信號。
3.根據(jù)權(quán)利要求1或2中的任一項所述的半導(dǎo)體集成電路裝置，其特征在于從前述集成電路區(qū)塊到前述第1電極焊接墊的距離和到前述第2電極焊接墊的距離大致相等。
4.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路裝置，其特征在于利用前述配線線路而與前述第1電極焊接墊進行連接的前述集成電路區(qū)塊，在前述半導(dǎo)體基板上設(shè)置有復(fù)數(shù)個；前述復(fù)數(shù)個集成電路區(qū)塊中的一個，為具有帶通濾波器機能的第1集成電路區(qū)塊；以及前述復(fù)數(shù)個集成電路區(qū)塊中的另外的一個，為具有延遲檢波機能的第2集成電路區(qū)塊。
5.根據(jù)權(quán)利要求1所述的半導(dǎo)體集成電路裝置，包括第1引線端子、將前述第1引線端子和前述第1電極焊接墊進行電氣連接的第1接合線、第2引線端子、將前述第2引線端子和前述第2電極焊接墊進行電氣連接的第2接合線；其特征在于前述第1時鐘經(jīng)由前述第1引線端子及前述第1接合線而輸入前述第1電極焊接墊，以及前述第2時鐘經(jīng)由前述第2引線端子及前述第2接合線而輸入前述第2電極焊接墊。
6.一種信號處理裝置，其特征在于，包括與權(quán)利要求5所述的半導(dǎo)體集成電路裝置具有相同構(gòu)成的第1半導(dǎo)體集成電路裝置、輸出前述第1時鐘及前述第2時鐘的第2半導(dǎo)體集成電路裝置、用于將前述第2半導(dǎo)體集成電路裝置所輸出的前述第1時鐘，供給到前述第1半導(dǎo)體集成電路裝置的前述第1引線端子的第1時鐘用配線、以及用于將前述第2半導(dǎo)體集成電路裝置所輸出的前述第2時鐘，供給到前述第1半導(dǎo)體集成電路裝置的前述第2引線端子的第2時鐘用配線。
7.一種FM多重數(shù)據(jù)處理裝置，包括與權(quán)利要求5所述的半導(dǎo)體集成電路裝置具有相同構(gòu)成的第1半導(dǎo)體集成電路裝置、輸出前述第1時鐘及前述第2時鐘的第2半導(dǎo)體集成電路裝置、用于將前述第2半導(dǎo)體集成電路裝置所輸出的前述第1時鐘，供給到前述第1半導(dǎo)體集成電路裝置的前述第1引線端子的第1時鐘用配線、用于將前述第2半導(dǎo)體集成電路裝置所輸出的前述第2時鐘，供給到前述第1半導(dǎo)體集成電路裝置的前述第2引線端子的第2時鐘用配線；其特征在于前述第1半導(dǎo)體集成電路裝置包括用于從含有多重數(shù)據(jù)的FM基本頻帶信號中，抽出數(shù)字式數(shù)據(jù)的模擬濾波器電路，以及前述第2半導(dǎo)體集成電路裝置包括對由前述模擬濾波器電路所抽出的數(shù)字式數(shù)據(jù)，進行解碼處理的解碼電路。
全文摘要
本發(fā)明是有關(guān)于一種半導(dǎo)體集成電路裝置、信號處理裝置及FM多重數(shù)據(jù)處理裝置。本發(fā)明提供一種能夠降低時鐘雜訊的影響的半導(dǎo)體集成電路裝置、搭載有該半導(dǎo)體集成電路的信號處理裝置及FM多重數(shù)據(jù)處理電路。半導(dǎo)體集成電路裝置(4)包括半導(dǎo)體基板(10a)、在其上所形成的集成電路區(qū)塊(17，23)、通過第1引線端子(61)及第1接合線(11a)而輸入第1時鐘BPFCLK1的第1電極焊接墊(11)、將集成電路區(qū)塊(17，23)和第1電極焊接墊(11)進行連接的配線線路(23，24)、配置在與半導(dǎo)體基板(10a)上的第1電極焊接墊(11)鄰接的位置上，且不與集成電路區(qū)塊(17，23)連接，并通過第2引線端子(62)及第2接合線(12a)，輸入具有與第1時鐘BPFCLK1相同的頻率且具有極性進行反轉(zhuǎn)的期間的第2時鐘BPFCLK2的第2電極焊接墊(12)。
文檔編號H01L27/04GK1707794SQ200510058970
公開日2005年12月14日 申請日期2005年3月25日 優(yōu)先權(quán)日2004年6月10日
發(fā)明者井上宏昭 申請人:沖電氣工業(yè)株式會社