專利名稱：半導(dǎo)體元件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種半導(dǎo)體元件的制造，特別適用以形成邏輯嵌入式存儲集成電路的系統(tǒng)以及制造方法。
背景技術(shù)：
集成電路是由一個以上的元件(例如，電路元件)經(jīng)由建構(gòu)制程在半導(dǎo)體基材的上建構(gòu)而成。雖然半導(dǎo)體元件技術(shù)，早在數(shù)十年前就已被運(yùn)用，隨著建構(gòu)制程以及材料的進(jìn)步，半導(dǎo)體元件的尺寸仍持續(xù)在縮小。例如目前的建構(gòu)制程可以制造出尺寸(使用此一制程所制造出的最小組成或線寬)小于0.09μm的元件。然而，在半導(dǎo)體制造過程中，元件的尺寸縮小常會引發(fā)其它新的制程問題與挑戰(zhàn)。
在一個實(shí)施例之中，當(dāng)半導(dǎo)體元件的尺寸小于0.09μm時(shí)，用來形成元件的某部分的超薄二氧化硅閘氧化介電層會出現(xiàn)沒有預(yù)期的漏電現(xiàn)象。對于一個邏輯嵌入式存儲元件而言，邏輯元件區(qū)特別容易產(chǎn)生漏電現(xiàn)象。
因此有需要提供一種可以減緩漏電現(xiàn)象的改進(jìn)式集成電路，以符合邏輯或存儲元件的工作電壓的需求。

發(fā)明內(nèi)容
本發(fā)明是有關(guān)于一種半導(dǎo)體元件的制造，特別適用以形成邏輯嵌入式存儲集成電路的系統(tǒng)以及制造方法。
本發(fā)明的目的是這樣實(shí)現(xiàn)的本發(fā)明提供一種半導(dǎo)體元件，至少包括一基材；至少一邏輯元件形成于該基材之上，該至少一邏輯元件至少包括一高介電常數(shù)的閘介電層；以及至少一存儲元件形成于該基材之上，該至少一存儲元件至少包括一非高介電常數(shù)的閘介電層。
另外本發(fā)明提供一種半導(dǎo)體元件的制造方法，至少包括提供一基材；形成一第一閘介電層，具有一高介電常數(shù)的材質(zhì)，其中該第一閘介電層用來作為一邏輯元件；以及形成一第二閘介電層，具有一非高介電常數(shù)的材質(zhì)，其中該第二閘介電層用來作為一存儲元件。
為了說明起見，本發(fā)明提供了多個實(shí)施例，用以實(shí)施本發(fā)明的不同方式。個別實(shí)施例的編排與內(nèi)容詳述如下以簡述本發(fā)明。當(dāng)然，此一實(shí)施例僅作為說明之用，并不用以限定本發(fā)明。加上，本發(fā)明在不同實(shí)施例之中，可能會重復(fù)參照相同的號碼或字母。這些字母與數(shù)字的重復(fù)，只是為了簡化以及清楚描述之需，并不代表所討論的不同實(shí)施例與/或結(jié)構(gòu)之間彼此有相互關(guān)系。再者，再下述實(shí)施例之中，有關(guān)形成第一部份位于或蓋過第二部分之上的描述，包括下述幾種可能的實(shí)施例，其中第一部份與第二部分可能相互接觸，或在第一與第二部分之間有另一第三部份介入其中，使第一部份與第二部分并未直接接觸。
當(dāng)維持在高電壓狀態(tài)時(shí)，為了降低漏電現(xiàn)象，可以使用具有更高介電常數(shù)的薄膜以達(dá)到合適的等效柵極氧化層厚度(Equivalent Oxide Thickness，EOT)。等效柵極氧化層厚度為一厚度值，設(shè)計(jì)用來比較非二氧化硅柵極介電層與二氧化硅柵極介電層的效果。例如，等效柵極氧化層厚度可以代表，當(dāng)不同介電常數(shù)的替代介電層的厚度達(dá)到相同柵極電容量時(shí)，所需要的二氧化硅的厚度。因此降低漏電現(xiàn)象的方法之一就是采用高介電材質(zhì)的介電層(例如，具有比氮化硅的介電常數(shù)更高的介電層)作為邏輯元件的閘介電層。


圖1是根據(jù)本發(fā)明的一實(shí)施例所繪示的一部份的集成電路的剖面圖，此一部份的集成電路包括存儲元件以及邏輯元件。
圖2是根據(jù)本發(fā)明的一實(shí)施例所繪示的一部份的集成電路的剖面圖，此一部份的集成電路包括具有不同柵極材質(zhì)的存儲元件以及邏輯元件。
圖3是根據(jù)本發(fā)明的一建構(gòu)方法實(shí)施例，以建構(gòu)如圖2所繪示的電路。
符號說明100、200半導(dǎo)體元件 102基材104井區(qū)106絕緣層120邏輯區(qū) 110存儲區(qū)204、206閘介電層具體實(shí)施方式
請參照圖1，圖1為繪示一部份的半導(dǎo)體元件100的剖面圖，此部份的半導(dǎo)體元件100包括存儲元件以及邏輯元件。在此實(shí)施例之中，半導(dǎo)體元件100包括多個邏輯區(qū)120以及存儲區(qū)110。存儲區(qū)110，以字母M表示之，可以為動態(tài)隨機(jī)存取存儲(Dynamic Random Access Memory，DRAM)(包括但不限定為堆棧式動態(tài)隨機(jī)存取存儲，以及溝渠式動態(tài)隨機(jī)存取存儲)、靜態(tài)隨機(jī)存取存儲(Static Random Access Memory，SRAM)、非揮發(fā)性存儲(non-volatile memory)、閃存(flash memory)以及/或其它存儲元件。邏輯區(qū)120，以字母L表示之，可以為金屬氧化物半導(dǎo)體場效應(yīng)晶體管(MetalOxide Field Effect Transistor。MOSFET)以及/或其它邏輯元件。在本發(fā)明的一個實(shí)施例之中，金屬氧化物半導(dǎo)體場效應(yīng)晶體管具有一通道，位于金屬氧化物半導(dǎo)體場效應(yīng)晶體管的結(jié)晶方向<100>上，以增進(jìn)元件與電路的效率。在本發(fā)明的其它實(shí)施例之中，至少有一個邏輯元件具有可導(dǎo)電的閘電極，此閘電極包括金屬、金屬氮化硅、金屬合金、金屬化合物、上述物質(zhì)的混合物、以及/或其它材質(zhì)。
半導(dǎo)體元件100的形成可以由一基材102開始?；?02可以包括硅、絕緣層中有硅(Sillicon-on-Insulator，SOI)、有外延(磊晶)缺陷的硅、以及/或鉆石或其它合適的材質(zhì)。基材102可以是經(jīng)過n型摻雜或p型摻雜而成，為了描述方便起見，在本實(shí)施例之中，基材102為n型摻雜?；?02可以被區(qū)分成多個隔離的部分(未繪示)。隔離部分包括形成于基材102之上，用來與元件區(qū)作電性隔離的硅的局部氧化(Local Oxidation of Silicon，LOCOS)結(jié)構(gòu)、以及/或淺溝隔離(Sallow Trench Isolation，STI)結(jié)構(gòu)。
在此一實(shí)施例之中，可以由離子植入的方式于基材102之內(nèi)形成井區(qū)104(雖然，使用p型摻雜可能就不需要形成井區(qū))。例如，每一個井區(qū)104的形成，由在基材102之上生成氧化硅犧牲層(sacrificial layer)，并在每一個標(biāo)示井的位置的圖案上開口，接著使用鏈接式的植入程序(chainedimplantation procedure)來形成。必須注意的是，基材102可以具有n型摻雜井、p型摻雜井、以及/或同時(shí)具有兩者。在本發(fā)明的一個實(shí)施例之中，當(dāng)沒有限定任何一種特定形式或組合時(shí)，井區(qū)104可以使用硼當(dāng)作p型摻質(zhì)，使用硼-氘(deuterium-boron)復(fù)合物當(dāng)作n型摻質(zhì)。硼-氘復(fù)合可以由金剛石層摻雜的硼等離子處理與氘等離子反應(yīng)而形成。
在本發(fā)明的一個實(shí)施例之中，井區(qū)104可以由一個碳/氘比例范圍介于大約0.1％到5％的高密度等離子(電漿)源，在一個真空環(huán)境中形成。硼的摻質(zhì)則可以由混合碳/氫氣體的含硼氣體加以提供。含硼氣體包括乙硼烷(B2H6)、(B2D6)以及/或其它含硼氣體。硼的摻質(zhì)的濃度取決于滲入或加入制程之中的含硼氣體使用量。反應(yīng)環(huán)境的壓力范圍大約在0.1m Toor到500Torr之間。基材102的溫度維持在大約150℃到1100℃之間。高密度等離子是由微波電子回旋共振(Electron Cyclotron Resonance，ECR)等離子、螺旋波等離子(Helicon Plasma)、電感耦合等離子(Inductively CoupledPlasma)以及/或其它高密度等離子源所產(chǎn)生。例如，電子回旋共振等離子所使用的微波電力，范圍大約在800W到2500W之間。
如上述所述，井區(qū)104也可能包括由以上所述的處理方法，使用氘等離子于硼摻雜區(qū)所形成，位于基材102上的n型硼-氘復(fù)合物區(qū)。例如，在基材102上的選定區(qū)域，覆蓋光阻層或其它罩幕，使暴露出來的硼摻雜區(qū)與含氘等離子反應(yīng)。氘離子會提供懸鍵(dangling bond)端點(diǎn)，因此可以將p型硼摻雜區(qū)轉(zhuǎn)變成n型硼-氘復(fù)合物區(qū)。另外，氘可以用氚、氫、以及/或其它含氫氣體替代。n型區(qū)的摻雜濃度，一般以基材102的直流電或射頻偏壓來加以控制。以上所述的制程也可以用來在基材102之上形成輕摻雜的源極/漏極區(qū)。當(dāng)然其它傳統(tǒng)與/或更限近的制程也可以取代此一方法用來形成源極/漏極區(qū)。
進(jìn)一步探討本實(shí)施例，在基材102之上沉積或形成絕緣層106。絕緣層106可以至少包括不同種類的材質(zhì)，包含但不限定為二氧化硅、氮化硅、氮氧化硅、碳化硅、氮化碳、以及碳氧化硅。絕緣層106可以作為一部分的金屬氧化物半導(dǎo)體的閘介電層。絕緣層106的形成包括熱氧化硅基材102以形成熱氧化硅，之后在含氮環(huán)境中氮化熱氧化硅以形成氮氧化硅。
請參照圖2，圖2繪示一部份的半導(dǎo)體元件200的剖面圖，此一部份的半導(dǎo)體元件200包括包含不同柵極材料的存儲元件以及邏輯元件。在本實(shí)施例之中，閘介電層206可以沉基在邏輯區(qū)L之上，或覆蓋于絕緣層106以及/或基材102之上。閘介電層206可以包括一高介電常數(shù)的介電材料，例如硅化鋡、氧化鋡、氧化硅鋡、氮氧化硅鋡、氮化硅鋡、氧化鋁鋡、氧化鋁、氧化鈦、氧化鈦鍶、氧化鉭、氧化鋯、氧化硅鋯、鍶鈦酸鋇、鑭鋯鈦酸鉛、以及/或其它適合的材質(zhì)。閘介電層206可以使用原子層沉積、濺鍍、低壓化學(xué)氣相沉積、等離子增強(qiáng)式化學(xué)氣相沉積、以及/或其它適合的方法形成。一般而言，閘介電層206的介電常數(shù)至少為20。而且，閘介電層206的厚度小于50。然而其它介電常數(shù)以及厚度也可以考慮用于閘介電層206。在本發(fā)明的一個實(shí)施例之中，閘介電材質(zhì)例如氧化鋡，可以毯覆式沉積或覆蓋于絕緣層106之上，以形成閘介電層206。在本發(fā)明的另一實(shí)施例之中，閘介電材質(zhì)則是選擇性地沉積。在本發(fā)明的再一實(shí)施例之中，在建構(gòu)制程之中使用毯覆式沉積某些材質(zhì)，例如氧化鋡，在另外一些制程中則采用選擇性沉積同樣的材質(zhì)。
進(jìn)一步探討本實(shí)施例，閘介電層206由原子層沉積所形成，原子層沉積提供了相當(dāng)良好的階梯覆蓋(即使在大面積之區(qū)域上)，以及一個高密度且沒有針孔的結(jié)構(gòu)。尤其在對于薄層的薄度要求相當(dāng)高的高密裝度以及/或高深度比例的運(yùn)用中，原子層沉積對金屬以及金屬氧化物的沉積特別有用。在原子層沉積之中，薄層在固定速率下成長，且理想狀況下，每一個沉積循環(huán)只在基材上形成沉積材料的單一分子層。然而，實(shí)際上，由于被吸附的來源化學(xué)分子會受到阻礙，以及基材溫度會影響基材表面活化端點(diǎn)(例如-OH基)的數(shù)量，因此每一沉積循環(huán)的成長速率低于一單一分子層。原子層沉積所形成的金屬氧化物薄層一般而言相當(dāng)平均，且具有良好的附著例可使薄層穩(wěn)固地附著在基材表面之上。
在本實(shí)施例之中，高介電常數(shù)材質(zhì)，例如氧化鋡的原子層沉積，可以由下述步驟完成使參與氣體的前驅(qū)物產(chǎn)生交互作用，之后再使用同樣的氣體清除前驅(qū)物。氧化含的原子層沉積可以使用鋡的前驅(qū)物，例如氯化鋡，或其它含有不同配體(ligand)結(jié)合于鋡原子的鋡的有機(jī)金屬衍生物來源。例如，較佳的前驅(qū)物包括氯化鋡、或Hf(OR)4，其中R為一烷基例如，CH(CH3)2；Hf(tmdh)4，其中tmdh＝2，2，6.6-tetramethyl-3，5heptanedionato；Hf(tfac)4，其中tfac＝trifluoroacetylacetonate；或硝酸鋡。相似之前驅(qū)物可以用于其它高介電常數(shù)材質(zhì)的原子層沉積，例如氧化鋯。由于含有碳的鋡的前驅(qū)物會造成多于碳與氟沉基于金屬薄層之中，因此氯化鋡是一個較佳的選擇，雖然使用氯化鋡也會造成氟的沉積。由于氯化鋡可以被升華汽化注入制程反應(yīng)器之中，因此同時(shí)也是較佳的金屬氧化物的前驅(qū)物。
本實(shí)施例更選擇水蒸氣當(dāng)作氧化鋡的氧源。在此一較佳實(shí)施例之中，氧化鋡的沉積制程可以在200℃到400℃之間，或大約在300℃的溫度范圍內(nèi)完成。薄膜的沉積厚度大約為3到75之間，或大約35。原子層沉積制程進(jìn)行一連串的沉積循環(huán)，在每一個沉積循環(huán)中，都會形成單一薄層的氧化鋡，直到達(dá)成閘介電層206的預(yù)定厚度。其它溫度以及厚度條件也可以適用于本發(fā)明。
請?jiān)賲⒄請D2，圖中左側(cè)為一部份的存儲元件區(qū)110的剖面圖。在此一實(shí)施例之中，閘介電層204沉積或覆蓋在絕緣層106以及/或基材102之上。閘介電層204包括氧化硅、氮化硅、氮氧化硅或其它介電常數(shù)較低，配合特定用途提供適當(dāng)電子元件性能的合適材質(zhì)。閘介電層204可以使用基材102的熱氧化、原子層沉積、濺鍍、化學(xué)氣相沉積、快速高溫制程、或其它方法形成。在本發(fā)明的一個實(shí)施例之中，閘介電層204是非高介電常數(shù)(介電常數(shù)大約小于8)的材料，其厚度大約小于15。不過其它介電常數(shù)以及厚度范圍也適用于本發(fā)明。由于形成閘介電層204的技術(shù)已為現(xiàn)有，在此不再進(jìn)一步描述。
由于在邏輯區(qū)120以及存儲區(qū)110分別形成邏輯元件以及存儲元件的制程已為現(xiàn)有的，在此不再進(jìn)一步描述。在本發(fā)明的一個實(shí)施例之中，邏輯元件或存儲元件的閘電極(未繪示)可以包括金屬硅化物、多晶硅、金屬、金屬氮化物、金屬合金、金屬化合物、或其它合適的材質(zhì)。在其它實(shí)施例之中，邏輯元件或存儲元件的閘電極寬度小于大約2500。其中邏輯元件的導(dǎo)電閘電極的寬度小于900。其中存儲元件的閘電極的寬度小于1300。但其它寬度范圍也可以考慮適用。由于形成完整的邏輯嵌入式存儲元件的后續(xù)步驟已為現(xiàn)有的，在此不再進(jìn)一步描述。
以上所述的實(shí)施例的任何可預(yù)見的各種變動，皆在于本發(fā)明的考慮范圍之內(nèi)。在本發(fā)明的一個實(shí)施例之中，高介電常數(shù)材質(zhì)可用來作為選擇性邏輯元件的閘介電層，同時(shí)非高介電常數(shù)的材質(zhì)可以用來作為選擇性存儲元件的閘介電材質(zhì)。
請參照圖3，圖3是根據(jù)本發(fā)明之一方法實(shí)施例，用來建構(gòu)如圖2的一部份半導(dǎo)體元件200所繪示的流程圖。在步驟302之中，選擇一高介電常數(shù)的介電層，以及一非高介電常數(shù)的介電層。在步驟304之中，將此一高介電常數(shù)的介電層沉積于半導(dǎo)體元件200的邏輯區(qū)上，例如圖2所示的邏輯區(qū)120。在步驟304之中，將此一非高介電常數(shù)的介電層沉基于半導(dǎo)體元件200的存儲區(qū)上，例如圖2所示的存儲區(qū)110。因此，可以將具有不同介電常數(shù)的材質(zhì)，運(yùn)用在半導(dǎo)體元件200的不同區(qū)域。必須注意的是，方法300僅代表本發(fā)明的一實(shí)施例，方法300可以加以潤飾與更動。例如，本方法300的不同步驟的順序可以加以更動；高介電常數(shù)的介電層可以運(yùn)用于存儲區(qū)，同時(shí)非高介電常數(shù)的介電層可以運(yùn)用于邏輯區(qū)；以及/或包括其它可能的變更。
權(quán)利要求
1.一種半導(dǎo)體元件，其特征在于，至少包括一基材；至少一邏輯元件形成于該基材之上，該至少一邏輯元件至少包括一高介電常數(shù)的閘介電層；以及至少一存儲元件形成于該基材之上，該至少一存儲元件至少包括一非高介電常數(shù)的閘介電層。
2.如權(quán)利要求1所述的半導(dǎo)體元件，其特征在于，該基材至少包括外延缺陷以提供該邏輯元件具有張力的通道。
3.如權(quán)利要求l所述的半導(dǎo)體元件，其特征在于，該高介電常數(shù)的閘介電層該介電常數(shù)至少為20。
4.如權(quán)利要求1所述的半導(dǎo)體元件，其特征在于，該非高介電常數(shù)的閘介電層的該介電常數(shù)小于8。
5.如權(quán)利要求1所述的半導(dǎo)體元件，其特征在于，該邏輯元件至少包括一金屬氧化物場效應(yīng)晶體管。
6.如權(quán)利要求1所述的半導(dǎo)體元件，其特征在于，該高介電常數(shù)閘介電層的厚度小于50。
7.如權(quán)利要求1所述的半導(dǎo)體元件，其特征在于，該非高介電常數(shù)的閘介電層的厚度小于15。
8.如權(quán)利要求1所述的半導(dǎo)體元件，其特征在于，該高介電常數(shù)閘介電層的材質(zhì)選自于由氧化鈦、鍶鈦酸鋇、氧化鋯、氮化硅 氧化硅鋯、氧化鋁 氧化鋁鋯、五氧化鉭、氧化 氧化鋁、氧化鈦鍶以及以上所述的混合物所組成之一群。
9.如權(quán)利要求1所述的半導(dǎo)體元件，其特征在于，該非高介電常數(shù)的閘介電層的材質(zhì)至少包括氧化硅、氮化硅、或氮氧化硅。
10.一種半導(dǎo)體元件的制造方法，其特征在于，至少包括提供一基材；形成一第一閘介電層，具有一高介電常數(shù)的材質(zhì)，其中該第一閘介電層用來作為一邏輯元件；以及形成一第二閘介電層，具有一非高介電常數(shù)的材質(zhì)，其中該第二閘介電層用來作為一存儲元件。
全文摘要
本發(fā)明揭露一半導(dǎo)體元件以及建構(gòu)此半導(dǎo)體元件的制造方法。在本發(fā)明的一個實(shí)施例之中，半導(dǎo)體元件包括基材、至少一個形成于基材上的邏輯元件、至少一個形成于基材上的存儲元件。邏輯元件包括一個高介電常數(shù)的閘介電層，同時(shí)存儲元件包括一個非高介電常數(shù)的介電層。
文檔編號H01L21/336GK1661802SQ20051000852
公開日2005年8月31日 申請日期2005年2月18日 優(yōu)先權(quán)日2004年2月27日
發(fā)明者章勛明, 曾鴻輝 申請人:臺灣積體電路制造股份有限公司