專利名稱：半導(dǎo)體器件及其制造方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體器件及其制造方法，特別是涉及在同一襯底上具備CMOS(互補金屬氧化物)半導(dǎo)體器件等和存儲器等的半導(dǎo)體器件及其制造方法。
背景技術(shù)：
近些年來，對半導(dǎo)體器件的高速化和低功耗化的要求一直在提高。例如，通過元件構(gòu)造的微細化實現(xiàn)了半導(dǎo)體器件所具備的CMOS器件的高速化和低功耗化。但是，隨著元件構(gòu)造的微細化，借助于光刻工序確保充分的工藝寬余量卻變得困難了起來。為此，在依靠元件構(gòu)造的微細化實現(xiàn)CMOS器件的高速化和低功耗化的要求方面存在著一個界限。
于是，為了提高MOS晶體管的電流驅(qū)動能力，人們進行了這樣的開發(fā)在半導(dǎo)體襯底上制備應(yīng)變硅層，在該應(yīng)變硅層上形成MOS晶體管。該應(yīng)變硅層通過給Si施加拉伸應(yīng)力而使得Si的能帶構(gòu)造發(fā)生了變化。作為應(yīng)變硅層的形成方法，為了給Si施加充分大的拉伸應(yīng)力，采用在半導(dǎo)體襯底上形成晶格常數(shù)比Si大的例如SiGe層，在其上邊外延生長Si層的辦法形成應(yīng)變硅層。在如此形成的應(yīng)變硅層上形成MOS晶體管的情況下，載流子的遷移率就會提高。
然而，伴隨著半導(dǎo)體器件的高集成化，已形成了在同一襯底上邊混合設(shè)置CMOS器件、存儲器或模擬元件的半導(dǎo)體器件。在為了提高CMOS器件的載流子的遷移率而使用具備應(yīng)變硅層的半導(dǎo)體襯底的情況下，由于晶格常數(shù)比Si大的應(yīng)變硅層和晶格常數(shù)比Si大的SiGe層的影響，在存儲器或模擬元件中會發(fā)生漏電流或噪聲等。因此，存儲器和模擬元件的特性就會劣化。特別是如果在應(yīng)變硅層上形成來自于電容器介電膜的漏電流和PN結(jié)漏電流等會成為問題的低漏電流型晶體管或電容器等，則就會產(chǎn)生特性劣化，在模擬元件或DRAM(動態(tài)隨機存取存儲器)等中就成了問題。
此外，作為與之關(guān)聯(lián)的技術(shù)，已經(jīng)公開了可以使用應(yīng)力硅補償高的電荷遷移率的CMOS器件。
特開平10-107294號公報發(fā)明內(nèi)容本發(fā)明就是鑒于上述情況而提出的，其目的在于提供一種半導(dǎo)體器件及其制造方法。即便是在同一襯底上形成包括CMOS器件的數(shù)字元件、存儲器和模擬元件的情況下，也可以提高CMOS器件的載流子遷移率，而且可以防止由于漏電流而使得存儲器等的可靠性降低。
為了實現(xiàn)上述目的，本發(fā)明的第1方面的半導(dǎo)體器件，包括具有第1區(qū)域和與上述第1區(qū)域相鄰的第2區(qū)域、且表面上具有第1硅層的襯底；設(shè)置在上述第1區(qū)域的上述第1硅層的上邊的第2硅層；具有比上述第2硅層大的晶格常數(shù)、設(shè)置在上述第2區(qū)域的上述第1硅層的上邊的緩和層；以及具有與上述緩和層大致相同的晶格常數(shù)、設(shè)置在上述緩和層的上邊的應(yīng)變硅層。
本發(fā)明的第2方面的半導(dǎo)體器件的制造方法，包括下列步驟在形成于具有第1區(qū)域和與上述第1區(qū)域相鄰的第2區(qū)域的襯底的表面上的第1硅層的上邊，形成具有晶格常數(shù)比上述第1硅層大的緩和層；在上述緩和層的上邊形成保護層；用光刻膠膜把上述第2區(qū)域的上述保護層覆蓋起來；以上述光刻膠膜為掩模刻蝕上述保護層和上述緩和層；在上述第1區(qū)域的上述第1硅層的上邊形成第2硅層；刻蝕上述第2區(qū)域的上述保護層；以及在上述第2硅層和上述緩和層的上邊，分別同時形成第3硅層和具有晶格常數(shù)與上述緩和層大致相同的應(yīng)變硅層。
此外，本發(fā)明的第3方面的半導(dǎo)體器件的制造方法，包括下列步驟在形成于具有第1區(qū)域和與上述第1區(qū)域相鄰的第2區(qū)域的襯底的表面上的第1硅層的上邊，形成保護層；用光刻膠膜把上述第1區(qū)域的上述保護層覆蓋起來；以上述光刻膠膜為掩?？涛g上述保護層；以上述光刻膠膜為掩模把上述第1硅層一直刻蝕到規(guī)定深度為止；在上述第2區(qū)域的上述第1硅層的上邊形成晶格常數(shù)比上述第1硅層大的緩和層；刻蝕上述第1區(qū)域的保護層；以及在上述第1硅層和上述緩和層的上邊，分別同時形成第3硅層和晶格常數(shù)與上述緩和層大致相同的應(yīng)變硅層。
采用本發(fā)明，則可以提供一種半導(dǎo)體器件及其制造方法。這種半導(dǎo)體器件即便是在同一襯底上形成包括CMOS器件等數(shù)字元件、存儲器和模擬元件的情況下，也可以提高CMOS器件的載流子遷移率，而且可以防止由于漏電流而使得存儲器等的可靠性降低。


圖1是示出了本發(fā)明的實施例1的半導(dǎo)體器件的主要部分的剖面圖。
圖2是用來說明圖1所示的半導(dǎo)體器件的制造方法的剖面圖。
圖3是接在圖2后邊的用來說明制造方法的剖面圖。
圖4是接在圖3后邊的用來說明制造方法的剖面圖。
圖5是接在圖4后邊的用來說明制造方法的剖面圖。
圖6是接在圖5后邊的用來說明制造方法的剖面圖。
圖7是示出了圖1所示的半導(dǎo)體器件具備各個元件的一個例子的剖面圖。
圖8是用來對圖1所示的SiGe層2的結(jié)構(gòu)進行說明的剖面圖。
圖9是在圖1所示的半導(dǎo)體器件中還具有SOI構(gòu)造的半導(dǎo)體器件的剖面圖。
圖10是示出了本發(fā)明的實施例2的半導(dǎo)體器件的主要部分的剖面圖。
圖11是用來說明圖10所示半導(dǎo)體器件的制造方法的剖面圖。
圖12是接在圖11后邊的用來說明制造方法的剖面圖。
圖13是接在圖12后邊的用來說明制造方法的剖面圖。
圖14是接在圖13后邊的用來說明制造方法的剖面圖。
圖15是在圖10所示的半導(dǎo)體器件中還具有SOI構(gòu)造的半導(dǎo)體器件的剖面圖。
圖16是在圖15所示的半導(dǎo)體器件中使SiGe層到達Si襯底1而構(gòu)成的半導(dǎo)體器件的剖面圖。
圖17是示出了本發(fā)明的實施例3的半導(dǎo)體器件的主要部分的剖面圖。
圖18是用來說明圖17所示的半導(dǎo)體器件的制造方法的剖面圖。
圖19是接在圖18后邊的用來說明制造方法的剖面圖。
圖20是接在圖19后邊的用來說明制造方法的剖面圖。
圖21是接在圖20后邊的用來說明制造方法的剖面圖。
圖22是接在圖21后邊的用來說明制造方法的剖面圖。
圖23是在圖17所示的半導(dǎo)體器件中在絕緣層8的上邊具有Si層9的半導(dǎo)體器件的剖面圖。
圖24是示出了本發(fā)明的實施例4的半導(dǎo)體器件的主要部分的剖面圖。
圖25是用來說明圖24所示的半導(dǎo)體器件的制造方法的剖面圖。
圖26是接在圖25后邊的用來說明制造方法的剖面圖。
圖27是接在圖26后邊的用來說明制造方法的剖面圖。
圖28是接在圖27后邊的用來說明制造方法的剖面圖。
圖29是接在圖28后邊的用來說明制造方法的剖面圖。
圖30是在圖24所示的半導(dǎo)體器件中還具有SOI構(gòu)造的半導(dǎo)體器件的剖面圖。
圖31是示出了本發(fā)明的實施例5的半導(dǎo)體器件的主要部分的剖面圖。
圖32是用來說明圖31所示的半導(dǎo)體器件的制造方法的剖面圖。
圖33是接在圖32后邊的用來說明制造方法的剖面圖。
圖34是接在圖33后邊的用來說明制造方法的剖面圖。
圖35是接在圖34后邊的用來說明制造方法的剖面圖。
圖36是在圖31所示的半導(dǎo)體器件中還具有SOI構(gòu)造的半導(dǎo)體器件的剖面圖。
圖37是在圖36所示的半導(dǎo)體器件中把SiGe層構(gòu)成為使之到達Si襯底1的半導(dǎo)體器件的剖面圖。
圖38是在圖17所示的半導(dǎo)體器件中還具備緩沖膜20的半導(dǎo)體器件的剖面圖。
具體實施例方式
以下，參看附圖對本發(fā)明的實施例進行說明。另外，在以下的說明中，對于那些具有同一功能和結(jié)構(gòu)的構(gòu)成要素，賦予同一標號，僅僅在必要的情況下才進行重復(fù)的說明。
(實施例1)圖1是表示本發(fā)明的實施例1的半導(dǎo)體器件的主要部分的剖面圖。
在上述半導(dǎo)體器件中，存儲器和模擬元件與數(shù)字元件混裝在一起。所謂模擬元件，指的是在發(fā)生了漏電流或噪聲的情況下，對器件的特性和可靠性的影響大的元件。所謂數(shù)字元件，指的是在發(fā)生了漏電流或噪聲的情況下，對特性和可靠性的影響小的元件。具體地說，存儲器包括DRAM、SRAM(靜態(tài)隨機存取存儲器)和閃存等。模擬元件包括電容器、低漏電流型晶體管或處理噪聲的影響大的高頻信號的元件等。數(shù)字元件包括CMOS器件和邏輯電路。在本實施例中，把形成存儲器和模擬元件的區(qū)域叫做模擬區(qū)域。此外，把形成數(shù)字元件的區(qū)域叫做數(shù)字區(qū)域。
在Si襯底1的模擬區(qū)域的上邊，設(shè)置硅層3。在硅襯底1的數(shù)字區(qū)域的上邊，設(shè)置晶格常數(shù)比硅大的SiGe層2。在SiGe層2的上邊，設(shè)置具有與SiGe層2的表面的晶格常數(shù)大致相同的晶格常數(shù)的應(yīng)變硅層4。如此，就構(gòu)成了圖1所示的半導(dǎo)體器件。
其次，參看圖1到圖6對圖1所示的半導(dǎo)體器件的制造方法進行說明。
在圖2中，在硅襯底1的上邊，例如借助于外延生長形成SiGe層2。該SiGe層2例如具有0.3到0.5微米的膜厚。然后，在SiGe層2的上邊淀積保護層5。例如，該保護層5可用SiN構(gòu)成。此外，該保護層5用來防止在后面工序的硅層形成時，在SiGe層2的表面上形成Si。其次，在保護層5的上邊涂敷光刻膠膜6，借助于光刻法把光刻膠膜6圖形化以使模擬區(qū)域的保護層5露出來。
其次，在圖3中，以光刻膠膜6為掩模，對SiGe層2和保護層5進行刻蝕。其次在圖4中，剝離光刻膠膜6。
接著，在圖5中，在硅襯底1的上邊，借助于外延生長形成膜厚大于等于SiGe層2的硅層7。然后，在圖6中，借助于濕法刻蝕法刻蝕保護層5。然后，為了使SiGe層2與硅層7的表面一致，借助于CMP(化學(xué)機械拋光)進行平坦化。另外，也可以不要該CMP工序。
其次在圖1中，在SiGe層2與硅層7的上邊，外延生長硅。由此，在SiGe層2的上邊形成應(yīng)變硅層4。此外，在硅層7的上邊，形成硅層3(包括硅層7)。這樣一來，就可以形成圖1所示的半導(dǎo)體器件。
在如此構(gòu)成的半導(dǎo)體器件中，能夠在同一襯底上邊制備硅層3和晶格常數(shù)比硅層3大的硅層4。因此，采用在硅層3上形成存儲器和模擬元件，在應(yīng)變硅層4上形成CMOS器件的辦法，能夠降低對于存儲器和模擬元件的漏電流和噪聲，而對于CMOS器件來說則能夠提高載流子遷移率。
圖7是示出了具備各個元件的半導(dǎo)體器件的一個例子的剖面圖。在半導(dǎo)體器件內(nèi)形成有由STI(淺溝槽隔離)構(gòu)成的元件隔離區(qū)。在應(yīng)變硅層4(即，數(shù)字區(qū)域)上形成有具有柵電極的CMOS器件。在應(yīng)變硅層3(即，模擬區(qū)域)上形成有DRAM和結(jié)電容。如圖7所示，可以在同一襯底上邊形成CMOS器件和DRAM等，而且，對于DRAM和電容器來說可以降低漏電流和噪聲，而對于CMOS器件來說則可以提高載流子遷移率。
其次，對SiGe層2的結(jié)構(gòu)進行說明。圖8是用來說明SiGe層2的結(jié)構(gòu)的剖面圖。本實施例所示的SiGe層2由緩沖層2A和晶格緩和層2B構(gòu)成。緩沖層2A由鍺的濃度與生長方向一起增加的鍺化硅Si1-xGex構(gòu)成。使該緩沖層2A的組成比從硅襯底1朝向上表面在x＝0～0.3的范圍內(nèi)變化。晶格緩和層2B由包括恒定濃度的鍺的鍺化硅Si1-xGex構(gòu)成。該晶格緩和層2B具有組成比x＝0.3。
由于如此形成SiGe層2，故在半導(dǎo)體器件中，在SiGe層2與硅襯底1的表面之間就可以減少位錯。同樣，也可以減少SiGe層2與應(yīng)變硅層4之間的位錯。
此外，在本實施例中，硅襯底1也可以具有SOI(絕緣體上硅)構(gòu)造。圖9是具有SOI構(gòu)造的半導(dǎo)體器件的剖面圖。在硅襯底1的上邊設(shè)置有絕緣層8。該絕緣層8，例如可由SiO2構(gòu)成。在絕緣層8的上邊設(shè)置有硅層9。在硅層9的上邊形成的硅層3、SiGe層2和應(yīng)變硅層4的結(jié)構(gòu)與圖1是相同的。此外，至于硅層3、SiGe層2和應(yīng)變硅層4的制造方法，與用圖1說明的制造方法是同樣的。
SOI構(gòu)造的制造方法，首先在硅襯底1的上邊淀積絕緣層8。然后在絕緣層8的上邊淀積形成硅層9。此外，也可以準備并使用已有的SOI襯底。
在像圖9那樣構(gòu)成的半導(dǎo)體器件中，采用在硅層3上形成存儲器和模擬元件、在應(yīng)變硅層4上形成CMOS器件等的辦法，對于存儲器和模擬元件來說也可以降低漏電流和噪聲，而對于CMOS器件來說也可以提高載流子遷移率。此外，除了因伴隨著具有SOI構(gòu)造而產(chǎn)生的寄生電容減小所帶來的CMOS器件的動作速度的高速化等的效果之外，也能夠伴隨著具有應(yīng)變硅層4而產(chǎn)生的載流子遷移率的提高所帶來的CMOS器件的動作速度的高速化。
就如以上所詳述的那樣，在本實施例中，在同一硅襯底1上，劃分形成存儲器和模擬元件的模擬區(qū)域，和形成數(shù)字元件的數(shù)字區(qū)域。然后，在硅襯底1的模擬區(qū)域上形成硅層3，而在硅襯底1的數(shù)字區(qū)域上形成應(yīng)變硅層4。
因此，倘采用本實施例，則可以在同一襯底上邊形成存儲器與模擬元件和數(shù)字元件。此外，在已在同一襯底上邊形成了存儲器與模擬元件和數(shù)字元件的情況下，對于存儲器和模擬元件來說可以降低漏電流和噪聲，而對于CMOS器件來說則可以提高載流子遷移率。
此外，由緩沖層2A和晶格緩和層2B構(gòu)成SiGe層2。因此，就可以在與SiGe層2接連的各層之間減少位錯。
此外，即便是在硅襯底1具有SOI構(gòu)造的情況下，也可以得到與上述效果同樣的效果。
(實施例2)圖10是示出了本發(fā)明的實施例2的半導(dǎo)體器件的主要部分的剖面圖。
在硅襯底1的上述模擬區(qū)域的上邊設(shè)置有硅層11。在硅襯底1的上述數(shù)字區(qū)域的上邊設(shè)置有SiGe層10。該SiGe層10被設(shè)置為使得在硅襯底1的表面上露出來而且被埋入到硅襯底1內(nèi)。此外，SiGe層10的結(jié)構(gòu)與在上述實施例1中所示的SiGe層2的結(jié)構(gòu)相同。在SiGe層10的上邊，設(shè)置有具有與SiGe層10的表面的晶格常數(shù)大致相同的晶格常數(shù)的應(yīng)變硅層12。這樣一來，就構(gòu)成了圖10所示的半導(dǎo)體器件。
其次，參看圖10到圖14，說明圖10所示的半導(dǎo)體器件的制造方法。
在圖11中，在硅襯底1的上邊淀積保護層13。該保護層13，例如，可用SiN構(gòu)成。此外，在后工序的SiGe層形成時，該保護層13用來防止在Si襯底1的表面上形成SiGe。其次，在保護層13的上邊涂敷光刻膠膜14，借助于光刻法把光刻膠膜14圖形化以使數(shù)字區(qū)域的保護層13露出來。
其次，在圖12中，以光刻膠膜14為掩模，對保護層13進行刻蝕。然后，以光刻膠膜14為掩?？涛g硅襯底1，一直到規(guī)定深度為止。接著，剝離光刻膠膜14。
其次，如圖13所示，在數(shù)字區(qū)域的硅襯底1的上邊，借助于外延生長把SiGe層10形成為使得表面的位置變得比模擬區(qū)域的硅襯底1的表面的位置高。其次，在圖14中，借助于濕法刻蝕法對保護層13進行刻蝕。然后，為了使SiGe層10與硅襯底1的表面一致，借助于CMP(化學(xué)機械拋光)進行平坦化。另外，也可以不要該CMP工序。
其次在圖10中，在SiGe層10與硅襯底1的上邊外延生長硅。借助于此，在SiGe層10的上邊就可以形成應(yīng)變硅層12。此外，在模擬區(qū)域的硅襯底1上邊形成硅層11。這樣一來，就可以形成圖10所示的半導(dǎo)體器件。
在如此構(gòu)成的半導(dǎo)體器件中，就可以在同一襯底上邊具備硅層11和晶格常數(shù)比硅層大的應(yīng)變硅層12。因此，采用在硅層11上形成存儲器和模擬元件、在應(yīng)變硅層12上形成CMOS器件的辦法，對于存儲器和模擬元件來說就可以降低漏電流和噪聲，而對于CMOS器件來說則可以提高載流子遷移率。
此外，通過在圖10所示的半導(dǎo)體器件中形成上述圖7中所示的各個元件，可以提高各個元件的特性。除此之外的效果與上述的實施例1相同。
另外，本實施例中所示的半導(dǎo)體器件的結(jié)構(gòu)與上述實施例1中所示的半導(dǎo)體器件的結(jié)構(gòu)實質(zhì)上是同樣的。但是，采用根據(jù)模擬區(qū)域和數(shù)字區(qū)域的大小而區(qū)分使用上述的實施例1和實施例2的制造方法的辦法，就可以效率良好地制造半導(dǎo)體器件。
此外，在本實施例中，硅襯底1也可以具有SOI構(gòu)造。圖15是具有SOI構(gòu)造的半導(dǎo)體器件的剖面圖。在硅襯底1的上邊設(shè)置有絕緣層8。該絕緣層8，例如可用SiO2構(gòu)成。在絕緣層8的上邊設(shè)置有硅層9。除此之外的結(jié)構(gòu)，與圖10是同樣的。此外，至于硅層11、SiGe層10和應(yīng)變硅層12的制造方法，與用圖10說明的制造方法相同。
此外，在圖15所示的半導(dǎo)體器件中，也可以把SiGe層10構(gòu)成為使之到達硅襯底1上。圖16是在圖15所示的半導(dǎo)體器件中把SiGe層10構(gòu)成為使之到達硅襯底1上的半導(dǎo)體器件的剖面圖。下面對圖16所示的半導(dǎo)體器件的制造方法進行說明。
在以光刻膠膜14為掩?？涛g了數(shù)字區(qū)域的硅層9后，再刻蝕絕緣層8，使得硅襯底1露出來。然后，剝離光刻膠膜14。
接著，在數(shù)字區(qū)域的硅襯底1上邊，用外延生長形成厚度比模擬區(qū)域的硅層9的表面高的SiGe層10。除此之外的制造方法與圖10所示的半導(dǎo)體器件的制造方法相同。
在圖15和圖16那樣的硅襯底半導(dǎo)體器件中，也可以在同一襯底上邊具備硅層11和晶格常數(shù)比硅層更大的應(yīng)變硅層12。
(實施例3)圖17是示出了本發(fā)明的實施例3的半導(dǎo)體器件的主要部分的剖面圖。
在硅襯底1的上述模擬區(qū)域的上邊設(shè)置有硅層16。在硅襯底1的上述數(shù)字區(qū)域的上邊設(shè)置有絕緣層8。在絕緣層8的上邊設(shè)置有SiGe層15。該SiGe層15的結(jié)構(gòu)與在上述實施例1中所示的SiGe層2的結(jié)構(gòu)是同樣的。在SiGe層15的上邊，設(shè)置有晶格常數(shù)與SiGe層15的表面的晶格常數(shù)大致相同的應(yīng)變硅層17。這樣一來，就構(gòu)成了圖17所示的半導(dǎo)體器件。
其次，參看圖17到圖22，說明圖17所示的半導(dǎo)體器件的制造方法。
在圖18中，在硅襯底1的上邊形成絕緣層8。然后，在絕緣層8的上邊形成硅層9。此外，也可以準備并使用已有的SOI襯底。其次，在硅層9的上邊，例如借助于外延生長形成SiGe層15。然后，在SiGe層15的上邊淀積由SiN構(gòu)成的保護層5。
其次，在圖19中，進行退火。借助于此，SiGe層15內(nèi)的Ge就向硅層9內(nèi)進行熱擴散，硅層9就變成為SiGe層15。其次，在保護層5的上邊涂敷光刻膠膜6，利用光刻法將光刻膠膜6圖形化為把模擬區(qū)域的保護層5露出來。
其次，在圖20中，以光刻膠膜6為掩?？涛g保護層5、SiGe層15和絕緣層8。
其次，如圖21所示，剝離光刻膠膜6。然后，在硅襯底1的上邊借助于外延生長形成硅層18，一直到比SiGe層15表面更高的位置為止。再如圖22所示，借助于濕法刻蝕對保護層5進行刻蝕。然后，為了使SiGe層15與硅襯底18的表面一致，借助于CMP(化學(xué)機械拋光)進行平坦化。另外，也可以不要該CMP工序。
其次，在圖17中，在SiGe層15和硅層18的上邊，外延生長硅。借助于此，就可以在SiGe層15的上邊形成應(yīng)變硅層17。此外，在模擬區(qū)域的硅襯底1上邊，形成硅層16(包括硅層18)。這樣一來，就可以形成圖17所示的半導(dǎo)體器件。
在如此構(gòu)成的半導(dǎo)體器件中，就可以在同一襯底上邊具備硅層16和晶格常數(shù)比硅層大的應(yīng)變硅層17。
另外，在SiGe層15的Ge濃度低的情況下，或者在Ge的熱擴散不大的情況下，硅層9就會剩下來而不會全部都變成為SiGe層15。圖23是在絕緣層8的上邊具有硅層9的半導(dǎo)體器件的剖面圖。除此之外的結(jié)構(gòu)與圖17所示的半導(dǎo)體器件是同樣的。此外，圖23所示的半導(dǎo)體器件的制造方法，與圖17所示的半導(dǎo)體器件的制造方法相同。
(實施例4)圖24是示出了實施例4的半導(dǎo)體器件的主要部分的剖面圖。
在硅襯底1的模擬區(qū)域的上邊設(shè)置有硅層3。在硅襯底1的數(shù)字區(qū)域的上邊設(shè)置有晶格常數(shù)比硅大的SiGe層2。在硅層3與SiGe層2之間，設(shè)置有緩沖膜19。緩沖膜19例如由SiN構(gòu)成。在SiGe層2的上邊，設(shè)置有晶格常數(shù)與SiGe層2的表面的大致相同的應(yīng)變硅層4。這樣一來，就構(gòu)成了圖24所示的半導(dǎo)體器件。
下面，參看圖24到圖29說明圖24所示的半導(dǎo)體器件的制造方法。
在圖25中，在硅襯底1的上邊，例如用外延生長法形成SiGe層2。然后，在SiGe層2上邊淀積保護層5。其次，在保護層5的上邊，涂敷光刻膠膜6，借助于光刻法把光刻膠膜6圖形化以使得模擬區(qū)域的保護層5露出來。
其次，在圖26中，以光刻膠膜6為掩?？涛gSiGe層2和保護層5。然后，剝離光刻膠膜6。再在半導(dǎo)體器件整個面上淀積例如由SiN構(gòu)成的緩沖膜19。
其次在圖27中，借助于各向異性刻蝕法，刻蝕硅襯底1上邊和保護層5上邊的緩沖膜19。借助于此，就可以僅僅在SiGe層2的側(cè)面上形成緩沖膜19。
其次在圖28中，借助于外延生長在硅襯底1的上邊形成膜厚大于SiGe層2的膜厚的硅層7。其次，在圖29中，用濕法刻蝕對保護層5進行刻蝕。然后，為了使SiGe層2與硅層7的表面一致，借助于CMP(化學(xué)機械拋光)進行平坦化。另外，該CMP工序也可以不要。
如圖24所示，在SiGe層2與硅層7的上邊外延生長硅。借助于此，在SiGe層2的上邊就可以形成應(yīng)變硅層4。此外，在硅層7的上邊，形成硅層3(包括硅層7)。另外，雖然在緩沖膜19的上邊未外延生長硅，但是，通過把緩沖膜19的膜厚形成得薄，借助于來自SiGe層2的Si的伸展和來自硅層7的Si的伸展，使硅層3與應(yīng)變硅層4之間不發(fā)生空洞。這樣一來，就可以形成圖24所示的半導(dǎo)體器件。
SiGe層2內(nèi)的Ge的組成比向著上層依次增高。就是說，SiGe層2的晶格常數(shù)隨著朝向上層前進而增大。如此，在SiGe層2與硅層3之間的結(jié)合部分就會產(chǎn)生缺陷。但是，如本實施例所示，由于已在SiGe層2與硅層3之間設(shè)置了緩沖膜19，故可以減少SiGe層2與硅層3之間的缺陷。
如上所詳述的那樣，在本實施例中，在SiGe層2與硅層3之間設(shè)置了緩沖膜19。
因此，若采用本實施例，則可以減少在SiGe層2與硅層3之間的結(jié)合部分處產(chǎn)生的缺陷。除此之外的結(jié)構(gòu)和效果與上述實施例1相同。
此外，在本實施例中，硅襯底1也可以具有SOI構(gòu)造。圖30是具有SOI構(gòu)造的半導(dǎo)體器件的剖面圖。該結(jié)構(gòu)和效果與在圖9中說明的半導(dǎo)體器件是同樣的。
(實施例5)圖31是示出了本發(fā)明的實施例5的半導(dǎo)體器件的主要部分的剖面圖。
在硅襯底1的模擬區(qū)域的上邊設(shè)置有硅層11。在硅襯底1的數(shù)字區(qū)域的上邊設(shè)置有SiGe層10。另外，硅層10被設(shè)置為使得在硅襯底1的表面上露出來，而且埋入到硅襯底1內(nèi)。在SiGe層10的上邊，設(shè)置有與SiGe層10的表面的晶格常數(shù)大致相同的應(yīng)變硅層12。這樣一來，就構(gòu)成了圖31所示的半導(dǎo)體器件。
其次，參看圖31到圖35說明圖31所示的半導(dǎo)體器件的制造方法。
在圖32中，在硅襯底1的上邊淀積由SiN構(gòu)成的保護層13。其次，在保護層13的上邊涂敷光刻膠膜14，并用光刻法把光刻膠膜14圖形化以便露出數(shù)字區(qū)域的保護層13。
其次，在圖33中，以光刻膠膜14為掩?？涛g保護層13。然后，以光刻膠膜14為掩模刻蝕硅襯底1，一直到規(guī)定深度為止。然后，剝離光刻膠膜14。然后，再向半導(dǎo)體器件整個面上淀積例如由SiN構(gòu)成的緩沖膜20。
其次在圖34中，借助于各向異性刻蝕法刻蝕硅襯底1上邊和保護層13上邊的緩沖膜20。如此，就可以僅僅在被刻蝕后的硅襯底1的側(cè)面上形成緩沖膜20。然后，在數(shù)字區(qū)域的硅襯底1的上邊，用外延生長法形成膜厚高于模擬區(qū)域的硅襯底1表面的SiGe層10。
其次，在圖35中，用濕法刻蝕法刻蝕保護層13。然后，為了使SiGe層10與硅襯底1的表面一致，借助于CMP(化學(xué)機械拋光)進行平坦化。另外，該CMP工序也可以不要。
其次，在圖31中，在SiGe層10與硅襯底1的上邊外延生長硅。借助于此，在SiGe層10的上邊就可以形成應(yīng)變硅層12。而在模擬區(qū)域的硅襯底1上邊，形成硅層11。另外，雖然在緩沖膜20的上邊未外延生長硅，但是，通過把緩沖膜20的膜厚形成得很薄，再借助于來自SiGe層10的伸展和來自硅襯底1的伸展，使硅層11與應(yīng)變硅層12之間不發(fā)生空洞。這樣一來，就可以形成圖31所示的半導(dǎo)體器件。
SiGe層10內(nèi)的Ge的組成比向著上層而依次增高。就是說，SiGe層10的晶格常數(shù)向著上層而增大。因此，在SiGe層10的側(cè)面與硅襯底1之間的結(jié)合部分上就會產(chǎn)生缺陷。但是，如本實施例所示，由于已在SiGe層10與硅襯底1之間設(shè)置了緩沖膜20，故可以減少SiGe層10與硅襯底1之間的缺陷。
如上所詳述的那樣，在本實施例中，在SiGe層10與硅襯底1之間設(shè)置緩沖膜20。
因此，根據(jù)本實施例，就可以減少SiGe層10的側(cè)面與Si襯底1的結(jié)合部分產(chǎn)生的缺陷。其它的結(jié)構(gòu)和效果與上述實施例2相同。
此外，在本實施例中，硅襯底1也可以具有SOI構(gòu)造。圖36是具有SOI構(gòu)造的半導(dǎo)體器件的剖面圖。除了具有緩沖膜20以外，該結(jié)構(gòu)和效果與在圖15中說明的半導(dǎo)體器件相同。
此外，在圖36所示的半導(dǎo)體器件中，也可以使SiGe層10到達絕緣層8。圖37是使SiGe層10到達絕緣層8的半導(dǎo)體器件的剖面圖。另外，除了具備緩沖膜20以外，其結(jié)構(gòu)和效果與在圖16中說明的半導(dǎo)體器件是同樣的。
再有，還可以構(gòu)成為使上述實施例3的圖17所示的半導(dǎo)體器件具備緩沖膜20。圖38是在圖17所示的半導(dǎo)體器件中還具備緩沖膜20的半導(dǎo)體器件的剖面圖。除了具備緩沖膜20以外，其結(jié)構(gòu)和效果與在圖17中說明的半導(dǎo)體器件是同樣的。
本發(fā)明并不限定于上述實施例，除此之外，在不變更本發(fā)明的要旨的范圍內(nèi)可采用種種變形的辦法予以實施。
權(quán)利要求
1.一種半導(dǎo)體器件，其特征在于，包括具有第1區(qū)域和與上述第1區(qū)域相鄰的第2區(qū)域、且表面上具有第1硅層的襯底；設(shè)置在上述第1區(qū)域的上述第1硅層的上邊的第2硅層；具有比上述第2硅層大的晶格常數(shù)，設(shè)置在上述第2區(qū)域的上述第1硅層的上邊的緩和層；以及具有與上述緩和層大致相同的晶格常數(shù)、設(shè)置在上述緩和層的上邊的應(yīng)變硅層。
2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件，其特征在于還包括設(shè)置在上述第2硅層與上述緩和層之間的緩沖膜。
3.根據(jù)權(quán)利要求1或2所述的半導(dǎo)體器件，其特征在于上述襯底還包括第3硅層和設(shè)置在第3硅層上的絕緣層，上述第1硅層設(shè)置在上述絕緣層上。
4.一種半導(dǎo)體器件的制造方法，其特征在于，包括下列步驟在形成于具有第1區(qū)域和與上述第1區(qū)域相鄰的第2區(qū)域的襯底的表面上的第1硅層的上邊，形成晶格常數(shù)比上述第1硅層大的緩和層；在上述緩和層的上邊形成保護層；用光刻膠膜把上述第2區(qū)域的上述保護層覆蓋起來；以上述光刻膠膜為掩?？涛g上述保護層和上述緩和層；在上述第1區(qū)域的上述第1硅層的上邊形成第2硅層；刻蝕上述第2區(qū)域的上述保護層；以及在上述第2硅層和上述緩和層的上邊，分別同時形成第3硅層和晶格常數(shù)與上述緩和層大致相同的應(yīng)變硅層。
5.一種半導(dǎo)體器件的制造方法，其特征在于，包括下列步驟在形成于具有第1區(qū)域和與上述第1區(qū)域相鄰的第2區(qū)域的襯底的表面上的第1硅層的上邊，形成保護層；用光刻膠膜把上述第1區(qū)域的上述保護層覆蓋起來；以上述光刻膠膜為掩?？涛g上述保護層；以上述光刻膠膜為掩?？涛g上述第1硅層一直到規(guī)定深度為止；在上述第2區(qū)域的上述第1硅層的上邊形成晶格常數(shù)比上述第1硅層大的緩和層；刻蝕上述第1區(qū)域的保護層；以及在上述第1硅層和上述緩和層的上邊，分別同時形成第3硅層和晶格常數(shù)與上述緩和層大致相同的應(yīng)變硅層。
6.根據(jù)權(quán)利要求4所述的半導(dǎo)體器件的制造方法，其特征在于在刻蝕上述保護層和上述緩和層的步驟之后還包括下列步驟，在上述緩和層的側(cè)面上形成緩沖膜。
7.根據(jù)權(quán)利要求5所述的半導(dǎo)體器件的制造方法，其特征在于在刻蝕上述第1硅層的步驟之后還包括下列步驟，在上述第1硅層的側(cè)面上形成緩沖膜。
全文摘要
在同一襯底上邊形成了CMOS器件等和存儲器等的情況下，提高CMOS器件的載流子遷移率，而且防止存儲器的可靠性因漏電流而降低。本發(fā)明的半導(dǎo)體器件包括具有第1區(qū)域和與上述第1區(qū)域相鄰的第2區(qū)域、且在表面上具有第1硅層的襯底；設(shè)置在上述第1區(qū)域的上述第1硅層的上邊的第2硅層；具有比上述第2硅層大的晶格常數(shù)，設(shè)置在上述第2區(qū)域的上述第1硅層的上邊的緩和層；以及具有與上述緩和層大致相同的晶格常數(shù)、設(shè)置在上述緩和層的上邊的應(yīng)變硅層。
文檔編號H01L21/8238GK1638126SQ20051000372
公開日2005年7月13日 申請日期2005年1月6日 優(yōu)先權(quán)日2004年1月6日
發(fā)明者檜山薰, 佐貫朋也, 藤井修 申請人:株式會社東芝