專利名稱：超薄SOI/SGOI襯底上的超高速Si/SiGe調(diào)制摻雜場(chǎng)效應(yīng)晶體管的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及到硅和硅鍺基半導(dǎo)體晶體管器件，更具體地說(shuō)是涉及到一種包括生長(zhǎng)的外延場(chǎng)效應(yīng)晶體管結(jié)構(gòu)的器件設(shè)計(jì)，能夠超高速、低噪聲用于包括RF、微波、亞毫米波、以及毫米波的各種通信用途。這種外延場(chǎng)效應(yīng)晶體管結(jié)構(gòu)優(yōu)選包括組合硅和硅鍺層的高遷移率應(yīng)變n溝道晶體管的臨界器件按比例縮小以及層結(jié)構(gòu)設(shè)計(jì)，用以在超薄的SOI或SGOI襯底上形成最佳調(diào)制摻雜的異質(zhì)結(jié)構(gòu)，以便達(dá)到200GHz以上的fmax。
背景技術(shù)：
調(diào)制摻雜張應(yīng)變硅量子阱中顯著的電子遷移率提高(亦即3-5倍于體硅)的誘惑力已經(jīng)引發(fā)了有關(guān)Si/SiGe n溝道調(diào)制摻雜場(chǎng)效應(yīng)晶體管(MODFET)的歷史悠久的器件開發(fā)。隨后已經(jīng)顯示出，與SiGe異質(zhì)結(jié)雙極晶體管(HBT)相比，SiGe MODFET消耗更低的功率，并具有更低的噪聲特性。同樣，當(dāng)與RF體硅CMOS器件相比時(shí)，SiGeMODFET仍然具有更低的噪聲特性以及更高的最高振蕩頻率(fmax)。因此，Si/SiGe MODFET正變成越來(lái)越受到注意的高速、低噪聲、低功耗通信應(yīng)用的器件，在這些器件中，要求成本低并與CMOS邏輯技術(shù)兼容，而且，這些要求常常是至關(guān)重要的。新近，具有0.2-0.5微米范圍的長(zhǎng)溝道長(zhǎng)度的n溝道MODFET已經(jīng)顯示出令人鼓舞的器件性能。
典型地說(shuō)，Si/SiGe MODFET器件具有不摻雜的、張應(yīng)變的硅(nFET)或壓應(yīng)變的SiGe(pFET)量子阱溝道，從而除了提供載流子限制之外，誘發(fā)的應(yīng)變還被用來(lái)提高載流子在溝道中的遷移率。調(diào)制摻雜的協(xié)合借助于降低來(lái)自摻雜劑的離化散射而進(jìn)一步改善了溝道中的載流子遷移率，并進(jìn)一步降低了埋置溝道中的表面粗糙度散射。對(duì)于生長(zhǎng)在弛豫的Si0.7Ge0.3緩沖層上的張應(yīng)變硅溝道中的電子遷移率，已經(jīng)達(dá)到了2800cm2/Vs的創(chuàng)記錄地高的室溫遷移率。相反，已經(jīng)在生長(zhǎng)于Si0.35Ge0.65緩沖層上的純鍺溝道中得到了1750cm2/Vs的非常高的空穴遷移率[R.Hammond，et al.，DRC，1999]。已經(jīng)得到的應(yīng)變硅nMODFET的最高fT是90GHz[M.Zeuner，2002]，而最高fmax是190GHz[Koester，et al.，待發(fā)表]。迄今，未曾利用Si/SiGe MODFET達(dá)到過(guò)200GHz的fT或fmax。
如本發(fā)明人進(jìn)行的模擬研究所述，為了得到更高的速度，MODFET必須延垂直尺度和水平(或橫向)尺度被恰當(dāng)?shù)匕幢壤s小。但由于1)水平按比例縮小使源和漏更靠近，因而與CMOS情況那樣，短溝道效應(yīng)和體穿通成為妨礙橫向按比例縮小的主要障礙；2)層結(jié)構(gòu)的垂直按比例縮小被證實(shí)是極困難的，故MODFET的按比例縮小被證實(shí)比CMOS按比例縮小更加復(fù)雜。橫向按比例縮小無(wú)法單獨(dú)保持性能的按比例變更。但如Annual Review of Materials Science，vol.30，2000，pp.348-355所述，特別是由于典型地?fù)接辛椎膎+供給層的按比例縮小和陡度，為減小量子阱的深度(dQW)而進(jìn)行的MODFET結(jié)構(gòu)的垂直按比例縮小是相當(dāng)復(fù)雜的。圖6示出了G1(形成)層結(jié)構(gòu)的磷(P)摻雜分布的曲線200以及與CVD生長(zhǎng)系統(tǒng)中磷摻雜相關(guān)的穩(wěn)態(tài)P摻雜201問題和瞬時(shí)P摻雜問題202。
提供一種在MODFET器件結(jié)構(gòu)的制造中克服橫向和垂直按比例縮小挑戰(zhàn)的MODFET器件結(jié)構(gòu)的按比例縮小技術(shù)，將是非?？扇〉?。
在其內(nèi)容和公開于此處被列為參考的2003年3月15日提交的J.Chu等人的題為“Dual Strain State SiGe Layer forMicroelectronics”的共同擁有的共同在案美國(guó)專利申請(qǐng)10/389145中，已經(jīng)進(jìn)一步顯示出厚的絕緣體上硅鍺(SGOI)襯底上的MODFET的行為相似于體襯底上的MODFET。共同在案美國(guó)專利申請(qǐng)10/389145具體地描述了SGOI襯底上的一種普通的MODFET層結(jié)構(gòu)，沒有詳細(xì)說(shuō)明用于高性能的臨界層結(jié)構(gòu)。
提供一種建立在超薄絕緣體上硅鍺(SGOI)襯底上的按比例縮小的MODFET器件結(jié)構(gòu)，其中的MODFET器件結(jié)構(gòu)顯示出超高速度器件性能(例如fT和fmax大于300GHz)，且具有更好的噪聲指標(biāo)、可接受的電壓增益、以及良好的關(guān)斷特性，將是更為非?？扇〉摹?br>
發(fā)明內(nèi)容
本發(fā)明的目標(biāo)是一種顯示出大幅度改進(jìn)了的RF性能的恰當(dāng)?shù)匕幢壤s小的制作在薄SGOI/SOI襯底上的高電子遷移率n溝道MODFET器件。
本發(fā)明的目標(biāo)是一種MODFET器件和制造方法，論述了現(xiàn)有技術(shù)的限制，并使nMODFET層結(jié)構(gòu)和源/漏結(jié)的垂直按比例縮小以及器件結(jié)構(gòu)的橫向按比例縮小達(dá)到了前所未有的程度，得到了具有可接受的電壓增益和良好關(guān)斷特性的顯示出超高速性能(亦即fT和fmax大于300GHz)的器件。
在本發(fā)明的制造MODFET器件的方法中，MODFET器件被建立在超薄的絕緣體上硅鍺(SGOI)襯底上，使本體中載流子完全耗盡。由于短溝道效應(yīng)被抑制，故可以降低輸出電導(dǎo)(gd)。因此，顯著地改善了DC電壓增益(gm/gd)、線性、以及fmax。此外，由于SiGe的熱導(dǎo)率低，超薄SiGe緩沖層的提供還減小了自身發(fā)熱，降低了驅(qū)動(dòng)電流。與體MODFET相比，完全耗盡的SGOI MODFET顯示出更好的噪聲指標(biāo)和更低的軟錯(cuò)誤率。本發(fā)明的外延場(chǎng)效應(yīng)晶體管結(jié)構(gòu)優(yōu)選包括組合硅和硅鍺層的高遷移率應(yīng)變n溝道晶體管的臨界器件按比例縮小和層結(jié)構(gòu)設(shè)計(jì)，用以在超薄SOI或SGOI襯底上形成最佳的調(diào)制摻雜異質(zhì)結(jié)構(gòu)，以便得到大于300GHz的fmax。
如研究所顯示的能夠用生長(zhǎng)速率來(lái)控制磷的摻入速率(見前述Annual Review of Materials Science，vol.30，2000，pp.348-355)那樣，本發(fā)明的進(jìn)一步目的是提供一種得到具有陡峭P摻雜的薄的SiGe外延層的新穎的MODFET器件結(jié)構(gòu)方法。在此目的中，一種新穎的低溫生長(zhǎng)技術(shù)被用來(lái)得到陡峭的磷摻雜分布，以便適應(yīng)和配合超高速性能所要求的MODFET層結(jié)構(gòu)的恰當(dāng)垂直按比例縮小或設(shè)計(jì)。
為了防止制造工藝中磷的擴(kuò)散，可以以其內(nèi)容和公開在此處被列為參考的題為“Epitaxial and Polycrystalline Growth of Si1-x-yGexCyand Si1-yCyAlloy Layers on Si by UHV-CVD”的共同擁有的共同在案美國(guó)專利申請(qǐng)09/838892(案號(hào)為YOR920010308US1)所述的方式，在SiGe供給層的外延生長(zhǎng)過(guò)程中組合少量的碳。
本發(fā)明的另一目標(biāo)是一種也具有非常高的RF性能的恰當(dāng)?shù)匕幢壤s小和制作在薄的SGOI/SOI襯底上的高空穴遷移率p溝道MODFET。


從下列描述、所附權(quán)利要求、以及附圖，將更好地理解本發(fā)明的裝置和方法的其他特點(diǎn)、情況、以及優(yōu)點(diǎn)，在這些附圖中圖1(a)-1(e)是示意剖面圖，示出了根據(jù)本發(fā)明恰當(dāng)?shù)匕幢壤s放的薄SGOI襯底上的本發(fā)明的Si/SiGe n型MODFET結(jié)構(gòu)(G1-G4)；圖1(f)示出了薄SGOI襯底上的Si/SiGe p型MODFET結(jié)構(gòu)；圖2示出了圖1(a)-1(f)中各個(gè)器件的模擬Id-Vgs曲線(Lgs＝Lg＝Lgd＝50nm)；圖3示出了圖1(a)-1(f)中G4器件的模擬Id-Vds曲線；圖4示出了圖1(a)-1(f)中G4器件的模擬gm-Vgs曲線；圖5示出了圖1(a)-1(f)中G4器件的模擬fT和fmax-Vgs曲線；圖6示出了G1(形成)層結(jié)構(gòu)的磷(P)摻雜分布以及G1層結(jié)構(gòu)中顯示出的穩(wěn)態(tài)和瞬時(shí)P摻雜的SIMS剖面；圖7示出了顯示根據(jù)本發(fā)明的穩(wěn)態(tài)P濃度對(duì)生長(zhǎng)UHV CVD系統(tǒng)的曲線160；圖8示出了根據(jù)本發(fā)明的用來(lái)校準(zhǔn)SiGe(鍺含量為30％)的生長(zhǎng)速率降低170的方法；圖9示出了表明穩(wěn)態(tài)P濃度與降低了的生長(zhǎng)速率的函數(shù)關(guān)系的示例曲線；圖10示出了瞬時(shí)P結(jié)合(incorporation)的分布與降低了的生長(zhǎng)速率的函數(shù)關(guān)系；圖11示出了G2層結(jié)構(gòu)中顯示出的磷摻雜與鍺濃度的SIMS剖面；圖12示出了G3層結(jié)構(gòu)中顯示出的磷摻雜與鍺濃度的SIMS剖面；圖13示出了對(duì)應(yīng)于圖6所示SIMS剖面的體襯底上G1層結(jié)構(gòu)的XTEM；圖14示出了對(duì)應(yīng)于圖11所示SIMS剖面的體襯底上G2層結(jié)構(gòu)的XTEM；圖15示出了具有薄的再生長(zhǎng)層的SGOI襯底上G3層結(jié)構(gòu)的XTEM；圖16示出了SGOI襯底上G2層結(jié)構(gòu)的XTEM；圖17示出了dQW＝25nm而Lg＝250nm的G1器件的實(shí)測(cè)fT-Vgs以及dQW＝15nm而Lg＝70nm的G2器件的實(shí)測(cè)fT-Vgs。
具體實(shí)施例方式
圖1(a)-1(e)是示意剖面圖，示出了根據(jù)本發(fā)明恰當(dāng)?shù)匕幢壤s小的薄絕緣體上硅鍺(SGOI)襯底上的本發(fā)明的Si/SiGe n型MODFET結(jié)構(gòu)(形成G1-G4器件)。圖1(f)示出了根據(jù)本發(fā)明恰當(dāng)?shù)匕幢壤s小的薄SGOI襯底上的Si/SiGe p型MODFET結(jié)構(gòu)。
圖1(a)確切地示出了根據(jù)第一實(shí)施方案的一種MODFET器件。如圖1(a)所示，示出了一種頂部摻雜的nMODFET器件10，它包含硅襯底層5；厚度范圍可以直至200nm且包含硅的氧化物、氮化物、氮氧化物的形成在襯底5頂部上的埋置的介質(zhì)層8；形成在n+型摻雜的源區(qū)11與漏區(qū)12之間的溝道區(qū)25；以及包括將柵導(dǎo)體18分隔于溝道25的柵介質(zhì)層22的柵結(jié)構(gòu)20。如圖所示，柵介質(zhì)層可以包含硅的氧化物、氮化物、氮氧化物、以及單獨(dú)的Hf、Al、Zr、La、Y、Ta的氧化物和硅化物、或它們的組合。重要的是根據(jù)本發(fā)明實(shí)現(xiàn)的包括漏、源、柵、以及溝道區(qū)的器件尺度已經(jīng)按比例縮小。
圖1(a)中器件10的溝道區(qū)25的組成如下具有p型摻雜劑的弛豫的SiGe層30被提供在鍺含量范圍為30-50％且厚度范圍為20-30nm的埋置介質(zhì)層8上。利用離子注入或原位摻雜方法使p型摻雜濃度的范圍為每立方厘米1×1014-5×1017。此弛豫的SiGe層可以被預(yù)先摻雜成每立方厘米1×1014-5×1017的濃度水平。優(yōu)選根據(jù)UHVCVD技術(shù)來(lái)生長(zhǎng)弛豫的SiGe層以及包含溝道25的其它層，但也可以采用諸如MBE、RTCVD、LPCVD工藝之類的其它技術(shù)。然后在弛豫的SiGe層30頂部上外延生長(zhǎng)5％的SiGe籽層31(Si0.95Ge0.05)，并在所形成的SiGe籽層31的頂部上形成本征Si1-xGex再生長(zhǎng)的緩沖層32。外延生長(zhǎng)的SiGe籽層的厚度范圍為0-5nm，而本征SiGe再生長(zhǎng)的緩沖層32的厚度范圍為20-30nm，并具有范圍為10-40％的鍺含量“x”。然后在SiGe緩沖層32頂部上生長(zhǎng)外延的張應(yīng)變硅層33，使其厚度范圍為5-7nm。然后在應(yīng)變硅層頂部上形成外延Si1-yGey間隔層34，使其厚度范圍為3-5nm，并具有范圍為30-40％的鍺含量“y”。然后，在間隔層頂部上生長(zhǎng)Si1-zGez供給層35，使其厚度范圍為2-8nm，并具有范圍為每立方厘米2×1018-5×1019的n型摻雜濃度和范圍為35-50％的鍺含量“z”?？梢栽?25-550℃的溫度范圍內(nèi)，來(lái)生長(zhǎng)Si1-zGez供給層，并單獨(dú)使用磷化氫氣體或與包括但不局限于H2、He、Ne、Ar、Kr、Xe、N2的一種或多種元素混合的磷化氫氣體作為摻雜劑前體，對(duì)Si1-zGez供給層進(jìn)行原位摻雜。磷化氫氣體摻雜劑前體的流速優(yōu)選是線性攀升或漸變分布，使所述原位摻雜得以進(jìn)行而不中斷外延生長(zhǎng)工藝。也可以采用諸如AsH3或SbH3之類的前體。如此處所述，為了防止制造工藝中磷的擴(kuò)散，可以在SiGe供給層34的外延生長(zhǎng)過(guò)程中組合少量的碳，例如碳含量約為0.1-2％，優(yōu)選約為1-1.5％的SiGeC層。最后，在供給層35頂部上生長(zhǎng)外延的張應(yīng)變硅帽層36，使其厚度范圍為0-3nm并具有范圍為每立方厘米5×1017-5×1019的n型摻雜濃度。
為了形成圖1(a)的晶體管器件，柵介質(zhì)層22被形成在應(yīng)變硅帽層的頂部上，并具有范圍為0-1nm的等效氧化物厚度。柵導(dǎo)體18可以具有形成在柵介質(zhì)層22頂部上的T柵幾何形狀、矩形幾何形狀、或多指幾何形狀，并可以包含單獨(dú)的Pt、Ir、W、Pd、Al、Au、Cu、Ti、Co、或它們的組合，長(zhǎng)度范圍為30-100nm。所形成的漏區(qū)12具有大于每立方厘米5×1019的n型摻雜濃度；且所形成的源區(qū)11具有大于每立方厘米5×1019的n型摻雜濃度。柵導(dǎo)體18與漏區(qū)或源區(qū)之間的距離的范圍約為20-100nm。雖然未示出，但此器件還包含環(huán)繞柵電極20的鈍化層，此鈍化層具有范圍為1-4的介電常數(shù)。如圖1(a)所示，所形成的nMODFET的量子阱深度dQW包括本征SiGe 34的間隔層、n+型摻雜的SiGe 35的層、以及n+型摻雜的硅帽層36的層，根據(jù)圖1(a)所示的尺度，深度總共約為10nm。
在一個(gè)變通實(shí)施方案中，可以省略圖1(a)的籽層31。圖1(b)示出了與圖1(a)的頂部摻雜nMODFET完全相同但不包括籽層的高電子遷移率器件40。圖1(c)示出了本發(fā)明的第二實(shí)施方案，描繪了一種底部摻雜的高電子遷移率nMODFET器件50。如圖1(c)所示，器件50包括硅襯底層5；包含例如硅的氧化物、氮化物、氮氧化物的形成在襯底5頂部上的埋置的介質(zhì)層8；形成在n+摻雜的源區(qū)11與漏區(qū)12之間的溝道區(qū)55；以及柵結(jié)構(gòu)20。溝道結(jié)構(gòu)55包括厚度范圍為10-50nm的絕緣體8上的弛豫SiGe層60；生長(zhǎng)在SiGe層60頂部上且厚度范圍為0-5nm的外延Si0.95Ge0.05籽層61；生長(zhǎng)在籽層頂部上、厚度范圍為2-8nm、且n型摻雜濃度范圍為每立方厘米1×1018-5×1019的外延Si1-zGez供給層62；生長(zhǎng)在供給層頂部上且厚度范圍為3-5nm的外延Si1-yGey間隔層63；生長(zhǎng)在間隔層頂部上且厚度范圍為3-10nm的外延張應(yīng)變硅溝道層64；生長(zhǎng)在應(yīng)變硅層頂部上且厚度范圍為1-2nm的外延Si1-yGey間隔層65；以及生長(zhǎng)在間隔層頂部上且厚度范圍為0-2nm的外延張應(yīng)變硅帽層66。如在第一實(shí)施方案中那樣，可以在SiGe供給層61的外延生長(zhǎng)過(guò)程中組合少量的碳，例如碳含量約為0.1-2％，優(yōu)選約為1-1.5％的SiGeC層。而且，對(duì)于圖1(c)的第二實(shí)施方案，所有的柵導(dǎo)體幾何形狀和到各個(gè)源/漏區(qū)的距離、源/漏區(qū)的摻雜劑濃度、以及柵導(dǎo)體金屬和柵介質(zhì)的組成，都與第一實(shí)施方案(圖1(a))相同。如圖1(c)所示，所形成的nMODFET的量子阱深度dQW包括n+型摻雜的硅帽層66的層，深度總共約為2nm。
在圖1(c)的結(jié)構(gòu)50的一個(gè)變通實(shí)施方案中，可以省略籽層。于是，得到的結(jié)構(gòu)是完全相同于圖1(c)的底部摻雜nMOSFET但不包括籽層的高電子遷移率器件。在此變通實(shí)施方案中，SGOI襯底包含鍺含量范圍為30-40％且厚度范圍為20-30nm的絕緣體上的弛豫硅鍺層；生長(zhǎng)在弛豫硅鍺層頂部上、厚度范圍為2.5-8nm、n型摻雜濃度“z”范圍為每立方厘米2×1018-2×1019、且鍺含量范圍為35-50％的外延Si1-zGez供給層；生長(zhǎng)在供給層頂部上、厚度范圍為3-5nm、且鍺含量“y”范圍為30-40％的外延Si1-yGey間隔層；生長(zhǎng)在間隔層頂部上、厚度范圍為5-7nm、且摻雜濃度小于每立方厘米1×1016的外延張應(yīng)變硅溝道層；生長(zhǎng)在硅溝道層頂部上、厚度范圍為1-2nm、且鍺含量范圍為30-40％的外延Si1-yGey間隔層；以及生長(zhǎng)在間隔層頂部上且厚度范圍為0-2nm的外延張應(yīng)變硅帽層66。利用圖1(c)所示和所述的漏區(qū)、源區(qū)、以及柵導(dǎo)體區(qū)，就完成了一種晶體管器件。
圖1(d)示出了本發(fā)明的第三實(shí)施方案，描繪了一種底部摻雜且包括摻雜的轉(zhuǎn)移層的高電子遷移率nMODFET器件70。如圖1(d)所示，器件70包括SGOI襯底，它包含用離子注入或原位摻雜方法形成的厚度范圍為2-8nm且n型摻雜濃度范圍為每立方厘米1×1018-5×1019的Si1-zGez供給層71；生長(zhǎng)在供給層頂部上且厚度范圍為3-5nm的外延Si1-yGey間隔層72；生長(zhǎng)在間隔層72頂部上且厚度范圍為3-10nm的外延張應(yīng)變硅溝道層73；生長(zhǎng)在應(yīng)變硅層73頂部上且厚度范圍為1-2nm的外延Si1-yGey間隔層74；以及生長(zhǎng)在間隔層頂部上且厚度范圍為0-2nm的外延張應(yīng)變硅帽層75。摻雜的轉(zhuǎn)移Si1-zGez供給層71優(yōu)選具有鍺含量z＝x+a，其中“a”的范圍約為0-30％，x的范圍為30-50％，并可以用晶片鍵合和智能切割工藝來(lái)形成。作為變通，可以在形成SGOI襯底中的層轉(zhuǎn)移之前，將Si1-zGez供給層預(yù)先摻雜成每立方厘米1×1018-5×1019原子的濃度水平。此摻雜的轉(zhuǎn)移Si1-zGez供給層還可以包含Si1-m-nGemCn層，其中m＝x+b，且“b”的范圍為0-30％，“n”的范圍為0.1-2％。Si1-yGey間隔層72和74包括鍺含量y＝x+c，其中“c”的范圍為0-20％。而且，對(duì)于圖1(d)的第三實(shí)施方案，所有的柵導(dǎo)體幾何形狀和到各個(gè)源/漏區(qū)的距離、源/漏區(qū)的摻雜劑濃度、以及柵導(dǎo)體金屬和柵介質(zhì)的組成和厚度，都如第一實(shí)施方案(圖1(a))所述。如圖1(d)所示，所形成的nMODFET的量子阱深度dQW包括n+型摻雜的硅帽層75的層和間隔層74，深度小于大約4nm。
圖1(e)示出了本發(fā)明的第四實(shí)施方案，描繪了一種底部和頂部都摻雜且包括SiGe再生長(zhǎng)緩沖層的高電子遷移率nMODFET器件80。如圖1(e)所示，nMODFET器件80包括SGOI襯底，它具有厚度范圍為10-50nm、n型摻雜濃度范圍為每立方厘米1×1017-5×1019、且鍺含量范圍為30-50％的絕緣體8上弛豫SiGe層81；生長(zhǎng)在SiGe層81頂部上、厚度范圍為10-50nm、用作底部間隔層、且包括范圍為10-35％的鍺含量“x”的Si1-xGex再生長(zhǎng)緩沖層82；生長(zhǎng)在再生長(zhǎng)的緩沖層頂部上且厚度范圍為3-10nm的外延張應(yīng)變硅層83；生長(zhǎng)在應(yīng)變硅層83頂部上且厚度范圍為3-5nm的外延Si1-yGey間隔層84；生長(zhǎng)在間隔層84頂部上、厚度范圍為2-8nm、且n型摻雜濃度范圍為每立方厘米1×1018-5×1019的外延Si1-zGez供給層85；以及生長(zhǎng)在供給層85頂部上、厚度范圍為0-3nm、且n型摻雜濃度范圍為每立方厘米5×1017-5×1019的外延張應(yīng)變硅帽層86。Si1-yGey間隔層84包括鍺含量y＝x+a，其中“a”的范圍為0-20％，且Si1-zGez供給層包括鍺含量z＝x+b，其中“b”的范圍為0-30％。如在其它實(shí)施方案中那樣，Si1-zGez供給層包含Si1-m-nGemCn層，其中m＝x+c，且“c”的范圍為0-20％，“n”的范圍為0.1-2％。而且，對(duì)于圖1(e)的第四實(shí)施方案，所有的柵導(dǎo)體幾何形狀和到各個(gè)源/漏區(qū)的距離、源/漏區(qū)的摻雜劑濃度、以及柵導(dǎo)體金屬和柵介質(zhì)的組成和厚度，都如第一實(shí)施方案(圖1(a))所述。如圖1(e)所示，所形成的nMODFET的量子阱深度dQW包括n+型摻雜的硅帽層86的層、外延Si1-zGez供給層85、以及間隔層84，總深度小于或等于大約16nm。
圖1(f)示出了本發(fā)明的第五實(shí)施方案，描繪了一種底部摻雜且包括摻雜的轉(zhuǎn)移層的高空穴遷移率MODFET器件90。如圖1(f)所示，此pMODFET器件90包括SGOI(絕緣體8上的SiGe層91)襯底，它具有厚度范圍為5-25nm、離子注入或原位p型摻雜濃度范圍為每立方厘米1×1018-5×1019、用作供給層的弛豫外延Si1-jGej供給層。作為變通，可以在形成SGOI襯底中的層轉(zhuǎn)移之前，將弛豫Si1-jGej層預(yù)先p型摻雜成每立方厘米1×1018-5×1019硼原子的濃度水平；生長(zhǎng)在所述供給層91頂部上且厚度范圍為3-7nm的外延Si1-kGek間隔層92；生長(zhǎng)在間隔層頂部上且厚度范圍為5-20nm的外延壓應(yīng)變的Si1-mGem溝道層93；以及生長(zhǎng)在應(yīng)變Si1-mGem溝道層頂部上且厚度范圍為2-10nm的外延應(yīng)變Si1-nGen帽層94。在高空穴遷移率層半導(dǎo)體結(jié)構(gòu)90中，Si1-jGej供給層91包括范圍為30-70％的鍺含量“j”。Si1-kGek間隔層92包括范圍為30-70％的鍺含量“k”，Si1-mGem溝道層93包括范圍為60-100％的鍺含量“m”，且應(yīng)變Si1-nGen帽層94包括范圍為0-30％的鍺含量“n”。
為了形成圖1(f)的pMODFET，柵介質(zhì)層95被形成在應(yīng)變硅帽層94頂部上，并具有范圍為0-1nm的等效氧化物厚度。柵導(dǎo)體18可以具有形成在柵介質(zhì)層95頂部上的T柵幾何形狀、矩形幾何形狀、或多指幾何形狀，并可以包含單獨(dú)的Pt、Ir、W、Pd、Al、Au、Cu、Ti、Co、或它們的組合，長(zhǎng)度范圍為30-100nm。形成的漏區(qū)97的p型摻雜濃度大于每立方厘米5×1019；且形成的源區(qū)96的p型摻雜濃度大于每立方厘米5×1019。柵導(dǎo)體18與漏區(qū)或源區(qū)之間的距離約為20-100nm。雖然未示出，但此器件還可以包含環(huán)繞柵電極20的鈍化層，此鈍化層的介電常數(shù)范圍為1-4。如圖1(f)所示，所形成的pMODFET 90的量子阱深度dQW包括范圍約為2-10nm的硅鍺帽層94。
在400-600℃范圍，優(yōu)選為500-550℃的生長(zhǎng)溫度條件以及1-20毫托的壓力下，用UHVCVD方法生長(zhǎng)了具有不同層結(jié)構(gòu)和設(shè)計(jì)的包含圖1(a)-1(e)所示實(shí)施方案的各種成品器件。
圖17示出了器件按比例縮小(亦即G1和G2器件)的性能(實(shí)測(cè)fT-Vgs)曲線100。例如，圖17示出了dQW＝25nm而Lg＝250nm的G1器件的fT曲線，與dQW＝15nm而Lg＝70nm的G2器件的進(jìn)行比較。如所示，為了進(jìn)一步改善性能，如圖17所示G2例子那樣，必須沿水平和垂直二個(gè)尺度進(jìn)一步按比例縮小器件。
圖2-5示出了圖1(a)-1(f)的各個(gè)恰當(dāng)?shù)匕幢壤s小的器件的模擬器件特性。圖2示出了圖1的G4器件的模擬Id-Vgs曲線105，其中，Lgs＝Lg＝Lgd＝50nm。圖3示出了圖1的G4器件的模擬Id-Vds曲線110，而圖4示出了圖1中G4器件的模擬gm-Vgs曲線120(Lgs＝Lg＝Lgd＝50nm)。如圖5所示，示出了圖1中器件的模擬fT和fmax-Vgs曲線130，其中，根據(jù)器件模擬，能夠得到fT＝230GHz和fmax＝370GHz。
如上所述，已經(jīng)實(shí)驗(yàn)發(fā)現(xiàn)，能夠利用UHV CVD系統(tǒng)中的鍺含量及其相關(guān)的生長(zhǎng)速率來(lái)控制磷(P)摻雜。圖7示出了曲線160，顯示了UHV CVD系統(tǒng)中穩(wěn)態(tài)P濃度161對(duì)生長(zhǎng)速率162的關(guān)系。
如圖7的穩(wěn)態(tài)P濃度對(duì)生長(zhǎng)速率的曲線所示，確切地說(shuō)，曲線165所示的P摻雜的瞬時(shí)結(jié)合受到SiGe膜中鍺含量167的控制。同樣，穩(wěn)態(tài)P濃度受到SiGe膜的相關(guān)生長(zhǎng)速率的控制。達(dá)致陡峭P分布的關(guān)鍵工藝是采用高的鍺含量但降低了的生長(zhǎng)速率，這是困難的，因?yàn)楸娝苤?，高的鍺含量與提高的或高的生長(zhǎng)速率相關(guān)。
圖8示出了例如具有呈現(xiàn)如圖所示連續(xù)變小的峰值171、172的Ge濃度分布的SiGe(Ge含量為30％)的生長(zhǎng)速率校準(zhǔn)曲線。利用添加了PH3的相同的校準(zhǔn)曲線，圖9示出了提高了的穩(wěn)態(tài)P濃度175與曲線174所示降低了的SiGe生長(zhǎng)速率的函數(shù)關(guān)系。同樣，如圖10中表明瞬時(shí)P結(jié)合與降低了的生長(zhǎng)速率的關(guān)系曲線所示，對(duì)于更高的鍺含量177，如圖10中分布曲線178所示，瞬時(shí)P結(jié)合速率也被提高。
利用降低了的(15sccm/17sccm)SiH4對(duì)GeH4氣流組合，正如圖6所示的二次離子質(zhì)譜(SIMS)剖面201和202所示，已經(jīng)得到了G1摻雜分布。圖13示出了相應(yīng)的剖面透射電子顯微照片(XTEM)。
利用更低的(10/17)的SiH4對(duì)GeH4氣流組合，如圖11所示的SIMS剖面P摻雜和Ge濃度分布所示，已經(jīng)得到了G2摻雜分布。圖14示出了相應(yīng)的XTEM。
利用甚至更低的(8/17)的SiH4對(duì)GeH4氣流組合，如圖12所示的SIMS剖面P摻雜和Ge濃度分布所示，已經(jīng)得到了G3摻雜分布。圖15示出了相應(yīng)的XTEM。圖15具體示出了具有50nm轉(zhuǎn)移SiGe層的SGOI襯底上的G3層結(jié)構(gòu)的XTEM，其中，為了盡量降低碳和氧在再生長(zhǎng)界面處的影響，轉(zhuǎn)移的SiGe上的再生長(zhǎng)SiGe層很厚(例如約為134.1nm)。但為了在薄的SGOI上制作MODFET，一個(gè)任務(wù)是使再生長(zhǎng)的SiGe層盡可能薄。如此處列為參考的共同在案的美國(guó)專利申請(qǐng)10/389145所述，已經(jīng)開發(fā)了一種采用5％SiGe籽層的生長(zhǎng)工藝。
圖16示出了具有73nm厚轉(zhuǎn)移的SiGe層的SGOI襯底上的具有薄再生長(zhǎng)SiGe層(例如大約19.7nm)是為SGOI襯底上的G2層結(jié)構(gòu)的XTEM。如共同在案的美國(guó)專利申請(qǐng)10/389145所述，以能夠用晶片鍵合和減薄工藝形成的薄的SGOI襯底開始，是有利的。
雖然用其所示的優(yōu)選實(shí)施方案已經(jīng)具體地描述了本發(fā)明，但本技術(shù)領(lǐng)域熟練人員可以理解的是，可以在其中作出形式和內(nèi)容方面的上述和其它的改變而不偏離本發(fā)明的構(gòu)思與范圍，本發(fā)明的構(gòu)思與范圍僅僅受所附權(quán)利要求的范圍的限制。
權(quán)利要求
1.一種高電子遷移率層半導(dǎo)體結(jié)構(gòu)，它包括SGOI襯底，它包括鍺含量范圍為30-40％、厚度范圍為20-30nm、且p型摻雜濃度范圍為每立方厘米1×1014-5×1017的絕緣體上硅鍺層；生長(zhǎng)在所述硅鍺層頂部上的厚度范圍為0-5nm的外延Si0.95Ge0.05籽層；生長(zhǎng)在所述籽層頂部上、厚度范圍為20-30nm、且鍺含量x范圍為10-40％的再生長(zhǎng)的Si1-xGex緩沖層；生長(zhǎng)在所述緩沖層頂部上且厚度范圍為5-7nm的外延張應(yīng)變的硅層；生長(zhǎng)在所述應(yīng)變硅層頂部上、厚度范圍為3-5nm、且鍺含量y范圍為30-40％的外延Si1-yGey間隔層；生長(zhǎng)在所述間隔層頂部上、厚度范圍為2-8nm、n型摻雜濃度范圍為每立方厘米2×1018-2×1019、且鍺含量范圍為35-50％的外延Si1-zGez供給層；以及生長(zhǎng)在所述供給層頂部上、厚度范圍為0-3nm、且n型摻雜濃度范圍為每立方厘米5×1017-5×1019的外延張應(yīng)變的硅帽層。
2.權(quán)利要求1所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述Si1-yGey間隔層包含鍺含量y＝x+a，其中“a”的范圍為0-20％。
3.權(quán)利要求1所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述Si1-zGez供給層包含鍺含量z＝x+b，其中“b”的范圍為0-30％。
4.權(quán)利要求1所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述Si1-zGez供給層包括Si1-m-nGemCn層，其中m＝x+c，且“c”的范圍為0-20％，“n”的范圍為0.1-2％。
5.權(quán)利要求1所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，還包括形成在所述應(yīng)變硅帽層頂部上且等效氧化物厚度范圍為0-1nm的柵介質(zhì)層；形成在所述柵介質(zhì)層頂部上的柵導(dǎo)體；n型摻雜濃度大于每立方厘米5×1019的漏區(qū)；以及n型摻雜濃度大于每立方厘米5×1019的源區(qū)，其中，所述結(jié)構(gòu)形成高電子遷移率場(chǎng)效應(yīng)晶體管。
6.權(quán)利要求5所述的高電子遷移率場(chǎng)效應(yīng)晶體管，其中，所述Si1-zGez供給層的厚度范圍約為5-8nm，且薄層摻雜密度約為每平方厘米3×1012。
7.權(quán)利要求5所述的高電子遷移率場(chǎng)效應(yīng)晶體管，其中，所述Si1-zGez供給層的厚度約為4nm，且薄層摻雜密度約為每平方厘米2.4×1012。
8.權(quán)利要求6所述的高電子遷移率場(chǎng)效應(yīng)晶體管，其中，所述Si1-zGez供給層包括C含量約為1-1.5％的SiGeC層。
9.權(quán)利要求5所述的高電子遷移率場(chǎng)效應(yīng)晶體管，其中，所述柵介質(zhì)層選自單獨(dú)的硅的氧化物、氮化物、氮氧化物以及Hf、Al、Zr、La、Y、Ta的氧化物和硅化物、或它們的組合。
10.權(quán)利要求5所述的高電子遷移率場(chǎng)效應(yīng)晶體管，其中，所述柵導(dǎo)體選自單獨(dú)的Pt、Ir、W、Pd、Al、Au、Cu、Ti、Co、或它們的組合。
11.權(quán)利要求5所述的高電子遷移率場(chǎng)效應(yīng)晶體管，其中，所述柵導(dǎo)體是T柵幾何形狀、矩形幾何形狀、或多指幾何形狀之一。
12.權(quán)利要求5所述的高電子遷移率場(chǎng)效應(yīng)晶體管，其中，柵長(zhǎng)度的范圍為30-100nm。
13.權(quán)利要求5所述的高電子遷移率場(chǎng)效應(yīng)晶體管，其中，所述柵導(dǎo)體與所述漏區(qū)或源區(qū)之間的距離的范圍約為20-100nm。
14.權(quán)利要求5所述的高電子遷移率場(chǎng)效應(yīng)晶體管，還包括環(huán)繞柵電極的鈍化層，所述鈍化層的介電常數(shù)范圍為1-4。
15.一種高電子遷移率場(chǎng)效應(yīng)晶體管，它包括SGOI襯底，它包括鍺含量范圍為30-40％、厚度范圍為20-30nm、且p型摻雜濃度范圍為每立方厘米1×1014-5×1017的絕緣體上硅鍺層；生長(zhǎng)在所述硅鍺層頂部上、厚度范圍為20-30nm、且鍺含量x為30-40％的再生長(zhǎng)的Si1-xGex緩沖層；生長(zhǎng)在所述緩沖層頂部上且厚度范圍為5-7nm的外延張應(yīng)變的硅層；生長(zhǎng)在所述應(yīng)變硅層頂部上、厚度范圍為3-5nm、且鍺含量范圍為30-40％的外延Si1-yGey間隔層；生長(zhǎng)在所述間隔層頂部上、厚度范圍為2-8nm、n型摻雜濃度范圍為每立方厘米2×1018-2×1019、且鍺含量范圍為35-50％的外延Si1-zGez供給層；生長(zhǎng)在所述供給層頂部上、厚度范圍為0-3nm、且n型摻雜濃度范圍為每立方厘米5×1017-5×1019的外延張應(yīng)變的硅帽層；形成在所述應(yīng)變硅帽層頂部上且等效氧化物厚度范圍為0-1nm的柵介質(zhì)層；形成在所述柵介質(zhì)層頂部上的柵導(dǎo)體；n型摻雜濃度大于每立方厘米5×1019的漏區(qū)；以及n型摻雜濃度大于每立方厘米5×1019的源區(qū)。
16.一種高電子遷移率層半導(dǎo)體結(jié)構(gòu)，它包括SGOI襯底，它包括厚度范圍為10-50nm的絕緣體上Si1-xGex層；生長(zhǎng)在所述硅鍺層頂部上的厚度范圍為0-5nm的外延Si0.95Ge0.05籽層；生長(zhǎng)在所述籽層頂部上、厚度范圍為2-8nm且n型摻雜濃度范圍為每立方厘米1×1018-5×1019的外延Si1-zGez供給層；生長(zhǎng)在所述供給層頂部上且厚度范圍為3-5nm的外延Si1-yGey間隔層；生長(zhǎng)在所述間隔層頂部上且厚度范圍為3-10nm的外延張應(yīng)變的硅層；生長(zhǎng)在所述應(yīng)變硅層頂部上且厚度范圍為1-2nm的外延Si1-yGey間隔層；以及生長(zhǎng)在所述間隔層頂部上且厚度范圍為0-2nm的外延張應(yīng)變的硅帽層。
17.權(quán)利要求16所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述SGOI襯底包含鍺含量x范圍為30-50％的Si1-xGex層。
18.權(quán)利要求16所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述Si1-zGez供給層的鍺含量z＝x+a，其中“a”的范圍約為0-30％，而x的范圍為30-50％。
19.權(quán)利要求16所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述Si1-zGez供給層包括Si1-m-nGemCn層，其中m＝x+b，且“b”的范圍為0-30％，“n”的范圍為0.1-2％。
20.權(quán)利要求16所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述Si1-yGey間隔層包含鍺含量y＝x+c，其中“c”的范圍為0-20％。
21.權(quán)利要求16所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，還包括形成在所述應(yīng)變硅帽層頂部上且等效氧化物厚度范圍為0-1nm的柵介質(zhì)層；形成在所述柵介質(zhì)層頂部上的柵導(dǎo)體；n型摻雜濃度大于每立方厘米5×1019的漏區(qū)；以及n型摻雜濃度大于每立方厘米5×1019的源區(qū)，其中，所述結(jié)構(gòu)形成高電子遷移率場(chǎng)效應(yīng)晶體管。
22.權(quán)利要求21所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述Si1-zGez供給層的厚度約為5-8nm，且薄層摻雜密度約為每平方厘米3×1012。
23.權(quán)利要求21所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述Si1-zGez供給層的厚度約為4nm，且薄層摻雜密度約為每平方厘米2.4×1012。
24.權(quán)利要求21所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述Si1-zGez供給層包括C含量約為1-1.5％的SiGeC層。
25.權(quán)利要求21所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述柵介質(zhì)層選自單獨(dú)的硅的氧化物、氮化物、氮氧化物以及Hf、Al、Zr、La、Y、Ta的氧化物和硅化物、或它們的組合。
26.權(quán)利要求21所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述柵導(dǎo)體選自單獨(dú)的Pt、Ir、W、Pd、Al、Au、Cu、Ti、Co、或它們的組合。
27.權(quán)利要求21所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述柵導(dǎo)體是T柵幾何形狀、矩形幾何形狀、或多指幾何形狀之一。
28.權(quán)利要求21所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，柵長(zhǎng)度的范圍為30-100nm。
29.權(quán)利要求21所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述柵導(dǎo)體與所述漏區(qū)或源區(qū)之間的距離的范圍約為20-100nm。
30.權(quán)利要求21所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，還包括環(huán)繞柵電極的鈍化層，所述鈍化層的介電常數(shù)范圍為1-4。
31.一種高電子遷移率場(chǎng)效應(yīng)晶體管，它包括SGOI襯底，它包括鍺含量范圍為30-40％且厚度范圍為20-30nm的絕緣體上硅鍺層；生長(zhǎng)在所述硅鍺層頂部上、厚度范圍為2.5-8nm、n型摻雜濃度范圍為每立方厘米2×1018-2×1019、且鍺含量范圍為35-50％的外延Si1-zGez供給層；生長(zhǎng)在所述供給層頂部上、厚度范圍為3-5nm、且鍺含量范圍為30-40％的外延Si1-yGey間隔層；生長(zhǎng)在所述間隔層頂部上、厚度范圍為5-7nm、且摻雜濃度小于每立方厘米1×1016的外延張應(yīng)變的硅溝道層；生長(zhǎng)在所述硅溝道層頂部上、厚度范圍為1-2nm、且鍺含量范圍為30-40％的外延Si1-yGey間隔層；生長(zhǎng)在所述間隔層頂部上且厚度范圍為0-2nm的外延張應(yīng)變的硅帽層；形成在所述應(yīng)變硅帽層頂部上且等效氧化物厚度范圍為0-1nm的柵介質(zhì)層；形成在所述柵介質(zhì)層頂部上的柵導(dǎo)體；n型摻雜濃度大于每立方厘米5×1019的漏區(qū)；以及n型摻雜濃度大于每立方厘米5×1019的源區(qū)。
32.一種高電子遷移率層半導(dǎo)體結(jié)構(gòu)，它包括SGOI襯底，它包括厚度范圍為2-8nm且n型摻雜濃度范圍為每立方厘米1×1018-5×1019的Si1-zGez供給層；以及生長(zhǎng)在所述供給層頂部上且厚度范圍為3-5nm的外延Si1-yGey間隔層；生長(zhǎng)在所述間隔層頂部上且厚度范圍為3-10nm的外延張應(yīng)變的硅層；生長(zhǎng)在所述應(yīng)變硅層頂部上且厚度范圍為1-2nm的外延Si1-yGey間隔層；以及生長(zhǎng)在所述間隔層頂部上且厚度范圍為0-2nm的外延張應(yīng)變的硅帽層。
33.權(quán)利要求32所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述SGOI襯底包含范圍為30-50％的鍺含量“x”。
34.權(quán)利要求32所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述摻雜轉(zhuǎn)移的Si1-zGez供給層的鍺含量z＝x+a，其中“a”的范圍約為0-30％，并可以由晶片鍵合和智能切割工藝形成。
35.權(quán)利要求32所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述摻雜轉(zhuǎn)移的Si1-zGez供給層包括Si1-m-nGemCn層，其中m＝x+b，且“b”的范圍為0-30％，“n”的范圍為0.1-2％。
36.權(quán)利要求32所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述Si1-yGey間隔層包含鍺含量y＝x+c，其中“c”的范圍為0-20％。
37.權(quán)利要求32所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，還包括形成在所述應(yīng)變硅帽層頂部上且厚度小于1nm的柵介質(zhì)層；形成在所述柵介質(zhì)層頂部上的柵導(dǎo)體；n型摻雜濃度大于每立方厘米5×1019的漏區(qū)；以及n型摻雜濃度大于每立方厘米5×1019的源區(qū)。
38.權(quán)利要求37所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述摻雜轉(zhuǎn)移的Si1-zGez供給層的厚度約為5-8nm，且薄層摻雜密度約為每平方厘米3×1012。
39.權(quán)利要求37所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述摻雜轉(zhuǎn)移的Si1-zGez供給層的厚度約為4nm，且薄層摻雜密度約為每平方厘米2.4×1012。
40.權(quán)利要求32所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述摻雜轉(zhuǎn)移的Si1-zGez供給層包括C含量約為1-1.5％的SiGeC層。
41.權(quán)利要求37所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述柵介質(zhì)層選自單獨(dú)的硅的氧化物、氮化物、氮氧化物、以及Hf、Al、Zr、La、Y、Ta的氧化物和硅化物、或它們的組合。
42.權(quán)利要求37所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述柵導(dǎo)體選自單獨(dú)的Pt、Ir、W、Pd、Al、Au、Cu、Ti、Co、或它們的組合。
43.權(quán)利要求37所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述柵導(dǎo)體是T柵幾何形狀、矩形幾何形狀、或多指幾何形狀之一。
44.權(quán)利要求37所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，柵長(zhǎng)度的范圍為30-100nm。
45.權(quán)利要求37所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述柵導(dǎo)體與所述漏區(qū)或源區(qū)之間的距離的范圍約為20-100nm。
46.權(quán)利要求37所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，還包括環(huán)繞柵電極的鈍化層，所述鈍化層的介電常數(shù)范圍為1-4。
47.一種高電子遷移率層半導(dǎo)體結(jié)構(gòu)，它包括SGOI襯底，它包括厚度范圍為10-50nm且n型摻雜濃度范圍為每立方厘米1×1017-5×1019的絕緣體上硅鍺層；生長(zhǎng)在所述硅鍺層頂部上、厚度范圍為10-50nm、且用作底部間隔層的Si1-xGex再生長(zhǎng)緩沖層；生長(zhǎng)在所述再生長(zhǎng)緩沖層頂部上且厚度范圍為3-10nm的外延張應(yīng)變的硅層；生長(zhǎng)在所述應(yīng)變硅層頂部上且厚度范圍為3-5nm的外延Si1-yGey間隔層；生長(zhǎng)在所述間隔層頂部上、厚度范圍為2-8nm、且n型摻雜濃度范圍為每立方厘米1×1018-5×1019的外延Si1-zGez供給層；以及生長(zhǎng)在所述供給層頂部上、厚度范圍為0-3nm、且n型摻雜濃度范圍為每立方厘米5×1017-5×1019的外延張應(yīng)變的硅帽層。
48.權(quán)利要求47所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述SGOI襯底包含范圍為30-50％的鍺含量。
49.權(quán)利要求47所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述Si1-xGex再生長(zhǎng)緩沖層包含范圍為10-35％的鍺含量x。
50.權(quán)利要求47所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述Si1-yGey間隔層包含鍺含量y＝x+a，其中“a”的范圍為0-20％。
51.權(quán)利要求47所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述Si1-zGez供給層包含鍺含量z＝x+b，其中“b”的范圍為0-30％。
52.權(quán)利要求47所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述Si1-zGez供給層包括Si1-m-nGemCn層，其中m＝x+c，且“c”的范圍為0-20％，“n”的范圍為0.1-2％。
53.權(quán)利要求47所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，還包括形成在所述應(yīng)變硅帽層頂部上且等效氧化物厚度范圍為0-1nm的柵介質(zhì)層；形成在所述柵介質(zhì)層頂部上的柵導(dǎo)體；n型摻雜濃度大于每立方厘米5×1019的漏區(qū)；以及n型摻雜濃度大于每立方厘米5×1019的源區(qū)。
54.權(quán)利要求53所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述Si1-zGez供給層的厚度約為5-8nm，且薄層摻雜密度約為每平方厘米3×1012。
55.權(quán)利要求53所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述Si1-zGez供給層的厚度約為4nm，且薄層摻雜密度約為每平方厘米2.4×1012。
56.權(quán)利要求54所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述Si1-zGez供給層包括C含量約為1-1.5％的SiGeC層。
57.權(quán)利要求53所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述柵介質(zhì)層選自單獨(dú)的硅的氧化物、氮化物、氮氧化物以及Hf、Al、Zr、La、Y、Ta的氧化物和硅化物、或它們的組合。
58.權(quán)利要求53所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述柵導(dǎo)體選自單獨(dú)的Pt、Ir、W、Pd、Al、Au、Cu、Ti、Co、或它們的組合。
59.權(quán)利要求53所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述柵導(dǎo)體是T柵幾何形狀、矩形幾何形狀、或多指幾何形狀之一。
60.權(quán)利要求53所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，柵長(zhǎng)度的范圍為30-100nm。
61.權(quán)利要求53所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述柵導(dǎo)體與所述源區(qū)或漏區(qū)之間的距離的范圍約為20-100nm。
62.權(quán)利要求53所述的高電子遷移率層半導(dǎo)體結(jié)構(gòu)，還包括環(huán)繞柵電極的鈍化層，所述鈍化層的介電常數(shù)范圍為1-4。
63.一種高空穴遷移率層半導(dǎo)體結(jié)構(gòu)，它包括SGOI襯底，它包括厚度范圍為5-25nm且p型摻雜濃度范圍為每立方厘米1×1018-5×1019的外延Si1-jGej供給層；生長(zhǎng)在所述供給層頂部上且厚度范圍為3-7nm的外延Si1-kGek間隔層；生長(zhǎng)在所述間隔層頂部上且厚度范圍為5-20nm的外延壓應(yīng)變的Si1-mGem溝道層；以及生長(zhǎng)在所述應(yīng)變Si1-mGem溝道層頂部上且厚度范圍為2-10nm的外延應(yīng)變Si1-nGen帽層。
64.權(quán)利要求63所述的高空穴遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述Si1-jGej供給層包含范圍為30-70％的鍺含量j。
65.權(quán)利要求63所述的高空穴遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述Si1-kGek間隔層包含范圍為30-70％的鍺含量k。
66.權(quán)利要求63所述的高空穴遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述Si1-mGem溝道層包含范圍為60-100％的鍺含量m。
67.權(quán)利要求63所述的高空穴遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述應(yīng)變Si1-nGen帽層包含范圍為0-30％的鍺含量n。
68.權(quán)利要求63所述的高空穴遷移率層半導(dǎo)體結(jié)構(gòu)，還包括形成在所述柵介質(zhì)層頂部上的柵導(dǎo)體；p型摻雜濃度大于每立方厘米5×1019的漏區(qū)；以及p型摻雜濃度大于每立方厘米5×1019的源區(qū)。
69.權(quán)利要求68所述的高空穴遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述柵介質(zhì)層選自單獨(dú)的硅的氧化物、氮化物、氮氧化物以及Hf、Al、Zr、La、Y、Ta的氧化物和硅化物、或它們的組合。
70.權(quán)利要求68所述的高空穴遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述柵導(dǎo)體選自單獨(dú)的Pt、Ir、W、Pd、Al、Au、Cu、Ti、Co、或它們的組合。
71.權(quán)利要求68所述的高空穴遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述柵導(dǎo)體是T柵幾何形狀、矩形幾何形狀、或多指幾何形狀之一。
72.權(quán)利要求68所述的高空穴遷移率層半導(dǎo)體結(jié)構(gòu)，其中，柵長(zhǎng)度的范圍為30-100nm。
73.權(quán)利要求68所述的高空穴遷移率層半導(dǎo)體結(jié)構(gòu)，其中，所述柵導(dǎo)體與所述漏區(qū)或源區(qū)之間的距離的范圍約為20-100nm。
74.權(quán)利要求68所述的高空穴遷移率層半導(dǎo)體結(jié)構(gòu)，還包括環(huán)繞柵電極的鈍化層，所述鈍化層的介電常數(shù)范圍為1-4。
75.一種制備高電子遷移率層結(jié)構(gòu)的方法，它包括下列步驟a)提供在絕緣體上具有弛豫的Si1-xGex層的SGOI襯底；b)在所述Si1-xGex層頂部上形成Si0.95Ge0.05籽層；c)在所述Si0.95Ge0.05籽層頂部上形成再生長(zhǎng)的Si1-xGex緩沖層；d)在所述再生長(zhǎng)的Si1-xGex層頂部上形成應(yīng)變硅溝道層；e)在所述應(yīng)變硅層頂部上形成Si1-yGey間隔層；f)在所述Si1-yGey間隔層頂部上形成Si1-zGez供給層，將所述Si1-zGez供給層n型摻雜成濃度水平范圍為每立方厘米1×1018-5×1019原子；以及g)在所述Si1-zGez供給層頂部上形成硅帽層。
76.根據(jù)權(quán)利要求75的方法，其中，所述形成步驟b)-g)包括執(zhí)行UHVCVD工藝。
77.根據(jù)權(quán)利要求75的方法，其中，所述形成步驟b)-g)包括執(zhí)行MBE、RTCVD、LPCVD工藝之一。
78.根據(jù)權(quán)利要求75的方法，其中，所述層形成步驟b)-g)包括在450-600℃范圍的溫度下生長(zhǎng)各個(gè)層。
79.根據(jù)權(quán)利要求75的方法，其中，所述層形成步驟b)-g)包括在1-20毫托范圍的壓力下生長(zhǎng)各個(gè)層。
80.根據(jù)權(quán)利要求75的方法，其中，所述提供在絕緣體上具有弛豫的Si1-xGex層的SGOI襯底的步驟a)，還包括用離子注入或原位摻雜方法之一將絕緣體上的弛豫Si1-xGex層p型摻雜成濃度水平為每立方厘米1×1014-5×1017原子的步驟。
81.根據(jù)權(quán)利要求75的方法，其中，所述提供在絕緣體上具有弛豫的Si1-xGex層的SGOI襯底的步驟a)，還包括在形成SGOI襯底中轉(zhuǎn)移所述層之前，將弛豫Si1-xGex層預(yù)先摻雜成濃度水平為每立方厘米1×1014-5×1017的步驟。
82.根據(jù)權(quán)利要求75的方法，其中，所述形成Si1-zGez供給層的步驟f)，還包括單獨(dú)利用磷化氫氣體作為摻雜劑前體或其包括選自H2、He、Ne、Ar、Kr、Xe、N2的一種或多種元素的混合物來(lái)對(duì)所述Si1-zGez供給層進(jìn)行原位摻雜的步驟。
83.根據(jù)權(quán)利要求75的方法，包括借助于在保持SiH4∶GeH4氣流比率恒定的情況下將SiH4和GeH4的氣體流速降低3倍以上使之在降低了的生長(zhǎng)速率下來(lái)生長(zhǎng)所述Si1-zGez供給層以便得到更高的P穩(wěn)態(tài)濃度和瞬時(shí)結(jié)合。
84.根據(jù)權(quán)利要求82的方法，其中，所述磷化氫氣體摻雜劑前體的流速是一種線性攀升或漸變分布，使所述原位摻雜被執(zhí)行，而無(wú)須中斷外延生長(zhǎng)工藝。
85.根據(jù)權(quán)利要求82的方法，其中，在425-550℃范圍的溫度下生長(zhǎng)磷化氫摻雜的Si1-zGez層。
86.根據(jù)權(quán)利要求82的方法，還包括在425-550℃范圍的溫度下，用1-2％水平的碳對(duì)Si1-zGez供給層進(jìn)行摻雜。
87.根據(jù)權(quán)利要求75的方法，其中，所述形成n型Si1-zGez供給層的步驟f)，還包括使用AsH3或SbH3之一的摻雜前體的步驟。
88.一種制備高電子遷移率層結(jié)構(gòu)的方法，它包括下列步驟a)提供在絕緣體上具有弛豫的Si1-xGex層的SGOI襯底；b)在所述弛豫Si1-xGex層頂部上形成再生長(zhǎng)的Si1-xGex緩沖層；c)在所述再生長(zhǎng)的Si1-xGex層頂部上形成應(yīng)變硅溝道層；d)在所述應(yīng)變硅層頂部上形成Si1-yGey間隔層；e)在所述Si1-yGey間隔層頂部上形成Si1-zGez供給層，將所述Si1-zGez供給層n型摻雜成濃度水平范圍為每立方厘米1×1018-5×1019原子；以及f)在所述Si1-zGez供給層頂部上形成硅帽層。
89.一種制備高電子遷移率層結(jié)構(gòu)的方法，它包括下列步驟a)提供在絕緣體上具有弛豫的Si1-xGex層的SGOI襯底；b)在所述SiGe層頂部上形成外延Si0.95Ge0.05籽層；c)在所述間隔層頂部上形成外延Si1-zGez供給層，并將所述供給層摻雜成具有范圍為每立方厘米1×1018-5×1019原子的n型摻雜劑濃度；d)在所述供給層頂部上形成外延Si1-yGey間隔層，并使其厚度為3-5nm；e)在所述間隔層頂部上形成外延張應(yīng)變的硅層；f)在所述應(yīng)變硅層頂部上形成外延Si1-yGey間隔層，并使其厚度為1-2nm；以及g)在所述供給層頂部上形成外延張應(yīng)變硅帽層，并使其厚度為0-2nm。
90.一種制備高電子遷移率層結(jié)構(gòu)的方法，它包括下列步驟a)提供在絕緣體上具有Si1-xGex供給層的SGOI襯底，并將Si1-xGex供給層n型摻雜成范圍為每立方厘米1×1018-5×1019原子的濃度水平；b)在上述摻雜的Si1-xGex層上形成外延Si1-yGey間隔層；c)在所述間隔層頂部上形成外延張應(yīng)變硅溝道層；d)在所述應(yīng)變硅溝道層頂部上形成外延Si1-yGey間隔層；以及e)在所述間隔層頂部上形成外延應(yīng)變的硅層。
91.權(quán)利要求90所述的方法，還包括用離子注入或原位摻雜方法將絕緣體上的Si1-xGex層n型摻雜成每立方厘米1×1018-5×1019原子的濃度水平的步驟。
92.權(quán)利要求90所述的方法，還包括在形成SGOI襯底中的層轉(zhuǎn)移之前，將Si1-xGex層預(yù)先摻雜成每立方厘米1×1018-5×1019原子的濃度水平的步驟。
93.一種制備高電子遷移率層結(jié)構(gòu)的方法，它包括下列步驟a)提供在絕緣體上包括弛豫的SiGe層的SGOI襯底，使SiGe層的厚度為10-50nm，并將所述弛豫的SiGe層摻雜成具有范圍為每立方厘米1×1014-5×1017原子的n型摻雜濃度；b)形成生長(zhǎng)在所述SiGe層頂部上的Si1-xGex再生長(zhǎng)緩沖層，并使其厚度范圍為10-50nm；c)在所述再生長(zhǎng)的緩沖層頂部上形成外延張應(yīng)變的硅層，并使其厚度范圍為3-10nm；d)在所述應(yīng)變硅層頂部上形成外延Si1-yGey間隔層，并使其厚度范圍為3-5nm；e)在所述間隔層頂部上形成外延Si1-zGez供給層，并使其厚度范圍為2-8nm并具有范圍為每立方厘米1×1018-5×1019的n型摻雜濃度；以及f)形成生長(zhǎng)在所述供給層頂部上的外延張應(yīng)變硅帽層，使其厚度范圍為0-3nm并具有范圍為每立方厘米5×1017-5×1019的n型摻雜濃度。
94.一種制備高空穴遷移率層結(jié)構(gòu)的方法，它包括下列步驟a)提供在絕緣體上具有弛豫的Si1-jGej層的SGOI襯底；b)在所述摻雜的Si1-jGej層頂部上形成Si1-kGek間隔層；c)在所述Si1-kGek間隔層頂部上形成壓應(yīng)變的Si1-mGem溝道層；以及d)在所述壓應(yīng)變Si1-mGem溝道層頂部上形成Si1-nGen間隔層。
95.權(quán)利要求94所述的方法，還包括用離子注入或原位摻雜方法將Si1-jGej層p型摻雜成范圍為每立方厘米1×1018-5×1019原子的濃度水平的步驟。
96.權(quán)利要求94所述的方法，在形成SGOI襯底中的層轉(zhuǎn)移之前，可以將弛豫的Si1-jGej層p型預(yù)先摻雜成每立方厘米1×1018-5×1019硼原子的濃度水平。
全文摘要
一種硅和硅鍺基半導(dǎo)體MODFET器件設(shè)計(jì)以及制造方法。此MODFET設(shè)計(jì)包括高遷移率層結(jié)構(gòu)，能夠超高速、低噪聲用于包括RF、微波、亞毫米波、以及毫米波的各種通信用途。外延的場(chǎng)效應(yīng)晶體管層結(jié)構(gòu)包括組合硅和硅鍺層的高遷移率應(yīng)變n溝道和p溝道晶體管的臨界(垂直和橫向)器件按比例縮小以及層結(jié)構(gòu)設(shè)計(jì)，用以在超薄的SOI或SGOI襯底上形成能夠得到大幅度改善了的RF性能的最佳調(diào)制摻雜的異質(zhì)結(jié)構(gòu)。
文檔編號(hào)H01L29/10GK1894782SQ200480024784
公開日2007年1月10日 申請(qǐng)日期2004年8月27日 優(yōu)先權(quán)日2003年8月29日
發(fā)明者趙澤安, C·歐陽(yáng)齊慶 申請(qǐng)人:國(guó)際商業(yè)機(jī)器公司