專利名稱：具有獨(dú)立柵極結(jié)構(gòu)的晶體管的制作方法
技術(shù)領(lǐng)域：
本發(fā)明通常涉及一種晶體管，具體地，涉及一種制造具有獨(dú)立柵極結(jié)構(gòu)的晶體管的方法。
背景技術(shù)：
具有與溝道區(qū)側(cè)壁相鄰的柵極結(jié)構(gòu)的晶體管用于實(shí)現(xiàn)半導(dǎo)體器件中的電路。這種晶體管的一個(gè)例子是FinFET晶體管。典型地，F(xiàn)inFET晶體管包括位于垂直于襯底延伸的“鰭片”結(jié)構(gòu)中的溝道區(qū)，和包括沿著鰭片結(jié)構(gòu)的溝道側(cè)設(shè)置的垂直柵極元件的柵極結(jié)構(gòu)。在一些實(shí)施例中，溝道區(qū)在向上延伸的源極區(qū)和漏極區(qū)之間延伸。FinFET的一個(gè)例子在美國專利6,413,802中示出。
對于半導(dǎo)體器件，希望實(shí)現(xiàn)具有與溝道區(qū)的每個(gè)側(cè)壁相鄰設(shè)置的獨(dú)立柵極結(jié)構(gòu)的晶體管。然而，制造這種晶體管可能非常困難。例如，美國專利6,433,609的圖2B示出了具有獨(dú)立柵極結(jié)構(gòu)的FinFET。然而，該專利提出一種方法，其中由于在鰭片結(jié)構(gòu)頂部上柵極結(jié)構(gòu)分離中的對準(zhǔn)問題而造成該方法制造困難。
希望得到一種改進(jìn)的方法，用于制造具有獨(dú)立柵極結(jié)構(gòu)的晶體管。


對于本領(lǐng)域技術(shù)人員來講，通過參考附圖，可以較好地理解本發(fā)明，且其很多的目的、特征和優(yōu)點(diǎn)都是顯而易見的。
圖1是在根據(jù)本發(fā)明的晶體管制造步驟期間，半導(dǎo)體晶片的一個(gè)實(shí)施例的局部側(cè)面截面圖。
圖2是在根據(jù)本發(fā)明的晶體管的另一制造步驟期間，半導(dǎo)體晶片的一個(gè)實(shí)施例的局部側(cè)面截面圖。
圖3是在根據(jù)本發(fā)明的晶體管的另一制造步驟期間，半導(dǎo)體晶片的一個(gè)實(shí)施例的局部等大圖。
圖4是在根據(jù)本發(fā)明的晶體管的另一制造步驟期間，半導(dǎo)體晶片的一個(gè)實(shí)施例的局部側(cè)面截面圖。
圖5是在根據(jù)本發(fā)明的晶體管的另一制造步驟期間，半導(dǎo)體晶片的一個(gè)實(shí)施例的局部側(cè)面截面圖。
圖6是在根據(jù)本發(fā)明的晶體管的另一制造步驟期間，半導(dǎo)體晶片的一個(gè)實(shí)施例的局部側(cè)面截面圖。
圖7是在根據(jù)本發(fā)明的晶體管的另一制造步驟期間，半導(dǎo)體晶片的一個(gè)實(shí)施例的局部側(cè)面截面圖。
圖8是在根據(jù)本發(fā)明的晶體管的另一制造步驟期間，半導(dǎo)體晶片的一個(gè)實(shí)施例的局部側(cè)面截面圖。
圖9是在根據(jù)本發(fā)明的晶體管的另一制造步驟期間，半導(dǎo)體晶片的一個(gè)實(shí)施例的局部等大圖。
圖10是在根據(jù)本發(fā)明的晶體管的另一制造步驟期間，半導(dǎo)體晶片的一個(gè)實(shí)施例的局部側(cè)面截面圖。
圖11是在根據(jù)本發(fā)明的晶體管的制造步驟期間，半導(dǎo)體晶片的另一實(shí)施例的局部側(cè)面截面圖。
圖12是在根據(jù)本發(fā)明的晶體管另一制造步驟期間，半導(dǎo)體晶片的另一實(shí)施例的局部側(cè)面截面圖。
圖13是在根據(jù)本發(fā)明的晶體管另一制造步驟期間，半導(dǎo)體晶片的另一實(shí)施例的局部側(cè)面截面圖。
圖14是在根據(jù)本發(fā)明的晶體管另一制造步驟期間，半導(dǎo)體晶片的另一實(shí)施例的局部側(cè)面截面圖。
圖15是在根據(jù)本發(fā)明的晶體管另一制造步驟期間，半導(dǎo)體晶片的另一實(shí)施例的局部側(cè)面截面圖。
圖16是在根據(jù)本發(fā)明的晶體管的另一制造步驟期間，半導(dǎo)體晶片的另一實(shí)施例的局部等大圖。
圖17是根據(jù)本發(fā)明的晶體管的另一實(shí)施例的局部切除頂視圖。
圖18是根據(jù)本發(fā)明的存儲器陣列的一個(gè)實(shí)施例的概略圖。
圖19列出了根據(jù)本發(fā)明施加到用于編程、擦除和讀取存儲器陣列的電荷儲存位置的存儲器陣列的位線和字線的一組電壓的一個(gè)實(shí)施例的表格。
圖20列出了根據(jù)本發(fā)明施加到用于編程、擦除和讀取存儲器陣列的另一電荷儲存位置的存儲器陣列的位線和字線的一組電壓的一個(gè)實(shí)施例的表格。
圖21列出了根據(jù)本發(fā)明施加到用于編程、擦除和讀取存儲器陣列的電荷儲存位置的存儲器陣列的位線和字線的一組電壓的另一實(shí)施例的表格。
圖22列出了根據(jù)本發(fā)明施加到用于編程、擦除和讀取存儲器陣列的另一電荷儲存位置的存儲器陣列的位線和字線的一組電壓的另一實(shí)施例的表格。
除非另有說明，在不同的附圖中使用相同的參考標(biāo)記表示相同的部件。
具體實(shí)施例方式
以下提出用于實(shí)施本發(fā)明的一種模式的詳細(xì)說明。該說明意在說明本發(fā)明而不作為限制。
圖1示出了在具有根據(jù)本發(fā)明的獨(dú)立柵極結(jié)構(gòu)的晶體管制造步驟期間，半導(dǎo)體晶片的一個(gè)實(shí)施例的局部側(cè)面截面圖。晶片101包括具有絕緣層103的襯底。結(jié)構(gòu)104形成于絕緣層103上方。結(jié)構(gòu)104包括形成于絕緣層103上方的半導(dǎo)體結(jié)構(gòu)部分105、形成于半導(dǎo)體結(jié)構(gòu)部分105和層103上方的介電部分111(例如，二氧化硅)、以及位于部分111和部分105上方的氮化物部分109。在一個(gè)實(shí)施例中，結(jié)構(gòu)104以如下方式形成在層103上方淀積半導(dǎo)體材料層4，在半導(dǎo)體材料層上方形成介電層(例如，通過半導(dǎo)體層的熱氧化或通過高K介電材料的原子層淀積)，然后在介電材料上方淀積氮化物層。然后圖案化半導(dǎo)體層、介電層和氮化物層以形成結(jié)構(gòu)104。之后，在半導(dǎo)體結(jié)構(gòu)部分105的側(cè)壁上形成介電層106。如以下將示出的，溝道區(qū)和晶體管的電流端子區(qū)形成在結(jié)構(gòu)104的半導(dǎo)體結(jié)構(gòu)部分105中。在一個(gè)實(shí)施例中，半導(dǎo)體結(jié)構(gòu)部分105由鍵合在絕緣層103上的外延硅制成。在另一實(shí)施例中，部分105可由多晶硅或其它半導(dǎo)體材料制成。在一個(gè)實(shí)施例中，結(jié)構(gòu)104是FinFET的鰭片結(jié)構(gòu)。在另一實(shí)施例中，部分109可由可用作硬掩模的其他材料(例如，其它的介電材料)制成。
參考圖2，在晶片101上方、也在結(jié)構(gòu)104上方淀積共形的多晶硅層203。如以下將示出的，多晶硅層203用來形成FinFET晶體管的獨(dú)立柵極結(jié)構(gòu)。在另一實(shí)施例中，層203可由如鎢、鉭、氮硅化鉭、硅化物如硅化鈷或硅化鎳、鍺、硅鍺、其它金屬或其組合的柵極材料制成。在示出的實(shí)施例中，然后在層203上方淀積共形氮化物層205。在一個(gè)實(shí)施例中，層205用作抗反射覆層和用作蝕刻層203的硬掩模。一些實(shí)施例中可不包括層205。在一些實(shí)施例中，可在淀積層205之前摻雜層203。在這些實(shí)施例中，可以用不同能量、角度和/或種類的單次或多次注入來摻雜層205。例如，在一個(gè)實(shí)施例中，層203相對于圖2中示出的圖的左側(cè)可用第一摻雜劑以第一角度進(jìn)行摻雜，以提供具有第一導(dǎo)電類型的部分，且層203相對于圖2中示出的圖的右側(cè)可以以相對于圖2中示出的圖的第二角度進(jìn)行摻雜，以提供具有第二導(dǎo)電類型的部分。
圖3是在層205和203經(jīng)圖案化以形成柵極結(jié)構(gòu)301之后的局部等大圖。在一些實(shí)施例中，層205和203通過利用常規(guī)光刻技術(shù)來圖案化。在圖案化期間，位于結(jié)構(gòu)104上方但不位于柵極結(jié)構(gòu)301下方氮化物部分109的部分被移除。在其它實(shí)施例中，該部分氮化物部分109可以在制造期間的之后的步驟中移除。
結(jié)構(gòu)104包括位于結(jié)構(gòu)104的部分105的每一個(gè)端部的電流端子303和305。在獲得的晶體管結(jié)構(gòu)是場效應(yīng)晶體管(FET)的一個(gè)實(shí)施例中，區(qū)域303和305分別用作源和漏區(qū)。此時(shí)可通過例如離子注入或等離子摻雜來摻雜區(qū)域303和305。
圖4示出了在晶片101上方淀積平面層403之后的晶片101的局部截面圖。在一些實(shí)施例中，層403可由例如光致抗蝕劑、旋涂玻璃或有機(jī)抗反射覆層材料制成。層403可由化學(xué)機(jī)械拋光或回流之后的旋涂技術(shù)或化學(xué)汽相淀積技術(shù)來形成。
圖5示出了在層403已經(jīng)回蝕刻至位于結(jié)構(gòu)104上方的氮化物層203的部分505的頂部以下的水平之后的晶片101，以暴露出部分505。在一個(gè)實(shí)施例中，可通過例如常規(guī)干法或濕法蝕刻技術(shù)回蝕刻層403。在示出的實(shí)施例中，在回蝕刻之后，層403至少足夠厚以覆蓋層205的部分503，以便可以通過蝕刻而不移除部分503來移除層205的部分505。
在其它實(shí)施例中，獲得的如在圖5中示出的層403的結(jié)構(gòu)可通過將層403的材料平面淀積至圖5中示出的水平或至其它希望的水平來形成。
圖6示出了與在已經(jīng)通過蝕刻移除了位于結(jié)構(gòu)104上方的氮化物層205的部分505之后的與圖5相同的視圖。如圖6中所示的層403保護(hù)層205的部分503在蝕刻部分505期間不被移除。
參考圖7，在移除了層205的部分505之后，先前位于移除的層205的部分505下方的層203的部分通過無磨蝕劑蝕刻(例如，濕法或干法)來移除，以形成獨(dú)立柵極結(jié)構(gòu)701和703。層403(沿著層205的殘留部分)保護(hù)層203的部分707和709在蝕刻層203期間不被移除。柵極結(jié)構(gòu)701和703每個(gè)都具有沿著結(jié)構(gòu)104的側(cè)壁設(shè)置的垂直部分。
利用用于形成獨(dú)立柵極結(jié)構(gòu)的平面層可允許移除柵極材料部分以形成用于晶體管的分離的柵極結(jié)構(gòu)而不需額外的掩膜步驟。在一些實(shí)施例中，平面層允許柵極結(jié)構(gòu)的部分位于將移除的結(jié)構(gòu)104的上方而不移除用于形成獨(dú)立柵極結(jié)構(gòu)的柵極結(jié)構(gòu)部分。在一些實(shí)施例中，由于包括在結(jié)構(gòu)104上方配置的柵極材料的共形層部分自平面層暴露，所以可以通過例如蝕刻移除這些部分以隔離柵極結(jié)構(gòu)而不使用額外的掩膜步驟。因此，可以避免前面描述的在形成分立柵極中的對準(zhǔn)問題。
圖8示出了與移除了層403和205的殘留部分之后的與圖7相同的視圖。在一些實(shí)施例中，這些層可以通過濕法或干法蝕刻來移除。在其它實(shí)施例中，不移除層403和205的殘留部分。
圖9示出了圖8中示出的晶體管的等大圖。在后面的處理步驟中，間隙壁和晶體管的硅化物層通過常規(guī)半導(dǎo)體技術(shù)來形成。區(qū)域903和905用作電流端子觸點(diǎn)(例如，作為FET的源/漏極觸點(diǎn))。而且，區(qū)域907和909用作柵極結(jié)構(gòu)701和703各自的柵極觸點(diǎn)。
圖10示出了在區(qū)域907和909上方分別形成柵極通孔1003和1005之后的與圖8相同的視圖。示出了低K介電材料1009淀積在獲得的晶體管結(jié)構(gòu)上方?？稍诰?01上進(jìn)行這里未示出或描述的其它常規(guī)處理步驟，以形成半導(dǎo)體器件的其它常規(guī)結(jié)構(gòu)(例如，互聯(lián)和鈍化層)。之后，分離晶片以分離晶片上的集成電路。
具有根據(jù)本發(fā)明的獨(dú)立柵極結(jié)構(gòu)的晶體管可由其它工藝制成。例如，平面層403的形成和位于結(jié)構(gòu)104上方的柵極材料部分(例如，在層203中)的移除可在如上關(guān)于圖10所述的形成間隙壁和/或硅化物之后進(jìn)行。而且，具有獨(dú)立柵極結(jié)構(gòu)的晶體管可能在不利用工序共形氮化物層205的情況下制得。通過這些實(shí)施例，可形成平面層403，以便暴露位于結(jié)構(gòu)104上方的柵極材料(例如，203)層的頂部部分以進(jìn)行蝕刻。
在一些實(shí)施例中，獨(dú)立柵極結(jié)構(gòu)可通過硬連線(例如，在柵極結(jié)構(gòu)之間延伸的導(dǎo)電材料)或通過其它的晶體管耦合到一起，其中其它的晶體管允許柵極結(jié)構(gòu)選擇性地耦合到一起。
圖11-17列出了在制造具有根據(jù)本發(fā)明的獨(dú)立柵極結(jié)構(gòu)的晶體管的另一實(shí)施例中，在各步驟期間半導(dǎo)體晶片的視圖。形成的該晶體管在晶體管的柵極和溝道區(qū)之間也包括電荷儲存位置。如下面將描述的，這種晶體管可用作用于在電荷儲存位置中存儲數(shù)據(jù)的非易失性存儲器件。
晶片1101包括具有絕緣層1103的襯底。結(jié)構(gòu)1104已經(jīng)形成于絕緣層1103的上方。在一個(gè)實(shí)施例中，結(jié)構(gòu)1104是具有電荷儲存位置的FinFET晶體管的“鰭片”結(jié)構(gòu)。結(jié)構(gòu)1104包括形成于絕緣層1103上方的半導(dǎo)體結(jié)構(gòu)部分1105，介電部分1111(例如，二氧化硅)形成于半導(dǎo)體結(jié)構(gòu)部分1105和層1103的上方，和氮化物層1109位于部分1111和部分1105上方。在一個(gè)實(shí)施例中，通過以下方式形成結(jié)構(gòu)1104在層1103上方淀積半導(dǎo)體材料層，在半導(dǎo)體材料層上方形成介電層(例如，通過半導(dǎo)體層的熱氧化或通過高K介電材料的原子層淀積)，然后在介電材料上方淀積氮化物層。然后圖案化半導(dǎo)體層、介電層和氮化物層以形成其中半導(dǎo)體層的側(cè)壁、介電材料部分1111和氮化物部分1109相互平接的結(jié)構(gòu)。在示出的實(shí)施例中，然后修整殘留的半導(dǎo)體層部分(例如，通過具有各向同性分量的干法蝕刻)以使殘留的半導(dǎo)體層的側(cè)壁凹進(jìn)以形成圖11中示出的部分1105。在其它實(shí)施例中，不修整結(jié)構(gòu)部分1105。在一些實(shí)施例中，在通過常規(guī)半導(dǎo)體處理技術(shù)圖案化半導(dǎo)體材料層之前摻雜結(jié)構(gòu)部分1105，以提供具有特定導(dǎo)電類型的部分105的溝道區(qū)。
之后，介電層1107形成于半導(dǎo)體結(jié)構(gòu)部分1105的側(cè)壁上。如下面將示出的，溝道區(qū)和電流端子區(qū)形成于部分1105中。在一個(gè)實(shí)施例中，半導(dǎo)體結(jié)構(gòu)部分1105由鍵合在絕緣層1103上的外延硅制成。在其它實(shí)施例中，部分1105由多晶硅或其它的半導(dǎo)體材料制成。在一個(gè)實(shí)施例中，結(jié)構(gòu)1104是FinFET的鰭片結(jié)構(gòu)。
參考圖12，然后在包括結(jié)構(gòu)1104的晶片1101上方淀積電荷存儲材料的層1203。在一個(gè)實(shí)施例中，層1203包括導(dǎo)電材料如多晶硅的層(例如，如同浮置柵晶體管)。在其它實(shí)施例中，層1203可包括其它類型的電荷存儲材料，包括具有多種電荷俘獲成分的材料(例如，如同薄膜晶體管中的氮化硅)。在其它實(shí)施例中，層1203可包括離散的電荷存儲材料(例如，嵌入在介電層中的硅納米晶體)。在一些實(shí)施例中，納米晶體尺寸為2-10nm且具有3-10e^11/em^2的密度。在其它的實(shí)施例中，層1203可由多層制成，該多層例如為硅納米晶體層和淀積在硅納米晶體層上方的氮化硅層或嵌入在兩層介電材料之間的硅納米晶體層。
圖13示出了在對層1203進(jìn)行蝕刻以移除位于氮化物部分1109上方和位于絕緣層1103上的層1203部分之后的晶片1101的局部截面圖。隨后，將蝕刻殘留的層1203部分以形成位于結(jié)構(gòu)1104的相對的側(cè)壁上的隔離的電荷存儲結(jié)構(gòu)1307和1305。在一個(gè)實(shí)施例中，用各向異性干法蝕刻來蝕刻層1203，以形成存儲結(jié)構(gòu)1307和1305。在其中電荷存儲材料由高電阻材料制成，以使得存在極小或不存在漏電流的一些實(shí)施例中，不蝕刻層1203。在這種實(shí)施例中，具有電荷儲存位置的電荷存儲結(jié)構(gòu)是鄰近層1203的部分。
圖14示出了在已經(jīng)在晶片1101上方淀積了控制介質(zhì)的共形層1403之后和在已經(jīng)在層1403上方淀積了柵極材料的共形層1407之后，晶片1101的局部截面圖。
在淀積了柵極材料層1407之后，進(jìn)一步處理晶片以形成兩個(gè)柵極結(jié)構(gòu)，如上面參考圖2-8所述的每個(gè)相似處理。例如，與圖2中的氮化物層205相類似的氮化物層(未示出)淀積在層1407上方。然后圖案化氮化物層和層1407以形成與圖3中示出的柵極結(jié)構(gòu)301相類似的柵極結(jié)構(gòu)。在一些實(shí)施例中，在蝕刻層1407之后蝕刻位于介電層1107的側(cè)面上且不在柵極結(jié)構(gòu)下面的電荷存儲層1203部分。在形成柵極結(jié)構(gòu)之后，形成平面層(與圖5中的層1403相類似)，其中暴露位于結(jié)構(gòu)1104上方的氮化物層部分(見圖5和其中討論的文字)。在移除了氮化物層的暴露部分之后，然后以與在圖6-8中提出并在其中討論的相類似的方式蝕刻位于結(jié)構(gòu)1104上方的柵極材料，以形成柵極結(jié)構(gòu)1505和1503(見圖15)。
圖15示出了在形成柵極結(jié)構(gòu)1505和1503之后晶片1101的局部側(cè)面截面圖。圖16是圖15中示出的晶體管結(jié)構(gòu)的局部等大圖。區(qū)域1607和1605用作電流端子區(qū)，其中1611和1613用作這些區(qū)域的電流端子觸點(diǎn)(例如，作為FET的源極/漏極觸點(diǎn))。而且，區(qū)域1620和1617分別用作柵極結(jié)構(gòu)1505和1503的柵極觸點(diǎn)。
在一些實(shí)施例中，摻雜柵極結(jié)構(gòu)1503和1505。在一個(gè)實(shí)施例中，在柵極材料層上方淀積氮化物層(例如205)之前，摻雜這些柵極結(jié)構(gòu)材料。而且，在一些實(shí)施例中，在形成柵極結(jié)構(gòu)1505和1503之后，摻雜電流端子區(qū)1607和1605以提供與半導(dǎo)體結(jié)構(gòu)部分1105的溝道區(qū)導(dǎo)電類型不同的導(dǎo)電類型。
在下面的處理步驟中，在晶體管結(jié)構(gòu)1621上方通過常規(guī)的半導(dǎo)體技術(shù)形成硅化物層、間隙壁、柵極通孔和電流端子通孔。也在獲得的晶體管結(jié)構(gòu)1621上方淀積低K介電材料(例如，1009)?？稍诰?101上進(jìn)行這里未示出或描述的其它常規(guī)的處理步驟，以形成其它的集成電路的常規(guī)結(jié)構(gòu)(例如，互聯(lián)和鈍化層)。
圖16中示出的獲得的晶體管結(jié)構(gòu)1621可用作具有四個(gè)隔離的電荷儲存位置(其為每個(gè)分別在電荷存儲結(jié)構(gòu)1305和1307中的兩個(gè))的非易失性存儲單元，其中每個(gè)隔離的電荷儲存位置存儲一個(gè)數(shù)據(jù)位。
圖17是圖16中示出的晶體管結(jié)構(gòu)1621的局部剖面頂視圖。電荷存儲結(jié)構(gòu)1305包括兩個(gè)電荷儲存位置1709和1711，且電荷結(jié)構(gòu)1307包括兩個(gè)電荷儲存位置1713和1705。通過將電壓施加于電流端子區(qū)1605和1607及柵極結(jié)構(gòu)1503和1505，可以對這四個(gè)電荷儲存位置進(jìn)行編程、讀取和/或擦除。
在一個(gè)實(shí)施例中，晶體管結(jié)構(gòu)1621起到兩個(gè)功能MOSFET晶體管的作用，該兩個(gè)MOSFET晶體管共享源極/漏極區(qū)，且每一個(gè)具有兩個(gè)電荷儲存位置。柵極結(jié)構(gòu)1503用作一個(gè)功能晶體管的柵極，而柵極結(jié)構(gòu)1505用作另一個(gè)功能晶體管的柵極。電荷儲存位置1709和1711用作將柵極結(jié)構(gòu)1503作為其柵極的功能晶體管的電荷儲存位置。電荷儲存位置1713和1705用作將柵極結(jié)構(gòu)1505作為其柵極的功能晶體管的電荷儲存位置。
在示出的實(shí)施例中，半導(dǎo)體結(jié)構(gòu)部分1105包括位于電流端子區(qū)1605和1607之間的溝道區(qū)1725(由虛線近似地區(qū)分)。摻雜溝道區(qū)1725以提供第一導(dǎo)電類型，和摻雜電流端子區(qū)1605和1607以提供第二導(dǎo)電類型。
在操作晶體管結(jié)構(gòu)1621期間，當(dāng)將電壓施加到超出與柵極結(jié)構(gòu)1503相關(guān)的功能晶體管的電壓閾值的柵極結(jié)構(gòu)1503時(shí)，反轉(zhuǎn)區(qū)沿著與柵極結(jié)構(gòu)1503相鄰的溝道區(qū)1725的側(cè)壁形成。當(dāng)將電壓施加到超出與那個(gè)柵極結(jié)構(gòu)相關(guān)的功能晶體管的電壓閾值的柵極結(jié)構(gòu)1505時(shí)，反轉(zhuǎn)層沿著與柵極結(jié)構(gòu)1505相鄰的溝道區(qū)1725的側(cè)壁形成。在一些其中部分1105在柵極結(jié)構(gòu)1503和1505之間相對薄的實(shí)施例中，形成反轉(zhuǎn)層的區(qū)域相交疊。
可將電荷注入到每個(gè)電荷儲存位置(例如，通過熱載流子注入)，以增加與那個(gè)電荷儲存位置相關(guān)的功能晶體管的閾值電壓。例如，為了在電荷儲存位置1709中存儲電荷，將正向電壓(Vpp)施加到柵極結(jié)構(gòu)1503，將1/2Vpp施加到電流端子區(qū)1605，和將地電勢施加到電流端子區(qū)1607和柵極結(jié)構(gòu)1505。
可以相互獨(dú)立地讀取每個(gè)電荷儲存位置。將正向電壓(Vdd)施加到與電荷儲存位置相鄰的柵極結(jié)構(gòu)和將正向電壓(Vdd)施加到與電荷儲存位置相對一側(cè)上的電流端子，將有效地讀取存儲在電荷儲存位置中的電荷，而不被存儲在其它電荷儲存位置中的電荷影響。例如，為了讀電荷儲存位置1709，將正向電壓施加到柵極結(jié)構(gòu)1503和電流端子區(qū)1607，同時(shí)地電勢(VSS)施加到柵極結(jié)構(gòu)1505和電流端子區(qū)1605。施加到電流端子區(qū)1607的電壓足夠正向以使其有效地掩膜或遮蓋在電荷儲存位置1711中出現(xiàn)的任何電荷。以這種方式，通過溝道區(qū)的電流主要由存儲在位置1709中的電荷影響，而不由存儲在任何其它電荷儲存位置中的電荷影響。
為了擦除存儲在電荷儲存位置中的電荷，可使用熱空穴注入技術(shù)。例如，為了擦除存儲在電荷儲存位置1709中的電荷，將負(fù)向電壓(-Vpp)施加到柵極結(jié)構(gòu)1503，并將正向電壓(Vpp)施加到電流端子區(qū)1605、與電荷儲存位置1709相鄰的那個(gè)電流端子。將地電勢(Vss)施加到電流端子區(qū)1605和柵極結(jié)構(gòu)1505。
在另一個(gè)實(shí)施例中，通過將負(fù)向電壓(-Vpp)施加到柵極結(jié)構(gòu)1503和1505，并將正向電壓(Vpp)施加到電流端子區(qū)1605和1607，可以同時(shí)擦除結(jié)構(gòu)1621的電荷儲存位置。
在其它實(shí)施例中，可以使用其它的編程、讀取和/或擦除技術(shù)以編程、讀取和/或擦除在晶體管結(jié)構(gòu)1621的電荷存儲位置中的電荷。例如，可以使用用于讀取具有兩個(gè)存儲位置的非易失性存儲單元的其它常規(guī)技術(shù)。
在其它的實(shí)施例中，可使用晶體管結(jié)構(gòu)1621以使其只實(shí)現(xiàn)兩個(gè)電荷儲存位置。在一個(gè)這種實(shí)施例中，第一電荷儲存位置位于電荷存儲結(jié)構(gòu)1305中，和第二電荷儲存位置位于電荷存儲結(jié)構(gòu)1307中。通過這些實(shí)施例，將晶體管結(jié)構(gòu)1621用作每個(gè)功能晶體管包括電荷儲存位置的兩個(gè)功能晶體管。在這種實(shí)施例的一個(gè)例子中，電荷存儲層可以由導(dǎo)電材料(例如，多晶硅)制成，如同浮置柵晶體管。
在只具有兩個(gè)電荷儲存位置的其它實(shí)施例中，每個(gè)電荷存儲結(jié)構(gòu)(1305和1307)能夠獨(dú)立地存儲電荷，但是晶體管結(jié)構(gòu)1621可讀取作具有4個(gè)電壓閾值級的單個(gè)功能晶體管。電壓閾值是存儲在兩個(gè)電荷存儲結(jié)構(gòu)中的電荷的函數(shù)。在該實(shí)施例中，可以通過施加到柵極結(jié)構(gòu)的不同電壓來編程電荷存儲結(jié)構(gòu)?？梢酝ㄟ^施加到兩個(gè)柵極結(jié)構(gòu)的單個(gè)電壓來讀取該晶體管結(jié)構(gòu)。在一些這樣的實(shí)施例中，柵極結(jié)構(gòu)優(yōu)選具有不同的導(dǎo)電類型或具有不同的功函數(shù)。
在其它的實(shí)施例中，具有與溝道區(qū)的側(cè)壁相鄰的柵極結(jié)構(gòu)的晶體管結(jié)構(gòu)可具有其它的結(jié)構(gòu)。例如，溝道區(qū)1225的寬度、長度和/或高度可以是其它的尺寸。而且在其它的實(shí)施例中，多個(gè)晶體管結(jié)構(gòu)可以連接在一起，其中每個(gè)晶體管結(jié)構(gòu)共享具有相鄰的晶體管結(jié)構(gòu)的電流端子區(qū)(如，1607)。溝道區(qū)(例如1725)和柵極結(jié)構(gòu)(例如，1503和1505)定位于共享的電流端子區(qū)(例如，1607和1605)之間。這種應(yīng)用的一個(gè)例子通過圖18中示出的陣列來表示，其中一個(gè)晶體管結(jié)構(gòu)的電流端子區(qū)用作另一個(gè)晶體管結(jié)構(gòu)的電流端子。例如，參考圖16，第二中間結(jié)構(gòu)(未示出)從端部結(jié)構(gòu)1630以相反方向(相對于圖17中示出的圖的左側(cè))延伸，同時(shí)結(jié)構(gòu)1104的中間結(jié)構(gòu)1631從端部結(jié)構(gòu)1630延伸。第三中間結(jié)構(gòu)(未示出)從端部結(jié)構(gòu)1629以相反方向(相對于圖17中示出的圖的右側(cè))延伸，同時(shí)中間結(jié)構(gòu)1631從末端結(jié)構(gòu)1629延伸。一對與柵極結(jié)構(gòu)1503和1505相類似的柵極結(jié)構(gòu)與第二中間結(jié)構(gòu)和第三中間結(jié)構(gòu)的每一個(gè)側(cè)壁相鄰，與柵極結(jié)構(gòu)1503和1505相對于中間結(jié)構(gòu)1631的位置相類似。
在其它的實(shí)施例中，柵極結(jié)構(gòu)1503和1505具有不同的導(dǎo)電類型。這一個(gè)實(shí)施例中可通過傾斜注入不同摻雜劑種類來實(shí)現(xiàn)。例如，可用P+摻雜劑來注入柵極結(jié)構(gòu)1505，和可用N+摻雜劑來注入柵極結(jié)構(gòu)1503。
圖18是將晶體管結(jié)構(gòu)1621用作包括四個(gè)存儲位置(1713，1709，1715和1711)的存儲單元的非易失性存儲器陣列的電路圖。在一個(gè)實(shí)施例中，陣列1801是集成電路器件的非易失性存儲器陣列。陣列1801包括多個(gè)具有使用與晶體管結(jié)構(gòu)1621相類似的晶體管結(jié)構(gòu)的每個(gè)單元(例如，1809，1805，1807)的存儲器單元。每個(gè)單元包括與存儲位置1713、1709、1715和1711相類似的四個(gè)存儲位置。
每個(gè)單元的柵極結(jié)構(gòu)(例如，1505和1503)耦合到字線。例如，柵極結(jié)構(gòu)1505耦合到字線WL0，和柵極結(jié)構(gòu)1503耦合到字線WL1。存儲器單元的每個(gè)電流端子區(qū)耦合到位線。例如，端子區(qū)的端子觸點(diǎn)1611耦合到位線BL1，電流端子觸點(diǎn)1613耦合到位線BL2。陣列1801的位線(BL0、BL1、BL2和BL3)和字線(WL0、WL1、WL2和WL3)耦合到用于控制所述線的電壓的常規(guī)存儲器陣列控制電路(未示出)。該存儲器單元以行和列設(shè)置成陣列1801。在示出的實(shí)施例中，單元1809和晶體管結(jié)構(gòu)1621的單元處于相同的行，單元1809和1807處于相同的列。
圖19列出了施加到圖18中示出的用于編程、擦除和讀取存儲位置1713的位線和字線的電壓。在一個(gè)實(shí)施例中，Vpp＝8.0V，Vss＝0，和Vdd＝4.0。為了讀取存儲位置1713，BL1耦合到如在圖19的表格中由“SA”所表示的讀出放大器(未示出)，以確定晶體管是否已經(jīng)打開。晶體管是否已經(jīng)打開取決于電荷是否存儲在被讀取的電荷儲存位置(例如，1713)。為了編程位置1713，將電壓VPP/2施加到位線BL1和位于BL1(例如，BL0)之前的所有位線，以便不編程具有耦合到位于BL1(例如，電荷儲存位置1821)之前的字線WL0的柵極的位置。將接地電壓VSS施加到位于BL1(例如，BL2和BL3)之后的所有位線，以便位于位線BL2(例如，1823)之后沒有電荷儲存位置被無意中編程。
在其它的實(shí)施例中，以塊擦除方式擦除陣列1801的電荷儲存位置。在這些實(shí)施例中，將正向電壓施加到所有位線，并將負(fù)向電壓施加到所有字線。
圖20列出了施加到圖18中示出的位線和字線以用于編程、擦除和讀取存儲位置1711的電壓。
如在圖19和20的表格中示出的，在這些操作期間，以地電勢(VSS)加偏壓到與被編程、擦除或讀取的電荷儲存位置相對的單元的柵極。例如，在位置1713的編程、擦除和讀取操作期間，以VSS加偏壓到與電荷儲存位置1713相對的柵極結(jié)構(gòu)1503。
圖21和22列出了在用于編程、擦除和讀取1801的電荷儲存位置的另一實(shí)施例中，施加到陣列1801的位線和字線的電壓。在該實(shí)施例中，以與那個(gè)位置相關(guān)的那個(gè)單元的柵極相對的電壓加偏壓到與被編程的單元的電荷儲存位置相對的柵極。例如，參考圖21，為了編程位置1713，將正向電壓VPP施加到字線(WL0)，其耦合到柵極結(jié)構(gòu)1505且與電荷儲存位置1713相關(guān)，且將-VPP施加到字線WL1，其耦合到柵極結(jié)構(gòu)1503且與電荷儲存位置1713相對。在該實(shí)施例中，晶體管結(jié)構(gòu)的溝道區(qū)的寬度和導(dǎo)電性是這樣的，以致于與柵極結(jié)構(gòu)相鄰的溝道區(qū)的電勢由相對的柵極結(jié)構(gòu)影響。
由于可將負(fù)向編程電壓施加到被編程的電荷儲存位置的相對柵極，所以施加到與被編程的單元相關(guān)的柵極的電壓也可相應(yīng)地降低。例如，在一個(gè)實(shí)施例中，VPP可以是6.0瓦特。因此，由于該實(shí)施例允許降低編程電壓，所以可以使用較低的編程電壓。在一些實(shí)施例中，降低編程電壓可允許降低需要電路以提供編程電壓的區(qū)域。
通過使用具有與在存儲器陣列中的相對側(cè)壁相鄰的柵極結(jié)構(gòu)的晶體管而具有的另一個(gè)優(yōu)點(diǎn)在于，電荷儲存位置的相對柵極可提供例如具有電壓控制電路的FinFET的晶體管，其中該電壓控制電路有效地作為用于平面CMOS晶體管的良好的電壓控制電路。然而，與用于平面CMOS晶體管的良好的電壓控制電路不同，可以與陣列的其它行中的柵極獨(dú)立地控制相對柵極的電壓。這可允許對陣列使用較其它類型的電荷存儲晶體管所可能使用的更先進(jìn)的編程和擦除技術(shù)。
圖18中示出的陣列具有的一個(gè)優(yōu)點(diǎn)是在給定的區(qū)域中可實(shí)現(xiàn)較平面CMOS NVM單元更多的電荷儲存位置。而且，通過圖18的陣列，由于僅利用兩個(gè)電流端子觸點(diǎn)可編程4個(gè)獨(dú)立的存儲位置，所以在陣列中可更接近地定位晶體管。在一些實(shí)施例中，在集成電路中可以輕易地實(shí)現(xiàn)與晶體管結(jié)構(gòu)1621相類似的晶體管結(jié)構(gòu)，其中集成電路具有執(zhí)行了FinFET技術(shù)或其它類型絕緣體上的硅的技術(shù)的器件。
在另一實(shí)施例中，可改進(jìn)晶體管結(jié)構(gòu)1261以只在柵極和溝道區(qū)的側(cè)壁之間具有電荷存儲結(jié)構(gòu)。通過這種晶體管的一個(gè)實(shí)施例，相對的側(cè)壁可不具有在其和相對的柵極之間的電荷存儲結(jié)構(gòu)。該相對的柵極可用作很有效的偏置電壓控制電路。
而且，可在具有其它結(jié)構(gòu)的存儲器陣列中實(shí)現(xiàn)例如上面描述的那些晶體管結(jié)構(gòu)。而且，在其它的實(shí)施例中，具有與半導(dǎo)體結(jié)構(gòu)的相對的側(cè)壁相鄰的兩個(gè)獨(dú)立的柵極結(jié)構(gòu)、并具有位于柵極結(jié)構(gòu)和該側(cè)壁之間的電荷儲存位置的存儲器單元可以通過除了在該說明書中提出的那些的其它半導(dǎo)體處理工藝來制得，包括用于形成獨(dú)立的柵極結(jié)構(gòu)的其它常規(guī)工藝。
在本發(fā)明的一個(gè)方面，制造半導(dǎo)體器件的方法包括提供襯底和在襯底上方提供半導(dǎo)體結(jié)構(gòu)。該半導(dǎo)體結(jié)構(gòu)具有第一側(cè)壁、第二側(cè)壁和頂部表面。該方法還包括在襯底上方淀積至少一個(gè)基本共形層。該至少一個(gè)基本共形層包括至少一個(gè)柵極材料層。該至少一個(gè)基本共形層具有高于半導(dǎo)體結(jié)構(gòu)的高度的頂部表面。該方法還包括在襯底上方形成在半導(dǎo)體結(jié)構(gòu)上方的至少一個(gè)基本共形層的頂部表面高度之下的基本平面層，和在半導(dǎo)體結(jié)構(gòu)的頂部表面上方穿過柵極材料層的無磨蝕劑蝕刻。
在本發(fā)明的另一方面中，制作半導(dǎo)體器件的方法包括提供襯底和在襯底上方提供半導(dǎo)體結(jié)構(gòu)。該半導(dǎo)體結(jié)構(gòu)具有第一側(cè)壁，第二側(cè)壁和頂部表面。該方法還包括在襯底上方和在半導(dǎo)體結(jié)構(gòu)上方淀積柵極材料的第一基本共形層，在第一基本共形層上方淀積第二基本共形層材料，和在淀積第二基本共形層之后，在襯底上方形成基本平面層。該方法還包括在半導(dǎo)體結(jié)構(gòu)的頂部表面上方穿過第一基本共形層的蝕刻，在半導(dǎo)體結(jié)構(gòu)的頂部表面上方穿過第二基本共形層的蝕刻，和形成至第一基本共形層的一部分的觸點(diǎn)。
在本發(fā)明的另一方面中，形成半導(dǎo)體結(jié)構(gòu)的方法包括提供襯底和在襯底上形成半導(dǎo)體鰭片。該鰭片具有第一和第二側(cè)壁。該方法還包括在襯底上方形成電荷存儲材料層。該電荷存儲材料層包括與該鰭片的第一側(cè)壁的相鄰的第一部份和與該鰭片的第二側(cè)壁相鄰的第二部分。該方法還包括在形成電荷存儲材料層之后在襯底上方形成柵極材料層。該柵極材料層包括與該鰭片的第一側(cè)壁相鄰的第一部份和與該鰭片的第二側(cè)壁相鄰的第二部分。該方法還包括移除半導(dǎo)體鰭片上方的柵極材料層。
盡管已經(jīng)示出并描述了本發(fā)明的具體實(shí)施例，但是，應(yīng)當(dāng)認(rèn)識到，對于本領(lǐng)域技術(shù)人員來講，基于這里示出的技術(shù)，可以作出進(jìn)一步的變化和改進(jìn)，而不超出本發(fā)明及其較寬的方面，且因此，附屬的權(quán)利要求在其范圍內(nèi)包括了所有的這種變化和改進(jìn)，這些都落入本發(fā)明真實(shí)的精神和范圍內(nèi)。
權(quán)利要求
1.一種制造半導(dǎo)體器件的方法，包括提供襯底和在襯底上方的半導(dǎo)體結(jié)構(gòu)，該半導(dǎo)體結(jié)構(gòu)有第一側(cè)壁、第二側(cè)壁和頂部表面；在襯底上方淀積至少一個(gè)基本共形層，其中該至少一個(gè)基本共形層包括至少一個(gè)柵極材料層，其中該至少一個(gè)基本共形層具有在半導(dǎo)體結(jié)構(gòu)上方的一高度處的頂部表面；在襯底上方、并在半導(dǎo)體結(jié)構(gòu)上方的所述至少一個(gè)基本共形層的頂部表面高度之下形成基本平面層；和無磨蝕劑蝕刻穿過在半導(dǎo)體結(jié)構(gòu)頂部表面上方的柵極材料層。
2.權(quán)利要求1的方法還包括在于襯底上方形成基本平面層之前，圖案化至少一個(gè)基本共形層，以形成柵極結(jié)構(gòu)，其中無磨蝕劑蝕刻穿過在半導(dǎo)體結(jié)構(gòu)頂部表面上方的柵極材料層進(jìn)行還包括蝕刻穿過在半導(dǎo)體結(jié)構(gòu)的頂部表面上方的柵極結(jié)構(gòu)的柵極材料層。
3.權(quán)利要求1的方法，其中柵極材料層具有通常平行于襯底表面延展的部分，該方法還包括在通常平行于襯底表面延展的柵極材料層的部分上形成觸點(diǎn)。
4.權(quán)利要求1的方法，其中形成基本平面層包括淀積基本平面層材料，直到至少一個(gè)基本共形層的頂部表面的高度之上的高度；和回蝕刻基本平面層材料，直到至少一個(gè)基本共形層的頂部表面高度之下的高度，以暴露在半導(dǎo)體結(jié)構(gòu)的頂部表面上方的至少一個(gè)基本共形層的頂部表面。
5.權(quán)利要求1的方法，其中形成基本平面層包括在半導(dǎo)體襯底表面上方淀積基本平面層材料，直到至少一個(gè)基本共形層頂部表面的高度之下的高度。
6.權(quán)利要求1的方法，其中形成基本平面層包括在基本平面層材料上旋涂。
7.權(quán)利要求1的方法，其中至少一個(gè)基本共形層還包括在柵極材料層上方的氮化物層。
8.權(quán)利要求7的方法，還包括在無磨蝕劑蝕刻穿過柵極材料層之前，蝕刻穿過在半導(dǎo)體結(jié)構(gòu)頂部表面上方的氮化物層。
9.權(quán)利要求1的方法還包括在形成至少一個(gè)基本共形層之前在半導(dǎo)體結(jié)構(gòu)上形成介電層。
10.權(quán)利要求9的方法還包括在形成至少一個(gè)基本共形層之前，在半導(dǎo)體結(jié)構(gòu)上方形成電荷存儲材料層，電荷存儲材料層包括與第一側(cè)壁相鄰設(shè)置的第一部份和與第二側(cè)壁相鄰設(shè)置的第二部分。
11.權(quán)利要求10的方法，其中電荷存儲材料層包括用于存儲電荷的多晶硅或氮化硅中的至少一個(gè)。
12.權(quán)利要求10的方法，其中電荷存儲材料層包括用于存儲電荷的納米晶體。
13.權(quán)利要求的方法，其中基本平面層包括光致抗蝕劑。
14.權(quán)利要求1的方法，其中柵極材料層包括多晶硅。
15.權(quán)利要求1的方法，其中柵極材料層包括金屬。
16.權(quán)利要求1的方法，其中至少一個(gè)共形層包括在柵極材料層之后形成的第二基本共形層，第二基本共形材料用作蝕刻停止層。
17.權(quán)利要求1的方法還包括在半導(dǎo)體結(jié)構(gòu)的頂部表面上方提供介電結(jié)構(gòu)，該介電結(jié)構(gòu)具有頂部表面，其中至少一個(gè)基本共形層淀積在介電結(jié)構(gòu)上方，其中無磨蝕劑蝕刻穿過柵極材料層包括蝕刻穿過在介電結(jié)構(gòu)頂部表面的上方的柵極材料層。
18.權(quán)利要求17的方法，其中無磨蝕劑蝕刻穿過柵極材料層還包括蝕刻柵極材料層以留下位于與第一側(cè)壁相鄰的第一柵極材料部分和位于與第二側(cè)壁相鄰的第二柵極材料部分，其中第一和第二柵極材料部分每一個(gè)都具有在半導(dǎo)體結(jié)構(gòu)的頂部表面的高度之上、且在介電結(jié)構(gòu)的頂部表面的高度之下的高度的頂部表面。
19.權(quán)利要求1的方法，還包括以相對于第一類型的襯底的第一角度將摻雜劑注入到在與第一側(cè)壁相鄰的區(qū)域中的柵極材料層中；和以相對于第二類型的襯底的第二角度將摻雜劑注入到在與第二側(cè)壁相鄰的區(qū)域中的柵極材料層中。
20.一種制造半導(dǎo)體器件的方法，包括提供襯底和在襯底上方提供半導(dǎo)體結(jié)構(gòu)，該半導(dǎo)體結(jié)構(gòu)具有第一側(cè)壁、第二側(cè)壁和頂部表面；在襯底上方及半導(dǎo)體結(jié)構(gòu)上方淀積柵極材料的第一基本共形層；在第一基本共形層上方淀積第二基本共形層材料；在淀積第二基本共形層之后，在襯底上方形層基本平面層；在半導(dǎo)體結(jié)構(gòu)頂部表面上方穿過第一基本共形層進(jìn)行蝕刻；在半導(dǎo)體結(jié)構(gòu)頂部表面上方穿過第二基本共形層進(jìn)行蝕刻；和形成至第一基本共形層的一部分的觸點(diǎn)。
21.權(quán)利要求20中的方法，其中穿過第一基本共形層的蝕刻導(dǎo)致第一基本共形層的第一部份與半導(dǎo)體結(jié)構(gòu)的第一側(cè)壁相鄰并在襯底的第一部分上方延伸，并導(dǎo)致第一基本共形層的第二部分與半導(dǎo)體結(jié)構(gòu)的第二側(cè)壁相鄰并在襯底的第二部分上方延伸，其中第一和第二部分相互電隔離。
22.權(quán)利要求21的方法，其中形成觸點(diǎn)包括形成觸點(diǎn)，直到在襯底的第一部分上方的第一基本共形層的第一部分。
23.權(quán)利要求22的方法，還包括形成第二觸點(diǎn)，直到在襯底的第二部分上方的第一基本共形層的第二部分。
24.權(quán)利要求20的方法，還包括在蝕刻穿過第一基本共形層和蝕刻穿過第二基本共形層之后，移除基本平面層。
25.權(quán)利要求24的方法，還包括在蝕刻穿過第一基本共形層和蝕刻穿過第二基本共形層之后，移除第二基本共形層。
26.權(quán)利要求20的方法，其中基本平面層是旋涂材料。
27.權(quán)利要求20的方法，還包括在淀積第二基本平面層之前，移除在半導(dǎo)體結(jié)構(gòu)的電流端子部分上方的第一基本共形層。
28.權(quán)利要求20的方法，其中形成基本平面層包括淀積基本平面層材料，直到低于在半導(dǎo)體結(jié)構(gòu)頂部表面上方的第二基本共形層的頂部表面高度的高度。
29.權(quán)利要求20的方法，還包括在蝕刻穿過第一基本共形層之前，回蝕刻基本平面層，以降低基本平面層直到在半導(dǎo)體結(jié)構(gòu)上方的第二基本共形層頂部表面的高度之下。
30.權(quán)利要求20的方法，還包括在形成第一基本共形層之前，在襯底上方和半導(dǎo)體結(jié)構(gòu)上方形成電荷存儲材料層，電荷存儲材料層包括與第一側(cè)壁相鄰設(shè)置的第一部分和與第二側(cè)壁相鄰設(shè)置的第二部分。
31.權(quán)利要求30的方法，其中電荷存儲材料層包括用于存儲電荷的氮化硅和多晶硅中的至少一個(gè)。
32.權(quán)利要求30的方法，其中電荷存儲材料層包括用于存儲電荷的納米晶體。
33.一種形成半導(dǎo)體結(jié)構(gòu)的方法，包括提供襯底；在襯底上形成半導(dǎo)體鰭片，該鰭片具有第一和第二側(cè)壁；在襯底上方形成電荷存儲材料層，該電荷存儲材料層包括與鰭片的第一側(cè)壁相鄰的第一部分和與鰭片的第二側(cè)壁相鄰的第二部分；在形成電荷存儲材料層之后，在襯底上方形成柵極材料層，柵極材料層包括與鰭片的第一側(cè)壁相鄰的第一部分和與鰭片的第二側(cè)壁相鄰的第二部分；移除在半導(dǎo)體鰭片上方的柵極材料層。
全文摘要
一種制造具有獨(dú)立柵極結(jié)構(gòu)(701，703)的晶體管的方法。柵極結(jié)構(gòu)的每一個(gè)都與半導(dǎo)體結(jié)構(gòu)(105)的側(cè)壁相鄰。該方法包括淀積至少一個(gè)共形層，該共形層包括在半導(dǎo)體結(jié)構(gòu)上方的柵極材料層(203)，半導(dǎo)體結(jié)構(gòu)包括溝道區(qū)。在晶片上方形成平面層(403)。平面層具有在襯底上方位置處的至少一個(gè)共形層頂部表面下方的頂部表面。蝕刻該至少一個(gè)共形層以移除在半導(dǎo)體結(jié)構(gòu)上方的柵極材料。
文檔編號H01L21/304GK1795540SQ200480014138
公開日2006年6月28日 申請日期2004年4月16日 優(yōu)先權(quán)日2003年5月22日
發(fā)明者萊奧·馬修, 羅伯特·F·施泰梅爾, 拉馬錢德蘭·穆拉利達(dá)爾 申請人:飛思卡爾半導(dǎo)體公司