專利名稱：具有柵極電介質(zhì)結構易失性存儲器的晶體管及其制造方法
技術領域：
本發(fā)明涉及易失性存儲器技術，更具體地，涉及具有氧化物-氮化物-氧化物柵極電介質(zhì)結構的易失性存儲器的晶體管及其制造方法。
背景技術：
眾所周知，在易失性動態(tài)隨機存取存儲器(DRAM)中的每個單元包括一個晶體管和一個電容器。
圖1是DRAM器件的單元區(qū)域中傳統(tǒng)晶體管的剖面圖。兩個阱103及104依次形成在硅基板101中。因為通常DRAM器件采用N-溝道晶體管，所以上述兩個阱是形成在P-型硅基板中的深N-型阱103和限定在深N-型阱103中的深P-型阱104。
并且，通過進行淺溝槽隔離(STI)工藝在硅基板101中形成器件隔離層102。在器件隔離層102形成之后，限定形成器件隔離層102的場區(qū)(fieldregion)和有源工作區(qū)(active region)。在有源工作區(qū)上形成多個包括柵極氧化物層106的柵極結構107。其中，柵極氧化物層106由二氧化硅(SiO2)制成。在置于柵極結構107下面的多個部分P-型阱104內(nèi)所限定的每一溝道區(qū)域中形成用來控制閾電壓的溝道離子注入?yún)^(qū)域105。而且，在位于柵極結構107之間的每個預定區(qū)域的硅基板101中存在源極/漏極108。
具有上述結構的晶體管具有閾電壓(VTH)，其定義如下VTH=ΦMS-QEFFCOX+2·|ΦF|-QBCOX=ΦMS-QEFFCOX+2·|ΦF|+2·ϵS·qNA·|ΦF|COX]]>方程式1
其中，′ΦMS′、′QEFF′、′COX′、′ΦF′、′QB′、′εS′、′q′及′NA′分別表示柵極結構107與溝道離子注入?yún)^(qū)域105之間的線性函數(shù)、柵極電壓(VG)等于閾電壓(VTH)時，單位面積的總有效氧化物層的電荷量、單位面積柵極氧化物層的電容量、半導體區(qū)域的費米電位、在半導體區(qū)域中單位面積耗盡層的電荷量、半導體區(qū)域的介電常數(shù)(permittivity)、電子電荷量以及注入半導體區(qū)域的雜質(zhì)摻雜濃度。
單位面積的總有效氧化物層的電荷量′QEFF′表示如下方程式2QEFF=QSS+Qit(ΦS=2·ΦF)+∫0TOXx·ρ(x)TOX·dx]]>其中，′QSS′、′Qit′、′ΦS′、′ρ(x)′、及′TOX′分別表示在半導體區(qū)域與柵極氧化物層106間的界面中的表面狀態(tài)固定電荷量、在半導體區(qū)域與柵極氧化物層106間的界面中的界面狀態(tài)固定電荷量、半導體區(qū)域的表面電位、從在半導體區(qū)域與柵極氧化物層106間距離為′x′的界面至預定距離′x+dx′所測量到的柵極氧化物層106的平均電荷密度以及柵極氧化物層106的厚度。
因此，根據(jù)方程式1及2，單元區(qū)域中晶體管閾電壓(VTH)可定義如下VTH=ΦMS-1COX·[QSS-Qit(ΦS=2·ΦF)+∫0TOXx·ρ(x)TOX·dx]+2·|ΦF|+2·ϵS·q·NA·|ΦF|COX]]>同時，DRAM技術的進步己導致最小設計標尺逐漸減少，而造成DRAM器件的晶體管的溝道長度及寬度減少。因而，由于短溝道效應(short channel effect)及逆窄寬度效應(inverse narrow width effect)，晶體管閾電壓會下降。此降低的閾電壓會導致在源極與漏極之間更頻繁地發(fā)生貫穿現(xiàn)象(punch-through phenomenon)。
然而，為了DRAM器件的正常工作，必須維持DRAM器件的晶體管閾電壓，以及引起貫穿現(xiàn)象的電壓應該高于工作電壓。
因此，需要增加晶體管溝道區(qū)和阱區(qū)的摻雜濃度，以便降低閾電壓以及防止貫穿現(xiàn)象。亦即，如方程式3所示，通過增大′NA′值來增加′VTH′值，以及減少源極與漏極間耗盡層的寬度，以增大引起貫穿現(xiàn)象的電壓。
然而，溝道區(qū)和阱區(qū)中摻雜濃度的增加會造成源極和漏極電位增大，進而導致結漏電流增加和DRAM器件的刷新特性變差的不良效應。上述不良效應示于圖2A和2B中。特別地，圖2A是顯示當P-型阱中硼的摻雜濃度增加時結漏電流增加的圖。圖2B是顯示當P-型阱摻雜濃度增加時數(shù)據(jù)保留時間下降的圖。
如上所述，在傳統(tǒng)DRAM器件的晶體管中，閾電壓特性、貫穿特性及刷新特性彼此具有補償關系。通過協(xié)調(diào)這些特性，可保持DRAM器件晶體管的特性。
然而，當DRAM器件的設計標尺已減少至小于100納米時，僅通過增加溝道區(qū)和阱區(qū)的摻雜濃度來同時滿足閾電壓特性、貫穿特性及刷新特性可能會非常困難。

發(fā)明內(nèi)容
因此，本發(fā)明的一個目的是提供一種能獲得預期水平的閾電壓又具有溝道離子注入?yún)^(qū)域的低摻雜濃度的易失性存儲器器件的晶體管及其制造方法。
根據(jù)本發(fā)明的一個方面，提供一種在易失性存儲器器件的單元區(qū)域中的晶體管，包括第一導電型基板；能捕獲電荷并形成在基板上的柵極電介質(zhì)結構；形成在柵極電介質(zhì)結構上的柵極；形成在柵極上的柵極絕緣層；形成在置于柵極每一側面下的預定區(qū)域中的第二導電型源極/漏極；以及形成在設置于柵極下面的基板預定區(qū)域的第一導電型溝道離子注入?yún)^(qū)域。
根據(jù)本發(fā)明的另一方面，提供一種易失性存儲器器件，包括用于存儲器單元中的具有柵極電介質(zhì)結構的第一晶體管，該柵極電介質(zhì)結構包括下柵極電介質(zhì)層；用來捕獲電荷的中間柵極電介質(zhì)層；和上柵極電介質(zhì)層；以及用于邏輯電路中的具有單一氧化物層柵極電介質(zhì)結構的第二晶體管。
根據(jù)本發(fā)明的又一方面，提供一種易失性存儲器器件，包括用于存儲器單元中的具有柵極電介質(zhì)結構的第一N-溝道金屬氧化物半導體(NMOS)晶體管，該柵極電介質(zhì)結構包括下柵極電介質(zhì)層；中間柵極電介質(zhì)層；和上柵極電介質(zhì)層；用于具有單一氧化物層柵極電介質(zhì)結構的邏輯電路中的第二NMOS晶體管；以及用于邏輯電路中的具有柵極電介質(zhì)結構的P-溝道金屬氧化物半導體(PMOS)晶體管，該柵極電介質(zhì)結構包括下柵極電介質(zhì)層；中間柵極電介質(zhì)層；和上柵極電介質(zhì)層。
根據(jù)本發(fā)明的再又一方面，提供一種易失性存儲器器件，包括用于存儲器單元中的晶體管，該晶體管包括第一導電基板；能捕獲電荷并在基板上形成的柵極電介質(zhì)結構；形成在柵極電介質(zhì)結構上的柵極；形成在柵極上的柵極絕緣層；形成在置于柵極每一側面下的預定區(qū)域中的第二導電型源極/漏極；以及形成在置于柵極下面的基板預定區(qū)域的第一導電型溝道離子注入?yún)^(qū)域；以及通過將預定電壓供應至各個基板、柵極及源極/漏極，而將電荷注入柵極電介質(zhì)結構，來控制用于存儲器單元的晶體管的閾電壓的電壓產(chǎn)生裝置。
根據(jù)本發(fā)明的再又一方面，提供一種形成易失性存儲器器件的柵極電介質(zhì)結構的方法，其中該易失性存儲器器件由形成有用于存儲器單元的晶體管的單元區(qū)域和形成有用于邏輯電路的晶體管的外圍區(qū)域所限定，該方法包括下列步驟依序形成第一氧化物層、用來捕獲電荷的電介質(zhì)層和基板上的第二氧化物層；選擇性蝕刻置于外圍區(qū)域中的第二氧化物層及電介質(zhì)層；蝕刻暴露于外圍區(qū)域中的第一氧化物層，同時蝕刻單元區(qū)域中的第二氧化物層；以及在單元區(qū)域及外圍區(qū)域中形成第三氧化物層。
根據(jù)本發(fā)明的再又一方面，提供一種在易失性存儲器器件中形成柵極電介質(zhì)結構的方法，其中該易失性存儲器器件由形成有用于存儲器單元的第一NMOS晶體管的單元區(qū)域和形成有用于邏輯電路的第二NMOS晶體管和PMOS晶體管的外圍區(qū)域所限定，該方法包括下列步驟依序在基板上形成第一氧化物層、用來捕獲電荷的電介質(zhì)層和第二氧化物層；選擇性蝕刻形成有第二NMOS晶體管的外圍區(qū)域的第一預定區(qū)域中的第二氧化物層及電介質(zhì)層；移除暴露在第一預定區(qū)域中的第一氧化物層，同時蝕刻置于單元區(qū)域和形成有PMOS晶體管的外圍區(qū)域的第二預定區(qū)域中的第二氧化物層；以及在單元區(qū)域及外圍區(qū)域中形成第三氧化物層。
根據(jù)本發(fā)明的再又一方面，提供一種在易失性存儲器器件中形成柵極電介質(zhì)結構的方法，其中該易失性存儲器器件由形成有用于存儲器單元的第一NMOS晶體管的單元區(qū)域和形成有用于邏輯電路的第二NMOS晶體管和PMOS晶體管的外圍區(qū)域所限定，該方法包括下列步驟依序在基板上形成第一氧化物層、用來捕獲電荷的電介質(zhì)層和第二氧化物層；選擇性蝕刻形成有第二NMOS晶體管的外圍區(qū)域的第一預定區(qū)域中的第二氧化物層及電介質(zhì)層；選擇性蝕刻形成有PMOS晶體管的外圍區(qū)域的第二預定區(qū)域中的部分第二氧化物層以減少第二氧化物層的厚度；移除暴露在第一預定區(qū)域中的第一氧化物層，同時移除暴露在第二預定區(qū)域中的第二氧化物層和單元區(qū)域中的部分第二氧化物層；以及在單元區(qū)域及外圍區(qū)域中形成第三氧化物層。


從以下優(yōu)選實施方案的說明并配合附圖可更好地理解本發(fā)明上述及其它目的和特征。
圖1為傳統(tǒng)動態(tài)隨機存取存儲器(DRAM)器件的晶體管的剖面圖；圖2A為顯示結漏電流的增加正比于P-型阱中硼摻雜濃度的特性的圖；圖2B為顯示數(shù)據(jù)保留時間隨著P-型阱摻雜濃度的增加而減少的圖；圖3為根據(jù)本發(fā)明的DRAM器件晶體管的剖面圖，其中該晶體管具有氧化物、氮化物及氧化物(ONO)的柵極電介質(zhì)結構；圖4A為根據(jù)本發(fā)明的第一實施方案，在單元區(qū)域具有ONO柵極電介質(zhì)結構的NMOS晶體管和在外圍區(qū)域具有單一氧化物層柵極電介質(zhì)結構的NMOS和PMOS晶體管的DRAM器件的剖面圖；圖4B為根據(jù)本發(fā)明的第二和第三實施方案，各自具有ONO柵極電介質(zhì)結構的單元區(qū)域中的NMOS晶體管和外圍區(qū)域中的PMOS晶體管以及在外圍區(qū)域中具有單一氧化物層柵極電介質(zhì)結構的NMOS晶體管的DRAM器件的剖面圖；圖5A-5D是說明根據(jù)本發(fā)明的第一實施方案，制造圖4A所示DRAM器件的方法的剖面圖；圖6A-6D是說明根據(jù)本發(fā)明的第二實施方案，制造圖4B所示DRAM器件的方法的剖面圖；和圖7A-7E是說明根據(jù)本發(fā)明的第三實施方案，制造圖4B所示DRAM器件的方法的剖面圖。
具體實施例方式
將參照附圖詳細說明根據(jù)本發(fā)明優(yōu)選實施方案具有能夠捕獲電荷的柵極電介質(zhì)結構的晶體管及其制造方法。
圖3為根據(jù)本發(fā)明的動態(tài)隨機存取存儲器(DRAM)器件的晶體管剖面圖。其中，該晶體管具有氧化物、氮化物及氧化物(ONO)的柵極電介質(zhì)結構。
如圖所示，兩個阱303及304形成在硅基板301中。在DRAM器件中，單元區(qū)域中的晶體管通常是N-溝道晶體管，同時P-溝道晶體管用于外圍電路區(qū)域中。因此，該兩個阱一個是在P-型硅基板301中形成的深N-型阱303，一個是限定在N-型阱303中的深P-型阱304。
器件隔離層302通過實施淺溝槽隔離(STI)方法形成在硅基板301中。在器件隔離層302形成之后，限定有源工作區(qū)和形成有器件隔離層302的場區(qū)。
接著，在硅基板301的有源工作區(qū)中形成多個柵極電介質(zhì)結構350。然后，在對應的柵極電介質(zhì)結構350上形成多個柵極309。在限定于對應柵極309下方的部分P-型阱304內(nèi)的每個溝道區(qū)域中形成用來控制閾電壓的溝道離子注入?yún)^(qū)域305。并且，在配置于柵極309間的硅基板301的每個預定區(qū)域中具有源極/漏極311。
其中，該柵極電介質(zhì)結構350包括第一氧化物層306，其為下柵極電介質(zhì)層；氮化物層307，其為中間柵極電介質(zhì)層并用作電荷捕獲層；以及第二氧化物層308，其為上柵極電介質(zhì)層。換句話說，該柵極電介質(zhì)結構350具有氧化物、氮化物及氧化物(ONO)結構。
特別地，該柵極電介質(zhì)結構350的氮化物層307通過在半導體器件制造的連續(xù)工藝期間捕捉電子，來增大單元區(qū)域中晶體管的閾電壓。此增大的閾電壓可由具有低濃度的溝道離子注入?yún)^(qū)域305來補償。結果，根據(jù)本發(fā)明的晶體管可獲得預期閾電壓以及具有低濃度的溝道離子注入?yún)^(qū)域305，從而獲得一低電位。此低電位進一步改善了結漏電流及刷新特性。
同時，根據(jù)本發(fā)明的DRAM器件具有分離電壓產(chǎn)生器，用來通過將電荷，例如電子或空穴注入晶體管的柵極電介質(zhì)結構來控制閾電壓。因為有此分離電壓產(chǎn)生器，所以有可能在晶體管制成后來控制閾電壓。如果需要依照電路的用途來控制該閾電壓，則可通過將預定電壓單獨供應至柵極、漏極和源極以將電子或空穴注入該柵極電介質(zhì)結構350的氮化物層307，來控制該閾電壓。在具有ONO柵極電介質(zhì)結構的DRAM器件的晶體管的工作時，閾電壓的控制示于下表1中。其中，柵極、漏極和源極分別是電容器的字符線、位線BL及儲存節(jié)點(SN)。
表1

其中，′VP′、′VPP′及′VDL′約大于0V，且VN及VBB約小于0V。
如表1所示，當將電壓供應至柵極、漏極及源極時，如VTH控制11及VTH控制12的情況，將電子注入柵極電介質(zhì)結構的氮化物層中，因而增大閾電壓。另一方面，當將電壓單獨供應至柵極、漏極、源極及P-阱時，將空穴注入該柵極電介質(zhì)結構的氮化物層中，因而減少閾電壓。
最后，在DRAM器件的傳統(tǒng)晶體管中，需要同時優(yōu)化貫穿電壓、刷新時間及閾電壓。然而，根據(jù)本發(fā)明的具有ONO柵極電介質(zhì)結構的晶體管是先通過考慮在該ONO柵極電介質(zhì)結構的氮化物層形成期間所捕獲電荷量的情況下，同時優(yōu)化貫穿電壓和刷新時間來制造?？稍谏鲜鼍w管制造之后，按需要來優(yōu)化閾電壓特性。
如表1所示，如同在傳統(tǒng)DRAM器件中進行讀取和寫入操作一樣，其中晶體管只具有氧化物層來做為柵極電介質(zhì)結構，該DRAM器件的數(shù)據(jù)讀取和寫入操作可在低電壓下高速驅動。
圖4A及4B顯示DRAM器件的剖面圖，其中該DRAM器件整合有位于單元區(qū)域中的N-溝道金屬氧化物半導體(NMOS)晶體管和位于邏輯電路區(qū)域，即外圍區(qū)域中的P-溝道金屬氧化物半導體(PMOS)以及NMOS晶體管。特別地，圖4A顯示第一實施方案，其中單元區(qū)域中的NMOS晶體管具有ONO的柵極電介質(zhì)結構且外圍區(qū)域中的NMOS及PMOS晶體管具有單一氧化物層的柵極電介質(zhì)結構。圖4B顯示根據(jù)本發(fā)明第二及第三實施方案，單元區(qū)域中的NMOS晶體管和外圍區(qū)域中的PMOS晶體管各自具有ONO的柵極電介質(zhì)結構且外圍區(qū)域中的NMOS晶體管具有單一氧化物層的柵極電介質(zhì)結構。而且，應該注意的是，相同的附標是用來表示第一及第二實施方案中所描述的相同的組成要素。
參考圖4A，單元區(qū)域中的每個NMOS晶體管具有ONO柵極電介質(zhì)結構450，包括第一氧化物層410、氮化物層411和第二氧化物層413A。其中，該第一氧化物層410、氮化物層411和第二氧化物層413A分別是下柵極電介質(zhì)層、用作電荷捕獲 層的中間柵極電介質(zhì)層和上柵極電介質(zhì)層。另一方面，外圍區(qū)域中的NMOS晶體管及PMOS晶體管分別具有單一氧化物層的柵極電介質(zhì)結構，其中以附圖標記413B來表示PMOS晶體管的柵極電介質(zhì)結構，以附圖標記413C來表示NMOS晶體管的柵極電介質(zhì)結構。
其中，包括第一氧化物層410、氧化物層411和第二氧化物層413A的單元區(qū)域中的柵極電介質(zhì)結構450的有效厚度(TOX)等于或大于外圍區(qū)域中單一氧化物層413B或413C的柵極電介質(zhì)結構的有效厚度。
而且，如上所述，該單元區(qū)域中的柵極電介質(zhì)結構450的氮化物層411用作電荷捕獲層。除將氮化物作為電荷捕獲層外，還有可能使用能捕獲電荷的氧化鋁及氧化鉿。
對于第一實施方案，更具體的是，在形成有NMOS晶體管的單元區(qū)域中，在基板401中形成深N-型阱403以及在該深N-型阱403中限定深P-型阱404。多個柵極電介質(zhì)結構450形成在該P-型阱403的預定部分上。其中，如上所述，每個柵極電介質(zhì)結構450包括第一氧化物層410、氮化物層411和第二氧化物層413A。而且，多個柵極414A形成在對應的柵極電介質(zhì)結構450上。并且，柵極絕緣層415形成在每個柵極414A上。而且，每個溝道離子注入?yún)^(qū)域407形成在置于對應柵極414A以下的預定區(qū)域中，即P-型阱404的每個溝道區(qū)域，以及每個源極/漏極416A形成在置于每兩個柵極414A之間的基板401預定區(qū)域中。
而且，在形成有PMOS晶體管的外圍區(qū)域中，具有限定在基板401中的N-型阱405。在N-型阱405的預定部分上形成單一氧化物層413B的柵極電介質(zhì)結構。在單一氧化物層413B的柵極電介質(zhì)結構上依次形成柵極414B和柵極絕緣層415。在柵極414B和單一氧化物層413B的柵極電介質(zhì)結構下面的N-型阱405的溝道區(qū)域中形成溝道離子注入?yún)^(qū)域408，以及在柵極414B的每個側面下的基板401的每個預定區(qū)域中形成源極/漏極416B。
再者，在形成有NMOS晶體管的外圍區(qū)域中，具有限定在基板401中的P-型阱406。在P-型阱406的預定部分中形成單一氧化物層413C的柵極電介質(zhì)結構。在單一氧化物層413C的柵極電介質(zhì)結構上依次形成柵極414C和柵極絕緣層415。在柵極414C和單一氧化物層413C的柵極電介質(zhì)結構下面的P-型阱406的溝道區(qū)域中形成溝道離子注入?yún)^(qū)域409，以及在柵極414C的每個橫向側邊下面的基板401的每個預定區(qū)域中形成源極/漏極416C。
參考圖4B，在形成有NMOS晶體管的單元區(qū)域中，深N-型阱403形成在基板401中，并且深P-型阱404限定在該深N-型阱403中。在P-型阱404的預定部分上形成多個柵極電介質(zhì)結構450A。其中，每個柵極電介質(zhì)結構450A包括第一氧化物層410A、氮化物層411A和第二氧化物層413A。氮化物層411A是電荷捕獲層。并且，在對應的柵極電介質(zhì)結構450A上形成多個柵極414A。然后，在每個柵極414A上形成柵極絕緣層415。并且，每個溝道離子注入?yún)^(qū)域407形成在柵極414A和柵極絕緣層415下面的預定區(qū)域中，即P-型阱404的每個溝道區(qū)域，以及每個源極/漏極416A形成在每兩個柵極414A之間的基板401預定區(qū)域中。
在形成有NMOS晶體管的外圍區(qū)域中，深N-型阱405形成在基板401中。在P-型阱405的預定部分中形成柵極電介質(zhì)結構450B。其中，柵極電介質(zhì)結構450B包括第一氧化物層410B、氮化物層411B及第二氧化物層413B。然后，在柵極電介質(zhì)結構450B上依次形成柵極414B和柵極絕緣層415。而且，每個溝道離子注入?yún)^(qū)域408形成在柵極414B和柵極絕緣層415下面的預定區(qū)域中，即P-型阱405的每個溝道區(qū)域，以及每個源極/漏極416B形成在柵極414B的每個側面下的基板401的每個預定區(qū)域中。
再者，在形成有NMOS晶體管的外圍區(qū)域中，具有限定在基板401中的P-型阱406。在P-型阱406的預定部分上形成單一氧化物層413C的柵極電介質(zhì)結構。在單一氧化物層413C的柵極電介質(zhì)結構上依次形成柵極414C及柵極絕緣層415。在柵極414C和單一氧化物層413C之柵極電介質(zhì)結構下面的P-型阱406的溝道區(qū)域中形成溝道離子注入?yún)^(qū)域409，以及在柵極414C的每個側面下的基板401的每個預定區(qū)域中形成源極/漏極416C。
根據(jù)第二及第三實施方案，單元區(qū)域中的柵極電介質(zhì)結構450A的有效氧化物層厚度等于或大于外圍區(qū)域中的柵極電介質(zhì)結構450B的有效氧化物層厚度和外圍區(qū)域中的單一氧化物層413C的柵極電介質(zhì)結構的有效氧化物層厚度。而且，單元區(qū)域中的柵極電介質(zhì)結構450A的氮化物層411A是電荷捕獲層，并且可以使用能捕獲電荷的氮氧化物層、氧化鋁層或氧化鉿層來替代。
圖5A～5D是說明用來制造圖4A所示的DRAM器件的方法的剖面圖。
參考圖5A，在由硅制成的基板501中形成場氧化物層502。在單元區(qū)域中，形成深N-型阱503和深P-型阱504。在外圍區(qū)域中，形成N-型阱505及P-型阱506。將P-型雜質(zhì)離子注入到分別形成在單元區(qū)域及外圍區(qū)域中的P-型阱504和506中，從而分別在單元區(qū)域及外圍區(qū)域中形成溝道離子注入?yún)^(qū)域507及509。同時，將N-型雜質(zhì)離子注入N-型阱505，以在外圍區(qū)域中形成溝道離子注入?yún)^(qū)域508。
接下來，形成柵極電介質(zhì)結構。更明確地，在基板501上形成第一氧化物層510，其為下柵極電介質(zhì)層。然后，在第一氧化物層510上形成中間柵極電介質(zhì)層511。其中，中間柵極電介質(zhì)層511由能捕獲電荷的物質(zhì)制成，且此類物質(zhì)選自包括氮化物、氮氧化物、氧化鋁(Al2O3)和氧化鉿(HfO2)?？赏ㄟ^對第一氧化物層510進行氧化二氮(N2O)處理或一氧化氮(NO)處理來形成該氮氧化物層。在中間柵極電介質(zhì)層511形成之后，在中間柵極電介質(zhì)層511上形成第二氧化物層512。其中，第二氧化物層512作為緩沖氧化物層。
參考圖5B，雖然未示出，但是在上述形成的基板結構上方形成光敏層并且制成圖案，以便該光敏層保留在單元區(qū)域中。蝕刻在外圍區(qū)域中的第二氧化物層512和中間柵極電介質(zhì)層511。然后，去除該光敏層，并隨后蝕刻外圍區(qū)域中的第一氧化物層510。當蝕刻外圍區(qū)域中的第一氧化物層510時，蝕刻掉單元區(qū)域中的第二氧化物層512，或者保留該第二氧化物層512的一部分。其中，上述蝕刻工藝通過干法蝕刻工藝或濕法蝕刻工藝的其中之一來進行。
參考圖5C，在單元區(qū)域中的中間柵極電介質(zhì)層511上形成作為上柵極電介質(zhì)層的第三氧化物層513，同時在外圍區(qū)域中，第三氧化物層513形成在基板501上。其中，在單元區(qū)域中，形成柵極電介質(zhì)結構，其包括第一氧化物層510、中間柵極電介質(zhì)層511和第三氧化物層513。
此時，優(yōu)選通過進行熱氧化工藝來形成第三氧化物層513。在中間柵極電介質(zhì)層511由氮化物制成的情況中，在單元區(qū)域中形成在氮化物基中間柵極電介質(zhì)層511上的第三氧化物層513厚度比外圍區(qū)域中形成的第三氧化物層513的厚度薄。因此，優(yōu)選控制保留的第二氧化物層512的厚度，或者控制第三氧化物層513的厚度，以使單元區(qū)域中的柵極電介質(zhì)結構的有效氧化物層的厚度等于或大于外圍區(qū)域中的第三氧化物層513的厚度。
亦即，當蝕刻單元區(qū)域中的第二氧化物層512時，控制第二氧化物層512的剩余厚度，以形成包括第一氧化物層510、中間電介質(zhì)層511、第二氧化物層512和第三氧化物層513或包括氧化物層510、中間電介質(zhì)層511及第三氧化物層513的單元區(qū)域中的柵極電介質(zhì)結構，以及形成僅包括第三氧化物層513的外圍區(qū)域中的柵極電介質(zhì)結構。
參考圖5D，在第三氧化物層513上形成柵極物質(zhì)514和柵極絕緣層515，然后通過使用柵極遮罩來進行蝕刻工藝，以制成圖案。之后，進行典型DRAM工藝，例如源極/漏極形成工藝，以完成該DRAM器件的制造。
同時，如圖4B所示的DRAM器件采用與圖5A-5D所述相同的工藝制造，除了在蝕刻外圍區(qū)域中的第二氧化物層及中間柵極電介質(zhì)層期間，遮蔽置于該外圍區(qū)域中的形成有PMOS晶體管的PMOS區(qū)域中的第二氧化物層和中間柵極電介質(zhì)層之外參考圖6A-6D和圖7A-7E，將詳細描述制造如圖4B所示的DRAM器件的方法。而且，在圖6A-7E中，相同的附圖標記用來表示如圖5A-5D所述的相同構成要素。
圖6A-6D是顯示制造根據(jù)本發(fā)明第二實施方案的DRAM的方法的剖面圖。
參考圖6A，在由制成的基板501中形成場氧化物層502。在單元區(qū)域中，形成深N-型阱503和深P-型阱504。在外圍區(qū)域中，形成N-型阱505和P-型阱506。將P-型雜質(zhì)離子注入到分別形成在單元區(qū)域及外圍區(qū)域中的P-型阱504和506中，從而分別在單元區(qū)域及外圍區(qū)域中形成溝道離子注入?yún)^(qū)域507及509。同時，將N-型雜質(zhì)離子注入N-型阱505，以在外圍區(qū)域中形成溝道離子注入?yún)^(qū)域508。
接下來，形成柵極電介質(zhì)結構。更明確地，在基板501上形成第一氧化物層510，其為下柵極電介質(zhì)層。然后，在第一氧化物層510上形成中間柵極電介質(zhì)層511。其中，中間柵極電介質(zhì)層511由能捕獲電荷的物質(zhì)制成，且此類物質(zhì)選自包括氮化物、氮氧化物、氧化鋁(Al2O3)和氧化鉿(HfO2)。可通過對第一氧化物層510進行氧化二氮(N2O)處理或一氧化氮(NO)處理來形成該氮氧化物層。在中間柵極電介質(zhì)層511形成之后，在中間柵極電介質(zhì)層511上形成第二氧化物層512。其中，第二氧化物層512作為緩沖氧化物層。
參考圖6B，在將形成有NMOS晶體管的外圍區(qū)域的預定區(qū)域(以下稱為NMOS區(qū)域)中，選擇性地蝕刻第二氧化物層512及中間柵極電介質(zhì)層511，從而獲得已形成圖案的第二氧化物層512A和已形成圖案的中間柵極電介質(zhì)層511A。而且，該蝕刻工藝通過干法蝕刻工藝或濕法蝕刻工藝的其中之一來進行。
參考圖6C，蝕刻暴露在NMOS區(qū)域中的第一氧化物層510，同時蝕刻在單元區(qū)域中的第二氧化物層512和在將形成有PMOS晶體管的外圍區(qū)域的預定區(qū)域(以下稱之為PMOS區(qū)域)中蝕刻已形成圖案的第二氧化物層512A。在此蝕刻工藝之后，在該PMOS區(qū)域中得到己形成圖案的中間柵極電介質(zhì)層511A和己形成圖案的第一氧化物層510A。
參考圖6D，在上述形成的結構上形成作為上柵極電介質(zhì)層的第三氧化物層513。第三氧化物層513優(yōu)選通過進行熱氧化工藝來形成。之后，在第三氧化物層513上形成柵極物質(zhì)514和柵極絕緣層515，然后通過使用柵極遮罩來進行蝕刻工藝以形成圖案。然后，進行典型DRAM工藝，例如源極/漏極形成工藝，以完成該DRAM器件的制造。
圖7A-7E是顯示制造根據(jù)本發(fā)明第三實施方案的DRAM器件的方法的剖面圖。
參考圖7A，在包括各種器件要素的半完成基板結構上依次形成第一氧化物層510、中間柵極電介質(zhì)層511和第二氧化物層512。其中，該半完成基板結構通過使用與圖5A-5D所示相同的工藝來制備，并省略對所使用工藝的詳細說明。其中，中間柵極電介質(zhì)層511由能捕獲電荷的材料制成，并且此類物質(zhì)選自包括氮化物、氮氧化物、氧化鋁(Al2O3)及氧化鉿(HfO2)?？蓪Φ谝谎趸飳?10應用氧化二氮(N2O)處理或一氧化氮(NO)處理來形成氮氧化物層。而且，第二氧化物層512用作緩沖氧化物層。
參考圖7B，在NMOS區(qū)域中，選擇性蝕刻第二氧化物層512及中間柵極電介質(zhì)層511，從而獲得已形成圖案的第二氧化物層512A和已形成圖案的中間柵極電介質(zhì)層511A。此時，該蝕刻工藝通過干法蝕刻工藝或濕法蝕刻工藝的其中之一來進行。
如圖7C所示，在PMOS區(qū)域中選擇性蝕刻部分第二氧化物層512A。
參考圖7D，移除暴露在NMOS區(qū)域中的第一氧化物層510和PMOS區(qū)域中己形成圖案的第二氧化物層512A的保留部分。移除的同時，也移除單元區(qū)域中的部分第二氧化物層512。其中，第二氧化物層512的保留部分以附圖標記512A來表示。
參考圖7E，在上述形成的結構上形成作為上柵極電介質(zhì)層的第三氧化物層513。第三氧化物層513優(yōu)選通過進行熱氧化工藝來形成。之后，在第三氧化物層513上形成柵極物質(zhì)514和柵極絕緣層515，然后通過使用柵極遮罩來進行蝕刻工藝以形成圖案。然后，進行典型DRAM工藝，例如源極/漏極形成工藝，以完成該DRAM器件的制造。
如本發(fā)明第一至第三實施方案所述，通過完全移除單元區(qū)域及外圍區(qū)域中的第二氧化物層，或者通過控制第二氧化物層的保留厚度，有可能使單元區(qū)域中柵極電介質(zhì)結構的有效氧化物層厚度和PMOS區(qū)域中柵極電介質(zhì)結構的有效氧化物層厚度等于或大于NMOS區(qū)域中柵極電介質(zhì)結構的有效氧化物層厚度，或者使PMOS區(qū)域中柵極電介質(zhì)結構的有效氧化物層厚度等于NMOS區(qū)域中柵極電介質(zhì)結構的有效氧化物層厚度，但小于單元區(qū)域中柵極電介質(zhì)結構的有效氧化物層厚度。
亦即，通過在蝕刻形成在單元區(qū)域和PMOS區(qū)域中的第二氧化物層時，控制該第二氧化物層的蝕刻目標厚度，使單元區(qū)域中的柵極電介質(zhì)結構和外圍區(qū)域的PMOS區(qū)域中的柵極電介質(zhì)結構包括第一氧化物層、能捕獲電荷的中間柵極電介質(zhì)層、第二氧化物層保留部分和第三氧化物層513，或者包括第一氧化物層、中間柵極電介質(zhì)層和第三氧化物層，同時外圍區(qū)域NMOS區(qū)域中的柵極電介質(zhì)結構包括第三氧化物層。
也有可能使單元區(qū)域中的柵極電介質(zhì)結構包括第一氧化物層、中間柵極電介質(zhì)層、保留的第二氧化物層和第三氧化物層，同時PMOS晶體管中的柵極電介質(zhì)結構包括第一氧化物層、中間柵極電介質(zhì)層和第三氧化物層。此時，外圍區(qū)域的NMOS區(qū)域中的柵極電介質(zhì)結構僅包括第三氧化物層。
依據(jù)本發(fā)明的第一至第三實施方案，有可能通過使用能捕獲電荷的氮化物層來作為電介質(zhì)層從而控制閾電壓值。因此，即使設計標尺減少至約100納米以下，也可減少溝道離子注入?yún)^(qū)域的摻雜濃度，從而改善結漏電流特性和刷新特性，同時獲得預期的閾電壓值及貫穿特性。
本專利申請案包含有關2004年3月22日遞交給韓國專利局的韓國專利申請No.KR 2004-0019363的標的，在此以提及方式引入其全部內(nèi)容。
雖然本發(fā)明是以某些優(yōu)選實施方案來描述，但是顯然對于本領域技術人員來說，在不脫離所附權利要求所限定的本發(fā)明的精神和范圍的情況下，可進行各種變化和修改。
附標說明101硅基板102器件隔離層
103深N-型阱104深P-型阱105道通離子注入?yún)^(qū)域106柵極氧化物層107柵極結構108源極/漏極301硅基板302器件隔離層303深N-型阱304深P-型阱305溝道離子注入?yún)^(qū)域306第一氧化物層307氮化物層308第二氧化物層309柵極311源極/漏極350柵極電介質(zhì)結構401基板403深N-型阱404深P-型阱405N-型阱406P-型阱407溝道離子注入?yún)^(qū)域408溝道離子注入?yún)^(qū)域409溝道離子注入?yún)^(qū)域410第一氧化物層410A 第一氧化物層410B 第一氧化物層
411氮化物層411A 氮化物層411B 氮化物層413A 第二氧化物層413B 柵極電介質(zhì)結構413C 柵極電介質(zhì)結構414A 柵極414B 柵極414C 柵極415柵極絕緣層416A 源極/漏極416B 源極/漏極416C 源極/漏極450柵極電介質(zhì)結構450A 柵極電介質(zhì)結構450B 柵極電介質(zhì)結構501基板502場氧化物層503深N-型阱504深P-型阱505N-型阱506P-型阱507溝道離子注入?yún)^(qū)域508溝道離子注入?yún)^(qū)域509溝道離子注入?yún)^(qū)域510第一氧化物層510A 已形成圖案的第一氧化物層511中間柵極電介質(zhì)層
511A 已形成圖案的中間柵極電介質(zhì)層512第二氧化物層512A 已形成圖案的第二氧化物層513第三氧化物層514柵極物質(zhì)515柵極絕緣層
權利要求
1.一種晶體管，位于易失性存儲器器件的單元區(qū)域中，該晶體管包括第一導電型基板；能捕獲電荷且形成于基板上的柵極電介質(zhì)結構；形成在柵極電介質(zhì)結構上的柵極；形成在柵極上的柵極絕緣層；形成在柵極的每一側面下的基板的預定區(qū)域中的第二導電型源極/漏極；和形成在柵極下的基板的預定區(qū)域中的第一導電型溝道離子注入?yún)^(qū)域。
2.權利要求1的晶體管，其中柵極電介質(zhì)結構包括形成在基板上的下柵極電介質(zhì)層；形成在下柵極電介質(zhì)層上的用來捕捉電荷的中間柵極電介質(zhì)層；形成在中間柵極電介質(zhì)層上的上柵極電介質(zhì)層。
3.權利要求2的晶體管，其中中間柵極電介質(zhì)層被注入電子以提高閾電壓值。
4.權利要求2的晶體管，其中中間電介質(zhì)層被注入空穴以降低閾電壓值。
5.權利要求2的晶體管，其中下柵極電介質(zhì)層和上柵極電介質(zhì)層由氧化物制成，而中間柵極電介質(zhì)層由氮化物制成。
6.權利要求2的晶體管，其中下柵極電介質(zhì)層和上柵極電介質(zhì)層由氧化物制成，而中間柵極電介質(zhì)層由選自包括氮氧化物、氧化鋁和氧化鉿的材料制成。
7.一種易失性存儲器器件，包括用于存儲器單元的具有柵極電介質(zhì)結構的第一晶體管，包括下柵極電介質(zhì)層；用來捕捉電荷的中間柵極電介質(zhì)；和上柵極電介質(zhì)；和用于邏輯電路的具有單一氧化物層的柵極電介質(zhì)結構的第二晶體管。
8.權利要求7的易失性存儲器器件，其中第一晶體管柵極電介質(zhì)結構的有效氧化物層厚度等于第二晶體管柵極電介質(zhì)結構的有效氧化物層的厚度。
9.權利要求7的易失性存儲器器件，其中第一晶體管柵極電介質(zhì)結構的有效氧化物層厚度大于第二晶體管柵極電介質(zhì)結構的有效氧化物層的厚度。
10.權利要求7的易失性存儲器器件，其中第一晶體管的中間電介質(zhì)層被注入電子以提高閾電壓值。
11.權利要求7的易失性存儲器器件，其中第一晶體管的中間電介質(zhì)層被注入空穴以減低閾電壓值。
12.權利要求7的易失性存儲器器件，其中在第一晶體管柵極電介質(zhì)結構中，下柵極電介質(zhì)層和上柵極電介質(zhì)層由氧化物制成，而中間電介質(zhì)層由氮化物制成。
13.權利要求7的易失性存儲器器件，其中在第一晶體管柵極電介質(zhì)結構中，下柵極電介質(zhì)層和上柵極電介質(zhì)層由氧化物制成，而中間電介質(zhì)層由選自包括氮氧化物、氧化鋁和氧化鉿的材料制成。
14.一種易失性存儲器器件，包括用于存儲器單元的具有柵極電介質(zhì)結構的第一N-溝道金屬氧化物半導體(NMOS)晶體管，包括下柵極電介質(zhì)層；中間柵極電介質(zhì)；和上柵極電介質(zhì)；用于邏輯電路的具有單一氧化物層的柵極電介質(zhì)結構的第二NMOS晶體管；和用于邏輯電路的具有柵極電介質(zhì)結構的P-溝道金屬氧化物半導體(PMOS)晶體管，包括下柵極電介質(zhì)層；中間柵極電介質(zhì)；和上柵極電介質(zhì)。
15.權利要求14的易失性存儲器器件，其中第一NMOS晶體管的柵極電介質(zhì)結構的有效氧化物層和PMOS晶體管的柵極電介質(zhì)結構的有效氧化物層的厚度等于第二NMOS晶體管的柵極電介質(zhì)結構的有效氧化物層的厚度。
16.權利要求14的易失性存儲器器件，其中第一NMOS晶體管的柵極電介質(zhì)結構的有效氧化物層和PMOS晶體管的柵極電介質(zhì)結構的有效氧化物層的厚度大于第二NMOS晶體管的柵極電介質(zhì)結構的有效氧化物層的厚度。
17.權利要求14的易失性存儲器器件，其中PMOS晶體管的柵極電介質(zhì)結構的有效氧化物層的厚度等于第二NMOS晶體管的柵極電介質(zhì)結構的有效氧化物層的厚度，并且第一NMOS晶體管的柵極電介質(zhì)結構的有效氧化物層的厚度大于PMOS晶體管的柵極電介質(zhì)結構的有效氧化物層和第二NMOS晶體管的柵極電介質(zhì)結構的有效氧化物層的厚度。
18.權利要求14的易失性存儲器器件，其中第一NMOS晶體管和PMOS晶體管的每個中間電介質(zhì)層被注入電子，以提高閾電壓值。
19.權利要求14的易失性存儲器器件，其中第一NMOS晶體管和PMOS晶體管的每個中間電介質(zhì)層被注入空穴，以降低閾電壓值。
20.權利要求14的易失性存儲器器件，其中第一NMOS晶體管和PMOS晶體管的每個下柵極電介質(zhì)層和每個上柵極電介質(zhì)層由氧化物制成，而且第一NMOS晶體管和PMOS晶體管的每個中間柵極電介質(zhì)層由氮化物制成。
21.權利要求14的易失性存儲器器件，其中第一NMOS晶體管和PMOS晶體管的每個下柵極電介質(zhì)層和每個上柵極電介質(zhì)層由氧化物制成，而且第一NMOS晶體管和PMOS晶體管的每個中間柵極電介質(zhì)層由選自氮氧化物、氧化鋁及氧化鉿的材料制成。
22.一種易失性存儲器器件，包括用于存儲器單元的晶體管，該晶體管包括第一導電型基板；能捕獲電荷且形成于基板上的柵極電介質(zhì)結構；形成在柵極電介質(zhì)結構上的柵極；形成在柵極上的柵極絕緣層；形成在柵極的每一側面下的基板的預定區(qū)域中的第二導電型源極/漏極；和形成在柵極下的基板的預定區(qū)域中的第一導電型溝道離子注入?yún)^(qū)域電壓產(chǎn)生裝置，通過將預定電壓供應至各個基板、柵極和源極/漏極而將電荷注入柵極電介質(zhì)結構，來控制用在存儲器單元中的晶體管的閾電壓。
23.權利要求22的易失性存儲器器件，其中柵極電介質(zhì)結構包括形成在基板上的下柵極電介質(zhì)層；形成在下柵極電介質(zhì)層上用來捕捉電荷的中間柵極電介質(zhì)層；形成在中間柵極電介質(zhì)層上的上柵極電介質(zhì)層。
24.權利要求23的易失性存儲器器件，其中電壓產(chǎn)生裝置通過注入電子至中間柵極電介質(zhì)層來提高用于存儲器單元的晶體管的閾電壓。
25.權利要求23的易失性存儲器器件，其中電壓產(chǎn)生裝置通過注入空穴至中間柵極電介質(zhì)層來降低用于存儲器單元的晶體管的閾電壓。
26.權利要求23的易失性存儲器器件，其中下柵極電介質(zhì)層和上柵極電介質(zhì)層由氧化物制成，而中間柵極電介質(zhì)層由氮化物制成。
27.權利要求23的易失性存儲器器件，其中下柵極電介質(zhì)層和上柵極電介質(zhì)層由氧化物制成，而中間柵極電介質(zhì)層由選自氮氧化物、氧化鋁及氧化鉿的材料制成。
28.一種形成易失性存儲器器件的柵極電介質(zhì)結構的方法，其中該易失性存儲器器件由形成有用于存儲器單元的晶體管單元區(qū)域和形成有用于邏輯電路的晶體管外圍區(qū)域所限定，該方法包括以下步驟在基板上依次形成第一氧化物層、用來捕獲電荷的介電質(zhì)層和第二氧化物層；選擇性蝕刻置于外圍區(qū)域中的第二氧化物層和電介質(zhì)層；蝕刻暴露于外圍區(qū)域中的第一氧化物層，同時蝕刻單元區(qū)域中的第二氧化物層；和在單元區(qū)域和外圍區(qū)域中形成第三氧化物層。
29.權利要求28的方法，其中在蝕刻單元區(qū)域中的第二氧化物層的步驟中，控制第二氧化物層以保留預定厚度，以使單元區(qū)域中的晶體管的柵極電介質(zhì)結構包括第一氧化物層、用來捕獲電荷的介電質(zhì)層、第二氧化物層和第三氧化物層，以及外圍區(qū)域中的晶體管的柵極電介質(zhì)結構包括第三氧化物層。
30.權利要求28的方法，其中蝕刻單元區(qū)域中的第二氧化物層的步驟中，控制第二氧化物層以保留預定厚度，以使單元區(qū)域中的晶體管的柵極電介質(zhì)結構包括第一氧化物層、用來捕獲電荷的介電質(zhì)層和第三氧化物層，以及外圍區(qū)域中的晶體管的柵極電介質(zhì)結構包括第三氧化物層。
31.權利要求28的方法，其中用來捕獲電荷的介電質(zhì)層由選自包括氮化物、氮氧化物、氧化鋁及氧化鉿的材料制成。
32.一種形成易失性存儲器器件的柵極電介質(zhì)結構的方法，其中該易失性存儲器器件由形成有用于存儲器單元的第一NMOS晶體管的單元區(qū)域和形成有用于邏輯電路的第二NMOS晶體管和PMOS晶體管的外圍區(qū)域所限定，該方法包括以下步驟在基板上依次形成第一氧化物層、用來捕獲電荷的介電質(zhì)層和第二氧化物層；選擇性蝕刻形成有第二NMOS晶體管的外圍區(qū)域的第一預定區(qū)域中的第二氧化物層和電介質(zhì)層；移除暴露于第一預定區(qū)域中的第一氧化物層，同時蝕刻置于單元區(qū)域中和形成有PMOS晶體管的外圍區(qū)域的第二預定區(qū)域中的第二氧化物層；和在單元區(qū)域和外圍區(qū)域中形成第三氧化物層。
33.權利要求32的方法，其中在蝕刻單元區(qū)域和外圍區(qū)域的第一預定區(qū)域中的第二氧化物層的步驟中，控制第二氧化物層以預定厚度蝕刻，以使第一NMOS晶體管和PMOS晶體管的每個柵極電介質(zhì)結構包括第一氧化物層、用來捕獲電荷的介電質(zhì)層、第二氧化物層的保留部分和第三氧化物層，以及第二NMOS晶體管的柵極電介質(zhì)結構包括第三氧化物層。
34.權利要求32的方法，其中在蝕刻單元區(qū)域和外圍區(qū)域的第一預定區(qū)域中的第二氧化物層的步驟中，控制第二氧化物層以保留預定厚度，以使第一NMOS晶體管和PMOS晶體管的每個柵極電介質(zhì)結構包括第一氧化物層、用來捕獲電荷的介電質(zhì)層和第三氧化物層，以及第二NMOS晶體管的柵極電介質(zhì)結構包括第三氧化物層。
35.權利要求32的方法，其中用來捕獲電荷的介電質(zhì)層由選自包括氮化物、氮氧化物、氧化鋁及氧化鉿的材料制成。
36.一種形成易失性存儲器器件的柵極電介質(zhì)結構的方法，其中該易失性存儲器器件由形成有用于存儲器單元的第一NMOS晶體管的單元區(qū)域和形成有用于邏輯電路的PMOS晶體管和第二NMOS晶體管的外圍區(qū)域所限定，該方法包括以下步驟在基板上依次形成第一氧化物層、用來捕獲電荷的介電質(zhì)層和第二氧化物層；選擇性蝕刻形成有第二NMOS晶體管的外圍區(qū)域的第一預定區(qū)域中的第二氧化物層和電介質(zhì)層；選擇性蝕刻形成有PMOS晶體管的外圍區(qū)域的第二預定區(qū)域中的部分第二氧化物層，以減少第二氧化物層的厚度；移除暴露于第一預定區(qū)域中的第一氧化物層，同時移除第二預定區(qū)域中的第二氧化物層和單元區(qū)域中的部分第二氧化物層；和在單元區(qū)域和外圍區(qū)域中形成第三氧化物層。
37.權利要求36的方法，其中在蝕刻第二預定區(qū)域和單元區(qū)域中的第二氧化物層的步驟中，控制第二氧化物層以預定厚度蝕刻，以使第一NMOS晶體管的的柵極電介質(zhì)結構包括第一氧化物層、用來捕獲電荷的介電質(zhì)層、第二氧化物層的保留部分和第三氧化物層；使PMOS晶體管的的柵極電介質(zhì)結構包括第一氧化物層、用來捕獲電荷的介電質(zhì)層和第三氧化物層；以及使第二NMOS晶體管的的柵極電介質(zhì)結構包括第三氧化物層。
38.權利要求36的方法，其中用來捕獲電荷的介電質(zhì)層由選自包括氮化物、氮氧化物、氧化鋁及氧化鉿的材料制成。
全文摘要
本發(fā)明涉及具有能捕獲電荷的柵極電介質(zhì)結構的易失性存儲器的晶體管及其制造方法。該易失性存儲器的單元區(qū)域中的晶體管包括第一導電型基板；能捕獲電荷并形成在所述基板上的柵極電介質(zhì)結構；形成在所述柵極電介質(zhì)結構上的柵極；形成在所述柵極上的柵極絕緣層；形成在所述柵極的每個側面下的基板的預定區(qū)域中的第二導電型源極/漏極；形成在所述柵極下的基板的預定區(qū)域中的第一導電型溝道離子注入?yún)^(qū)域。
文檔編號H01L27/10GK1674299SQ20041009681
公開日2005年9月28日 申請日期2004年12月1日 優(yōu)先權日2004年3月22日
發(fā)明者李相敦, 金一旭, 安進弘, 樸榮俊 申請人:海力士半導體有限公司