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顯示裝置的制作方法

文檔序號:6832183閱讀:175來源:國知局
專利名稱:顯示裝置的制作方法
技術(shù)領(lǐng)域
本發(fā)明是關(guān)于一種顯示裝置,尤其是關(guān)于一種具有移位緩存器電路的顯示裝置。
背景技術(shù)
以往,電阻負載型的反相器電路(例如,參照非專利文獻1)已為眾所周知。又,以往,包含上述電阻負載型的反相器電路的移位緩存器電路亦為眾所周知。另外,移位緩存器電路是例如用于驅(qū)動液晶顯示裝置或有機EL顯示裝置的柵極線或漏極線的電路中。
第17圖是包含現(xiàn)有電阻負載型的反相器電路的移位緩存器電路的電路圖。參照第17圖,現(xiàn)有移位緩存器電路100a的構(gòu)成包含第1電路部101a與第2電路部102a。又,第2級的移位緩存器電路100b的構(gòu)成包含第1電路部101b與第2電路部102b。
構(gòu)成第1級的移位緩存器電路100a的第1電路部101a,包含n溝道晶體管NT101及NT102、電容C101與電阻R101。以下,在先前技術(shù)的說明中,n溝道晶體管NT101及NT102分別稱為晶體管NT101及NT102。晶體管NT101的源極連接于節(jié)點ND101上,同時在其漏極上輸入激活信號ST。在該晶體管NT101的柵極上供給時鐘信號CLK1。又,晶體管NT102的源極連接于負側(cè)電位VSS上,同時其漏極連接于節(jié)點ND102上。又,電容C101的一方電極連接于節(jié)點ND101上,同時另一方電極連接于負側(cè)電位VSS上。又,電阻R101的一方端子連接于正側(cè)電位VDD上,同時另一方端子連接于節(jié)點ND102上。然后,由晶體管NT102與電阻R101構(gòu)成反相器電路。
又,構(gòu)成第1級的移位緩存器電路100a的第2電路部102a,包含n溝道晶體管NT103、及電阻R102。以下,在先前技術(shù)的說明中,n溝道晶體管NT103稱為晶體管NT103。晶體管NT103的源極連接于負側(cè)電位VSS上,同時其漏極連接于節(jié)點ND103上。又,電阻R102的一方端子連接于正側(cè)電位VDD上,同時另一方端子連接于節(jié)點ND103上。然后,由晶體管NT103與電阻R102構(gòu)成反相器電路。
又,第2級以后的移位緩存器電路亦具有與上述第1級的移位緩存器電路100a同樣的電路構(gòu)成。另外,后級的移位緩存器電路的第1電路部構(gòu)成與前級的移位緩存器電路的輸出節(jié)點連接。又,配置在奇數(shù)級的第1電路部的晶體管NT101的柵極上是如同上述地供給有時鐘信號CLK1,同時配置在偶數(shù)級的第1電路部的晶體管NT101的柵極上供給有時鐘信號CLK2。
第18圖是說明第17圖所示現(xiàn)有移位緩存器電路的動作用的波形圖。其次,參照第17圖及第18圖,就現(xiàn)有移位緩存器電路的動作加以說明。
首先,激活信號ST變成H電平。之后,時鐘信號CLK1變成H電平。藉此,由于在第1級的移位緩存器電路100a的晶體管NT101的柵極上供給有H電平的時鐘信號CLK1,所以晶體管NT101變成導通狀態(tài)。藉此,由于第1級的移位緩存器電路100a的節(jié)點ND101的電位上升至H電平,所以在第1級的移位緩存器電路100a的晶體管NT102的柵極上供給有H電平的信號。因此,晶體管NT102變成導通狀態(tài)。藉此,由于第1級的移位緩存器電路100a的節(jié)點ND102的電位下降至L電平,所以晶體管NT103變成截止狀態(tài)。藉此,由于第1級的移位緩存器電路100a的節(jié)點ND103的電位上升至H電平,所以從第1級的移位緩存器電路100a輸出H電平的輸出信號SR1。另外,在時鐘信號CLK1為H電平的期間,在電容C101儲存有H電平的電位。
其次,時鐘信號CLK1變成L電平。藉此,第1級的移位緩存器電路100a的晶體管NT101變成截止狀態(tài)。之后,激活信號ST變成L電平。在此,即使第1級的移位緩存器電路100a的晶體管NT101變成截止狀態(tài),由于第1級的移位緩存器電路100a的節(jié)點ND101的電位因儲存于電容C101內(nèi)的H電平的電位而保持于H電平,所以第1級的移位緩存器電路100a的晶體管NT102保持于導通狀態(tài)。因此,由于第1級的移位緩存器電路100a的節(jié)點ND102的電位不會上升至H電平,所以在第1級的移位緩存器電路100a的晶體管NT103的柵極上持續(xù)供給有L電平的輸出信號。藉此,由于第1級的移位緩存器電路100a的晶體管NT103保持在截止狀態(tài),所以從第1級的移位緩存器電路100a持續(xù)輸出有H電平的輸出信號SR1。
其次,時鐘信號CLK2變成H電平。藉此,由于在第2級的移位緩存器100b上輸入有第1級的移位緩存器電路100a的H電平的輸出信號SR1,所以可進行與上述第1級的移位緩存器電路100a同樣的動作。藉此,從第2級的移位緩存器電路100b輸出有H電平的輸出信號SR2。
之后,時鐘信號CLK1再次變成H電平。藉此,第1級的移位緩存器電路100a的晶體管NT101會變成導通狀態(tài)。此時,節(jié)點ND101的電位因激活信號ST變成L電平而下降至L電平。藉此,由于在第1級的移位緩存器電路100a的晶體管NT102的柵極上供給有L電平的信號,所以晶體管NT102會變成截止狀態(tài)。因此,由于第1級的移位緩存器電路100a的節(jié)點ND102的電位上升至H電平,所以第1級的移位緩存器電路100a的晶體管NT103變成導通狀態(tài)。藉此,由于第1級的移位緩存器電路100a的節(jié)點ND103的電位從H電平下降至L電平,所以從第1級的移位緩存器電路100a輸出有L電平的輸出信號SR1。依上述的動作,可從各級的移位緩存器電路依序輸出時序移位的H電平的輸出信號(SR1、SR2、SR3…)。
(非專利文獻1)岸野正剛著半導體裝置的基礎(chǔ),歐姆(OHM)公司出版,1985年4月25日,pp.184-187發(fā)明內(nèi)容(發(fā)明所欲解決的問題)然而,第17圖所示的現(xiàn)有移位緩存器電路,于其第1級的移位緩存器電路100a中,在輸出H電平的輸出信號SR1的情況下,由于晶體管NT102保持在導通狀態(tài),所以會有貫穿電流經(jīng)由電阻R101及晶體管NT102流入VDD與VSS之間的不良情形。又,在輸出L電平的輸出信號SR1的情況下,由于晶體管NT103保持于導通狀態(tài),所以會有貫穿電流經(jīng)由電阻R102及晶體管NT103流入VDD與VSS之間的不良情形。如此,會有在VDD與VSS之間經(jīng)常流入貫穿電流的不良情形。又,就第2級以后的移位緩存器電路而言,由于亦具有與第1級的移位緩存器電路100a同樣的構(gòu)成,所以會有在VDD與VSS之間流入貫穿電流的不良情形。因而,在將上述現(xiàn)有移位緩存器電路用于驅(qū)動液晶顯示裝置或有機EL顯示裝置的柵極線或漏極線的電路上的情況中,會有增加液晶顯示裝置或有機EL顯示裝置的消耗電力的問題點。
本發(fā)明是為了解決上述問題而開發(fā)完成,本發(fā)明之一目的,是在于提供一種具有可抑制消耗電力增加的移位緩存器電路的顯示裝置。
(解決問題的手段)為了達成上述目的,本發(fā)明第1樣態(tài)的顯示裝置具備移位緩存器電路,該移位緩存器電路包含第1電路部,具有連接于第1電位側(cè),并響應(yīng)時鐘信號而導通的第1導電型第1晶體管、連接于第2電位側(cè)的第1導電型第2晶體管、連接于第1晶體管的柵極與第二電位間的第3晶體管、及連接于時鐘信號線與第1晶體管的柵極間并通過響應(yīng)第1信號而導通以將時鐘信號供至第1晶體管的第1導電型第4晶體管;以及第2電路部,具有連接于第1電位側(cè)并響應(yīng)時鐘信號而導通的第1導電型第5晶體管、連接于第2電位側(cè)的第1導電型第6晶體管、連接于第5晶體管的柵極與第2電位間的第7晶體管、及連接于時鐘信號線與第5晶體管的柵極間并通過響應(yīng)第2信號而導通以將時鐘信號供至第5晶體管的第1導電型第8晶體管,該第2信號是在不與輸入第1信號的第4晶體管的導通狀態(tài)的期間相重疊的導通狀態(tài)的期間所得者。
該第1樣態(tài)的顯示裝置中,如上所述,設(shè)置通過響應(yīng)第1信號而導通以將時鐘信號供至第1晶體管的第4晶體管、及通過響應(yīng)不與輸入第1信號的第4晶體管的導通狀態(tài)的期間相重疊的導通狀態(tài)的期間所得的第2信號而導通以將時鐘信號供至第5晶體管的第8晶體管,藉此第1電路部的第4晶體管與第2電路部的第8晶體管不會同時變成導通狀態(tài)。該情況,若在第4晶體管為導通狀態(tài)時使第3晶體管變成截止狀態(tài),則由于第3晶體管與第4晶體管不會同時變成導通狀態(tài),所以可防止貫穿電流經(jīng)由第3晶體管與第4晶體管流入第2電位與時鐘信號線之間。又,若在第8晶體管為導通狀態(tài)時使第7晶體管變成截止狀態(tài),則由于第7晶體管與第8晶體管不會同時變成導通狀態(tài),所以可防止貫穿電流經(jīng)由第7晶體管與第8晶體管流入第2電位與時鐘信號線之間。又,若在第3晶體管為導通狀態(tài)時,使第2晶體管變成導通狀態(tài),同時使第1晶體管變成截止狀態(tài),則由于第1晶體管與第2晶體管不會同時變成導通狀態(tài),所以可防止貫穿電流經(jīng)由第1晶體管與第2晶體管流入第1電位與第2電位之間的情形。又,若在第7晶體管為導通狀態(tài)時,使第6晶體管變成導通狀態(tài),同時使第5晶體管變成截止狀態(tài),則可防止貫穿電流經(jīng)由第5晶體管與第6晶體管流入第1電位與第2電位之間的情形。該等的結(jié)果,可抑制包含移位緩存器電路的顯示裝置的消耗電流的增加。
在上述第1樣態(tài)的顯示裝置中,較佳者為,移位緩存器電路設(shè)有多級;第1信號是次級的移位緩存器電路的輸出信號;第2信號是前級的移位緩存器電路的輸出信號。根據(jù)如此構(gòu)成,則由于響應(yīng)次級的移位緩存器電路的輸出信號而導通的第4晶體管與響應(yīng)前級的移位緩存器電路的輸出信號而導通的第8晶體管的導通狀態(tài)的期間不會重疊,所以容易在響應(yīng)第1信號而導通的第4晶體管為導通狀態(tài)時,可控制響應(yīng)第2信號而導通的第8晶體管變成截止狀態(tài)。又,在響應(yīng)第2信號而導通的第8晶體管為導通狀態(tài)時,可控制響應(yīng)第1信號而導通的第8晶體管變成截止狀態(tài)。
上述第1樣態(tài)的顯示裝置中,較佳者為,移位緩存器電路包含多級的具有第1組電路部及第2組電路部為1個級的移位緩存器電路,該第1組電路部包含第1電路部及第2電路部,該第2組電路部是與第1組電路部的輸出部連接,并包含第1電路部及第2電路部且輸出移位緩存器的輸出;輸入至第2組電路部的第1信號,是次級的移位緩存器電路的第1組電路部的輸出信號;輸入至第2組電路部的第2信號,是同級的移位緩存器電路的第1組電路部的輸出信號。根據(jù)如此構(gòu)成,則由于響應(yīng)次級的移位緩存器電路的第1組電路部的輸出信號而導通的第4晶體管與響應(yīng)同級的移位緩存器電路的第1組電路部的輸出信號而導通的第8晶體管的導通狀態(tài)的期間不會重疊,所以在響應(yīng)第1信號而導通的第4晶體管為導通狀態(tài)時,容易控制響應(yīng)第2信號而導通的第8晶體管變成截止狀態(tài)。又,在響應(yīng)第2信號而導通的第8晶體管為導通狀態(tài)時,可控制響應(yīng)第1信號而導通的第8晶體管變成截止狀態(tài)。
上述第1樣態(tài)的顯示裝置中,較佳者為,第3晶體管是響應(yīng)第2信號而導通,同時第7晶體管是在響應(yīng)第2信號而導通的第8晶體管為導通狀態(tài)的期間呈截止狀態(tài)。根據(jù)如此構(gòu)成,則容易防止第3晶體管與第4晶體管同時變成導通狀態(tài)的情形,同時可防止第7晶體管與第8晶體管同時變成導通狀態(tài)的情形。
上述第1樣態(tài)的顯示裝置中,較佳者為,第3晶體管具有在第2晶體管為導通狀態(tài)時使第1晶體管呈截止狀態(tài)的功能;第7晶體管具有在第6晶體管為導通狀態(tài)時,使第5晶體管呈截止狀態(tài)的功能。根據(jù)如此構(gòu)成,則可容易防止貫穿電流經(jīng)由第1晶體管與第2晶體管流入第1電位與第2電位之間,同時可防止貫穿電流經(jīng)由第5晶體管與第6晶體管流入第1電位與第2電位之間。
上述第1樣態(tài)的顯示裝置中,較佳者為,在第1晶體管的柵極與源極之間連接有第1電容;在第5晶體管的柵極與源極之間連接有第2電容。根據(jù)如此構(gòu)成,則可容易伴隨第1晶體管的源極電位的上升或下降而使第1晶體管的柵極電位上升或下降,以維持連接有第1電容的第1晶體管的柵極-源極間電壓,同時可伴隨第5晶體管的源極電位的上升或下降而使第5晶體管的柵極電位上升或下降,以維持連接有第2電容的第5晶體管的柵極-源極間電壓。藉此,可容易將第1晶體管及第5晶體管經(jīng)常維持于導通狀態(tài)。結(jié)果,可使第1電路的輸出信號(第1晶體管的源極電位)上升或下降至變成第1電位為止,同時可使第2電路的輸出信號(第5晶體管的源極電位)上升或下降至變成第1電位為止。
上述第1樣態(tài)的顯示裝置中,較佳者為,在第1晶體管的柵極與供給時鐘信號的時鐘信號線之間,連接有第1二極管,而在第5晶體管的柵極與供給時鐘信號的時鐘信號線之間,連接有第2二極管。根據(jù)如此構(gòu)成,則由于可防止電流在時鐘信號線與第1晶體管的柵極間逆流,所以可更確實地將第1晶體管的柵極-源極間電壓維持于臨界值電壓以上,同時由于可防止電流在時鐘信號線與第5晶體管的柵極間逆流,所以可更確實地將第5晶體管的柵極-源極間電壓維持于臨界值電壓以上。藉此,可更確實地保持第1晶體管及第5晶體管在導通狀態(tài)。
該情況中,較佳者為,第1二極管包含呈二極管連接的第1導電型第9晶體管;第2二極管包含呈二極管連接有的第1導電型第10晶體管。根據(jù)如此構(gòu)成,則即使設(shè)置有第1二極管及第2二極管,亦由于可僅以第1導電型晶體管形成移位緩存器電路,所以不會增加離子植入步驟的次數(shù)及離子植入屏蔽的片數(shù)。藉此,可抑制制程復雜化,同時可抑制制造成本增大。
上述第1樣態(tài)的顯示裝置中,較佳者為,至少第1晶體管、第2晶體管、第3晶體管、第4晶體管、第5晶體管、第6晶體管、第7晶體管及第8晶體管,是p型的場效晶體管。根據(jù)如此構(gòu)成,則由于p型場效晶體管與n型場效晶體管不同,沒有必要形成LDD(LightlyDoped Drain輕摻雜漏極)構(gòu)造,所以可更加簡化制程。除了該優(yōu)點外亦可調(diào)換成n型場效晶體管。
上述第1樣態(tài)的顯示裝置中,較佳者為,在第2電路部的第8晶體管與時鐘信號線之間,連接有高電阻。根據(jù)如此構(gòu)成,則由于第2電路部的第8晶體管變成導通狀態(tài)時的響應(yīng)速度變慢,所以可在第8晶體管為導通狀態(tài)時,使自第2電路部輸出的信號延遲。因而,當指定級的移位緩存器電路的第8晶體管變成導通狀態(tài),指定級的前2級的移位緩存器電路的第8晶體管變成截止狀態(tài)時,對應(yīng)指定級的移位緩存器電路的水平開關(guān)的響應(yīng)速度會變慢,同時對應(yīng)指定級的前2級的移位緩存器電路的水平開關(guān)的響應(yīng)速度會變快。藉此,可抑制指定級的水平開關(guān)從截止狀態(tài)變成導通狀態(tài)的瞬間、與指定級的前2級的水平開關(guān)從導通狀態(tài)變成截止狀態(tài)的瞬間重疊。因此,在指定級的前2級的水平開關(guān)變成截止狀態(tài)后,由于可使指定級的水平開關(guān)呈導通狀態(tài),所以可抑制因在指定級的前2級的水平開關(guān)從導通狀態(tài)變成截止狀態(tài)的瞬間,指定級的水平開關(guān)變成導通狀態(tài),而造成在影像信號中產(chǎn)生噪聲的情形。藉此,可抑制因噪聲所引起的影像劣化。
上述第1樣態(tài)的顯示裝置中,較佳者為,移位緩存器電路是適用于驅(qū)動漏極線用的移位緩存器電路、及驅(qū)動柵極線用的移位緩存器電路的至少一方。根據(jù)如此構(gòu)成,則在驅(qū)動漏極線用的移位緩存器電路中,可容易抑制消耗電力增加,同時在驅(qū)動柵極線用的移位緩存器電路中,可容易抑制消耗電力增加。又,若適用于驅(qū)動漏極線用的移位緩存器電路與驅(qū)動柵極線用的移位緩存器電路雙方中,則更可抑制消耗電力增加。
本發(fā)明的第2樣態(tài)的顯示裝置,具備連接有多個電路部的移位緩存器電路,該電路部包含第1導電型的第1晶體管,連接于第1電位側(cè),響應(yīng)時鐘信號而導通;連接于第2電位側(cè)的第1導電型的第2晶體管;第3晶體管,其連接于第1晶體管的柵極與第二電位之間;以及第1導電型的第4晶體管,連接于時鐘信號線與第1晶體管的柵極間,通過響應(yīng)第3晶體管為截止狀態(tài)時呈導通狀態(tài)的第1信號而導通以將時鐘信號供至第1晶體管。
該第2樣態(tài)的顯示裝置中,如上所述,設(shè)置有第4晶體管,其可響應(yīng)在第3晶體管為截止狀態(tài)時形成導通狀態(tài)的第1信號而導通藉此第3晶體管與第4晶體管不會同時變成導通狀態(tài)。藉此,可防止貫穿電流經(jīng)由第3晶體管與第4晶體管流入第2電位與時鐘信號之間。結(jié)果,可抑制包含有移位緩存器電路的顯示裝置的的消耗電流的增加。


第1圖是顯示本發(fā)明第1實施形態(tài)的液晶顯示裝置的平面圖。
第2圖是構(gòu)成第1圖所示第1實施形態(tài)的液晶顯示裝置的H驅(qū)動器的移位緩存器電路的電路圖。
第3圖是第2圖所示的移位緩存器電路的最后級的電路圖。
第4圖是說明第2圖及第3圖所示的H驅(qū)動器及水平開關(guān)的動作用的波形圖。
第5圖是構(gòu)成本發(fā)明第2實施形態(tài)的液晶顯示裝置的V驅(qū)動器的移位緩存器電路的電路圖。
第6圖是第5圖所示的移位緩存器電路的最后級的電路圖。
第7圖是說明第5圖及第6圖所示的V驅(qū)動器的動作用的波形圖。
第8圖是顯示本發(fā)明第3實施形態(tài)的液晶顯示裝置的平面圖。
第9圖是構(gòu)成第8圖所示第3實施形態(tài)的液晶顯示裝置的H驅(qū)動器的移位緩存器電路的電路圖。
第10圖是第9圖所示的移位緩存器電路的最后級的電路圖。
第11圖是說明第9圖及第10圖所示的H驅(qū)動器及水平開關(guān)的動作用的波形圖。
第12圖是構(gòu)成本發(fā)明第4實施形態(tài)的液晶顯示裝置的V驅(qū)動器的移位緩存器電路的電路圖。
第13圖是第12圖所示的移位緩存器電路的最后級的電路圖。
第14圖是說明第12圖及第13圖所示的V驅(qū)動器的動作用的波形圖。
第15圖是顯示本發(fā)明第5實施形態(tài)的有機EL顯示裝置的平面圖。
第16是顯示本發(fā)明第6實施形態(tài)的有機EL顯示裝置的平面圖。
第17圖是包含現(xiàn)有電阻負載型的反相器電路的移位緩存器電路的電路圖。
第18圖是說明第17圖所示現(xiàn)有移位緩存器電路的動作用的波形圖。
(組件符號說明)1a至1d基板 2、2a、65、65a 顯示部3、3a H驅(qū)動器4、4a 水平開關(guān)5、5a V驅(qū)動器10 驅(qū)動IC11電源電路 12 信號產(chǎn)生電路20、20a、60、60a 像素21、21a p溝道晶體管22、22a 像素電極 23、23a 相對電極24、24a 液晶 25、25a、63、63a 輔助電容30a至30d、50a、50b、30a1、30b1、30c1、30d1、50a1、50b1、100a、100b 移位緩存器電路31a至31d、51a、51b、31a1、31b1、31c1、31d1、51a1、51b1、101a、101b 第1電路32a至32d、52a、52b、32a1、32b1、32c1、32d1、52a1、52b1、102a、102b 第2電路53a、53b、53a1、53b1 第3電路(第1電路部)54a、54b、54a1、54b1 第4電路(第2電路部)
61、62 p溝道晶體管 61a、62a n溝道晶體管64、64a 陽極65、65a 陰極具體實施方式
以下根據(jù)圖式說明本發(fā)明的實施形態(tài)。
(第1實施形態(tài))第1圖是顯示本發(fā)明第1實施形態(tài)的液晶顯示裝置的平面圖。第2圖是構(gòu)成第1圖所示第1實施形態(tài)的液晶顯示裝置的H驅(qū)動器的移位緩存器電路的電路圖。第3圖是第2圖所示的移位緩存器電路的最后級的電路圖。
首先,參照第1圖,該第1實施形態(tài)中,于基板1a上,形成有顯示部2、H驅(qū)動器3、水平開關(guān)(HSW)4及V驅(qū)動器5。另外,第1圖的顯示部2上顯示1像素份的構(gòu)成。又,水平開關(guān)4,在第1圖中雖只圖標2個開關(guān),但是其是相應(yīng)于像素數(shù)的數(shù)目所配置。又,有關(guān)H驅(qū)動器3及V驅(qū)動器5,雖在第1圖中只圖標2個構(gòu)成該等的移位緩存器,但是其是相應(yīng)于像素數(shù)的數(shù)目所配置。H驅(qū)動器3及水平開關(guān)4是為了驅(qū)動(掃描)漏極線而設(shè),同時V驅(qū)動器5是為了驅(qū)動(掃描)柵極線而設(shè)。又,顯示部2上的像素20配置成矩陣狀。各個像素20的構(gòu)成包含p溝道晶體管21、像素電極22、與像素電極22相對配置的各像素20共通的相對電極23、夾于像素電極22與相對電極23間的液晶24以及輔助電容25。然后,p溝道晶體管21的源極連接在漏極線上,同時其漏極連接在像素電極22與輔助電容25的一方電極上。該p溝道晶體管21的柵極連接在柵極線上。
又,在基板1a的外部設(shè)置驅(qū)動IC10。該驅(qū)動IC10包含電源電路11與信號產(chǎn)生電路12。然后,在電源電路11上設(shè)有產(chǎn)生正側(cè)電位HVDD及VVDD、與負側(cè)電位HVSS及VVSS用的電路。藉此,對H驅(qū)動器3供給正側(cè)電位HVDD與負側(cè)電位HVSS,同時對V驅(qū)動器5供給正側(cè)電位VVDD與負側(cè)電位VVSS。另外,正側(cè)電位HVDD及VVDD是本發(fā)明的第2電位的一例,負側(cè)電位HVSS及VVSS是本發(fā)明的第1電位的一例。又,信號產(chǎn)生電路12上設(shè)有產(chǎn)生激活信號HST及VST、時鐘信號HCLK及VCLK、與致能信號ENB用的電路。藉此,對H驅(qū)動器3供給激活信號HST及時鐘信號HCLK,同時對V驅(qū)動器5供給激活信號VST、時鐘信號VCLK及致能信號ENB。又,從驅(qū)動IC10供給視頻信號Video。
其次參照第2圖及第3圖,就第1實施形態(tài)的液晶顯示裝置的H驅(qū)動器3及水平開關(guān)4的電路構(gòu)成加以說明。如第2圖所示,該第1實施形態(tài)的液晶顯示裝置的H驅(qū)動器3的構(gòu)成,分別具備包含第1電路部(31a、31b、31c、31d、…及31n)與第2電路部(32a、32b、32c、32d、…及32n)的多級的移位緩存器電路30a、30b、30c、30d、…及30n。另外,移位緩存器電路30a、30b、30c、30d、…及30n,是將相應(yīng)于像素數(shù)的級數(shù)設(shè)在H驅(qū)動器3的內(nèi)部。
構(gòu)成第1級的移位緩存器電路30a的第1電路部31a,是包含p溝道晶體管PT1、PT2、PT3、PT4及PT5、以及具有將p溝道晶體管的源極與漏極短路的構(gòu)造的電容C1。另外,p溝道晶體管PT1是本發(fā)明的第2晶體管的一例,p溝道晶體管PT2是本發(fā)明的第3晶體管的一例。又,p溝道晶體管PT3是本發(fā)明的第1晶體管的一例,p溝道晶體管PT4是本發(fā)明的第1二極管及第9晶體管的一例。又,p溝道晶體管PT5是本發(fā)明的第4晶體管的一例,電容C1是本發(fā)明的第1電容的一例。以下,p溝道晶體管PT1至PT5分別稱為晶體管PT1至PT5。
晶體管PT1的源極連接在正側(cè)電位HVDD上,同時其漏極連接在節(jié)點ND2上。晶體管PT2的源極連接在正側(cè)電位HVDD上,同時其漏極連接在節(jié)點ND1上。在該晶體管PT1及PT2的柵極上供給有激活信號HST。另外,激活信號HST是本發(fā)明的第2信號的一例。又,晶體管PT2是為了通過在晶體管PT1為導通狀態(tài)時對晶體管PT3的柵極供給H電平的信號,使晶體管PT3呈截止狀態(tài)所設(shè)。
又,晶體管PT3的源極連接在節(jié)點ND2上,同時其漏極連接在負側(cè)電位HVSS上。該晶體管PT3的柵極連接在節(jié)點ND1上。
在此,第1實施形態(tài)中,電容C1連接在晶體管PT3的柵極與源極之間。又,晶體管PT4的源極連接在節(jié)點ND1側(cè),同時其漏極連接在時鐘信號線(HCLK1)側(cè)。該晶體管PT4是呈二極管連接。
又,第1實施形態(tài)中,晶體管PT5連接在晶體管PT4與節(jié)點ND1之間。也就是說,晶體管PT5的源極連接在節(jié)點ND1上,同時其漏極連接在晶體管PT4的源極上。在該晶體管PT5的柵極上供給有次級的移位緩存器電路30b的輸出信號SR2。另外,次級的移位緩存器電路30b的輸出信號SR2是本發(fā)明的第1信號的一例。
又,構(gòu)成第1級的移位緩存器電路30a的第2電路部32a,是包含p溝道晶體管PT6、PT7、PT8、PT9及PT10、具有將p溝道晶體管的源極與漏極短路的構(gòu)造的電容C2、以及電阻R1。另外,p溝道晶體管PT6是本發(fā)明的第6晶體管的一例,p溝道晶體管PT7是本發(fā)明的第7晶體管的一例。又,p溝道晶體管PT8是本發(fā)明的第5晶體管的一例,p溝道晶體管PT9是本發(fā)明的第2二極管及第10晶體管的一例。又,p溝道晶體管PT10是本發(fā)明的第8晶體管的一例,電容C2是本發(fā)明的第2電容的一例。又,電阻R1是本發(fā)明的高電阻的一例。以下,p溝道晶體管PT6至PT10分別稱為晶體管PT6至PT10。
晶體管PT6的源極連接在正側(cè)電位HVDD上,同時其漏極連接在節(jié)點ND4上。晶體管PT7的源極連接在正側(cè)電位HVDD上,同時其漏極連接在節(jié)點ND3上。該晶體管PT6及PT7的柵極,是連接在第1電路部31a的節(jié)點ND2上。又,晶體管PT7是為了通過在晶體管PT6為導通狀態(tài)時對晶體管PT8的柵極供給H電平的信號,使晶體管PT8呈截止狀態(tài)所設(shè)。
又,晶體管PT8的源極連接在節(jié)點ND4上,同時其漏極連接在負側(cè)電位HVSS上。該晶體管PT8的柵極連接在節(jié)點ND3上。
在此,第1實施形態(tài)中,電容C2連接在晶體管PT8的柵極與源極之間。又,晶體管PT9的源極連接在節(jié)點ND3側(cè),同時其漏極連接在時鐘信號線(HCLK1)側(cè)。該晶體管PT9是呈二極管連接。
又,第1實施形態(tài)中,晶體管PT10連接在晶體管PT9與節(jié)點ND3之間。也就是說,晶體管PT10的源極連接在節(jié)點ND3上,同時其漏極連接在晶體管PT9的源極上。在該晶體管PT10的柵極上供給有激活信號HST。又,電阻R1連接在晶體管PT9與時鐘信號線(HCLK1)側(cè)之間。該電阻R1是為了使晶體管PT8及PT9變成導通狀態(tài)時的響應(yīng)速度變慢所設(shè)。
然后,第1實施形態(tài)中,構(gòu)成第1級的移位緩存器電路30a的第1電路部31a及第2電路部32a的晶體管PT1至PT10、以及電容C1及C2,全部由包含p型MOS晶體管(場效晶體管)的TFT(薄膜晶體管)所構(gòu)成。
第2級以后的移位緩存器電路30b、30c、30d、…及30n,亦具有與上述第1級的移位緩存器電路30a同樣的電路構(gòu)成。也就是說,第2級以后的移位緩存器電路30b、30c、30d、…及30n的構(gòu)成,分別包含具有與第1級的移位緩存器電路30a的第1電路部31a及第2電路部32a同樣構(gòu)成的第1電路部31b、31c、31d、…及31n、以及第2電路部32b、32c、32d、…及32n。
在此,第1實施形態(tài)中,在指定級(最后級除外)的晶體管PT5的柵極供給有次級的移位緩存器電路的輸出信號(第1信號),在晶體管PT10的柵極供給有前級的移位緩存器電路的輸出信號或激活信號HST(第2信號)。
另外,如第3圖所示,最后級的移位緩存器電路30n的晶體管PT5的柵極連接在負側(cè)電位HVSS上。因此,在最后級的移位緩存器電路30n的晶體管PT5的柵極經(jīng)常供給有L電平的信號。
又,如第2圖所示,在水平開關(guān)4的每個級上設(shè)有晶體管PT11。該晶體管PT11的源極連接在視頻信號線上,同時其漏極連接在漏極線上。又,各級的晶體管PT11的柵極連接在作為各級的輸出節(jié)點的節(jié)點ND4上。藉此,在各級的晶體管PT11供給有各級的輸出信號(SR1、SR2、SR3、SR4、…、SRn-1)。各級的輸出信號(SR1、SR2、SR3、SR4、…、SRn-1),是輸入至按照視頻信號線的數(shù)目(例如,在輸入紅(R)、綠(G)及藍(B)的3種類的視頻信號的情況則為3條)而設(shè)的水平開關(guān)4的源極上。
第4圖是說明第2圖及第3圖所示的H驅(qū)動器及水平開關(guān)的動作用的波形圖。其次,參照第2圖至第4圖,就第1實施形態(tài)的液晶顯示裝置的H驅(qū)動器3及水平開關(guān)4的動作加以說明。
首先,初期狀態(tài)中,第1級至第n-1級的移位緩存器電路30a至30n-1的輸出信號SR1至SRn-1變成H電平。
該狀態(tài)下,通過使激活信號HST呈L電平,即可在第1級的移位緩存器電路30a的晶體管PT1及PT2供給L電平的激活信號HST。藉此,晶體管PT1及PT2變成導通狀態(tài)。之后,通過時鐘信號HCLK1變成L電平,同時時鐘信號HCLK2變成H電平,在第1級的移位緩存器電路30a的晶體管PT4及PT9的柵極供給有L電平的時鐘信號HCLK1。藉此,晶體管PT4及PT9變成導通狀態(tài)。另外,晶體管PT9變成導通狀態(tài)時的響應(yīng)速度因電阻R1而變慢。
此時,第1實施形態(tài)中,由于在第1級的移位緩存器電路30a的晶體管PT5的柵極供給有第2級的移位緩存器電路30b的H電平的輸出信號SR2所以晶體管PT5變成截止狀態(tài)。因此,即使第1級的移位緩存器電路30a的晶體管PT2與晶體管PT4為導通狀態(tài),貫穿電流亦不會經(jīng)由晶體管PT2與晶體管PT4從HVDD流入時鐘信號線(HCLK1)。
又,由于第1級的移位緩存器電路30a的晶體管PT2為導通狀態(tài)而晶體管PT5為截止狀態(tài),所以節(jié)點ND1的電位上升至H電平。藉此,第1級的移位緩存器電路30a的晶體管PT3變成截止狀態(tài)。該情況,由于第1級的移位緩存器電路30a的晶體管PT1為導通狀態(tài),所以節(jié)點ND2的電位上升至H電平。藉此,第1級的移位緩存器電路30a的晶體管PT6及PT7變成截止狀態(tài)。
此時,第1實施形態(tài)中,由于在第1級的移位緩存器電路30a的晶體管PT10的柵極供給有L電平的激活信號HST,所以晶體管PT10變成導通狀態(tài)。藉此,由于節(jié)點ND3的電位下降至L電平,所以第1級的移位緩存器電路30a的晶體管PT8變成導通狀態(tài)。該狀態(tài)下,由于晶體管PT6為截止狀態(tài)所以節(jié)點ND4的電位下降至HVSS側(cè)。
此時,第1級的移位緩存器電路30a的節(jié)點ND3,是伴隨節(jié)點ND4的電位的下降而使電位下降,俾可由電容C2而維持晶體管PT8的柵極-源極間電壓。又,由于晶體管PT7為截止狀態(tài),同時在呈二極管連接的晶體管PT9上不會有來自時鐘信號線的H電平的時鐘信號HCLK1逆流至節(jié)點ND3側(cè),所以電容C2的保持電壓(晶體管PT8的柵極-源極間電壓)得以維持。藉此,由于晶體管PT8經(jīng)常維持于導通狀態(tài),所以節(jié)點ND4的電位下降至HVSS。結(jié)果,可從第1級的移位緩存器電路30a輸出L電平的輸出信號SR1。
然后,由于來自該第1級的移位緩存器電路30a的L電平的輸出信號SR1供至水平開關(guān)4的第1級的晶體管PT11的柵極上,所以第1級的晶體管PT11變成導通狀態(tài)。又,L電平的輸出信號SR1亦供至第2級的移位緩存器電路30b。
其次,通過時鐘信號HCLK1變成H電平,同時時鐘信號HCLK2變成L電平,第1級的移位緩存器電路30a的晶體管PT4及PT9會變成截止狀態(tài)。之后,通過激活信號HST變成H電平,第1級的移位緩存器電路30a的晶體管PT1、PT2及PT10會變成截止狀態(tài)。該情況,在第1級的移位緩存器電路30a的節(jié)點ND1及ND2保持于H電平的狀態(tài)下變成浮動狀態(tài)。又,節(jié)點ND4的電位可通過呈截止狀態(tài)的晶體管PT9與電容C2保持于HVSS(L電平)。藉此,可從第1級的移位緩存器電路30a持續(xù)輸出L電平的輸出信號SR1。
此時,由于變成在第2級的移位緩存器電路30b的第1電路部31b上供給有第1級的移位緩存器電路30a的L電平的輸出信號SR1及L電平的時鐘信號HCLK2的狀態(tài),所以在第2級的移位緩存器電路30b中,進行與在第1級的移位緩存器電路30a供給有L電平的激活信號HST及L電平的時鐘信號HCLK1的情況的上述動作同樣的動作。藉此,可從第2級的移位緩存器電路30b輸出L電平的輸出信號SR2。
其次,再度通過時鐘信號HCLK1變成L電平,同時時鐘信號HCLK2變成H電平,第1級的移位緩存器電路30a的晶體管PT4及PT9會變成導通狀態(tài)。
此時,第1實施形態(tài)中,由于在第1級的移位緩存器電路30a的晶體管PT5的柵極上供給有第2級的移位緩存器電路30b的L電平的輸出信號SR2,所以晶體管PT5會變成導通狀態(tài)。藉此,由于第1級的移位緩存器電路30a的晶體管PT3變成導通狀態(tài),所以節(jié)點ND2會變成L電平,結(jié)果,第1級的移位緩存器電路30a的晶體管PT6及PT7會變成導通狀態(tài)。
此時,第1實施形態(tài)中,由于在第1級的移位緩存器電路30a的晶體管PT10的柵極上供給有H電平的激活信號HST,所以晶體管PT10變成截止狀態(tài)。因此,即使第1級的移位緩存器電路30a的晶體管PT7與晶體管PT9為導通狀態(tài),貫穿電流亦不會介由晶體管PT7與晶體管PT9從HVDD流至時鐘信號線(HCLK1)。
又,由于第1級的移位緩存器電路30a的晶體管PT7為導通狀態(tài)而晶體管PT10為截止狀態(tài),所以節(jié)點ND3的電位上升至H電平。藉此,由于第1級的移位緩存器電路30a的晶體管PT8變成截止狀態(tài),所以節(jié)點ND4的電位上升至HVDD。結(jié)果,可從第1級的移位緩存器電路30a輸出H電平的輸出信號SR1。
如以上所述,在第1實施形態(tài)的移位緩存器電路30a中,當在第1電路部31a輸入L電平的激活信號HST時并輸入L電平的時鐘信號HCLK1的話,可從第2電路部32a輸出L電平的輸出信號SR1。然后,在從第2電路部32a輸出L電平的輸出信號SR1的狀態(tài)下,當再次輸入L電平的時鐘信號HCLK1時來自第2電路部32a的輸出信號SR1就變成H電平。然后,來自第1級的移位緩存器電路30a的第2電路部32a的輸出信號SR1,將會輸入至第2級的移位緩存器電路30b的第1電路部31b。如此通過來自前級的移位緩存器電路的輸出信號輸入至次級的移位緩存器電路,同時變成L電平的時序互為偏移的時鐘信號HCLK1及HCLK2交互輸入至各級的移位緩存器電路,從各級的移位緩存器電路輸出L電平的輸出信號的時序就會移位。
如此,第1實施形態(tài)的液晶顯示裝置的漏極線受到驅(qū)動(掃描)。然后,當連接于一條柵極線的全部級的漏極線結(jié)束掃描時下一條柵極線就被選擇。然后,再次依次掃描各級的漏極線后,下一條柵極線就被選擇。通過反復該動作至最后的柵極線的掃描結(jié)束為止以結(jié)束一畫面的掃描。
另外,如第3圖所示,在最后級的移位緩存器電路30n的晶體管PT5的柵極上經(jīng)常供給有L電平的信號。因此,最后級的移位緩存器電路30n的晶體管PT5就經(jīng)常呈導通狀態(tài)。
第1實施形態(tài)中,如上所述,通過設(shè)置響應(yīng)次級的輸出信號SRm+1而導通藉以對晶體管PT3供給時鐘信號HCLK1(HCLK2)的晶體管PT5;以及通過響應(yīng)前級的輸出信號SRm-1或激活信號HST而導通以對晶體管PT8供給時鐘信號HCLK1(HCLK2),由于次級的輸出信號SRm+1與前級的輸出信號SRm-1的L電平(晶體管PT5與晶體管PT10的導通狀態(tài))的期間不會重疊,所以晶體管PT5與晶體管PT10不會有同時變成導通的狀態(tài)。然后,由于晶體管PT2響應(yīng)前級的輸出信號SRm-1或激活信號HST而導通,所以晶體管PT5與晶體管PT2不會同時變成導通狀態(tài)。因此,可防止貫穿電流由晶體管PT5與晶體管PT2而流至HVDD與時鐘信號線之間。又,由于晶體管PT7是在響應(yīng)前級的輸出信號SRm-1或激活信號HST而導通的晶體管PT10為導通狀態(tài)的期間變成截止狀態(tài),所以晶體管PT10與晶體管PT7不會同時變成導通狀態(tài)。因此,可防止貫穿電流經(jīng)由晶體管PT10與晶體管PT7而流至HVDD與時鐘信號線之間。
又,在晶體管PT2為導通狀態(tài)時,由于晶體管PT1變成導通狀態(tài),同時晶體管PT3變成截止狀態(tài),所以晶體管PT1與晶體管PT3亦不會同時變成導通狀態(tài)。因此,可防止貫穿電流經(jīng)由晶體管PT1與晶體管PT3而流至HVDD與HVSS之間。又,在晶體管PT7為導通狀態(tài)時,由于晶體管PT6變成導通狀態(tài),同時晶體管PT8變成截止狀態(tài),所以可防止貫穿電流經(jīng)由晶體管PT6與晶體管PT8而流至HVDD與HVSS之間。該等的結(jié)果,可抑制液晶顯示裝置的H驅(qū)動器3的消耗電流增加。
又,第1實施形態(tài)中,通過呈進行二極管連接的晶體管PT4及PT9,則由于即使設(shè)置二極管(晶體管PT4及PT9),亦可僅以p溝道晶體管形成移位緩存器電路,所以不會增加離子植入步驟的次數(shù)及離子植入屏蔽的片數(shù)。藉此,可抑制制程復雜化,同時可抑制制造成本增大。
又,第1實施形態(tài)中,通過將構(gòu)成移位緩存器電路的晶體管,全部形成p溝道晶體管,則由于p溝道晶體管與n溝道晶體管不同,而沒有必要形成LDD構(gòu)造,所以更可簡化制程。
又,第1實施形態(tài)中,通過在晶體管PT9與時鐘信號線之間連接電阻R1,則由于晶體管PT8變成導通狀態(tài)時的響應(yīng)速度變慢,所以可在晶體管PT8為導通狀態(tài)時使自移位緩存器電路輸出的信號延遲。該情況,當?shù)?級的移位緩存器電路30c的晶體管PT8變成導通狀態(tài),第1級的移位緩存器電路30a的晶體管PT8變成截止狀態(tài)時,對應(yīng)第3級的移位緩存器電路30c的晶體管PT11的響應(yīng)速度會變慢,同時對應(yīng)第1級的移位緩存器電路30a的晶體管PT11的響應(yīng)速度會變快。藉此,可抑制第3級的晶體管PT11從截止狀態(tài)變成導通狀態(tài)的瞬間、與第1級的晶體管PT11從導通狀態(tài)變成截止狀態(tài)的瞬間重疊。因此,第1級的晶體管PT11變成截止狀態(tài)后,由于可使第3級的晶體管PT11呈導通狀態(tài),所以可抑制因在第1級的晶體管PT11從導通狀態(tài)變成截止狀態(tài)的瞬間第3級的晶體管PT11變成導通狀態(tài),而造成在影像信號中產(chǎn)生噪聲的情形。藉此,可抑制因噪聲所引起的影像劣化。
(第2實施形態(tài))第5圖是構(gòu)成本發(fā)明第2實施形態(tài)的液晶顯示裝置的V驅(qū)動器的移位緩存器電路的電路圖。第6圖是第5圖所示的移位緩存器電路的最后級的電路圖。參照第5圖及第6圖,該第2實施形態(tài)中,于第1圖所示的第1實施形態(tài)的液晶顯示裝置上,就本發(fā)明適用于驅(qū)動(掃描)柵極線用的V驅(qū)動器5的情況加以說明。
也就是說,如第5圖所示,該第2實施形態(tài)的液晶顯示裝置的V驅(qū)動器5的構(gòu)成,分別具備包含第1電路部(51a、51b、51c、51d、…及51n)、第2電路部(52a、52b、52c、52d、…及52n)、第3電路部(53a、53b、53c、53d、…及53n)、與第4電路部(54a、54b、54c、54d、…及54n)的多級的移位緩存器電路50a、50b、50c、50d、…及50n。另外,第3電路部53a至53n是本發(fā)明的第1電路部的一例,第4電路部54a至54n是本發(fā)明的第2電路部的一例。
構(gòu)成第1級的移位緩存器電路50a的第1電路部51a,是包含p溝道晶體管PT21、PT22、PT23、PT24及PT25、以及具有將p溝道晶體管的源極與漏極短路的構(gòu)造的電容C21及C22。另外,p溝道晶體管PT21是本發(fā)明的第2晶體管的一例,p溝道晶體管PT22是本發(fā)明的第3晶體管的一例。又,p溝道晶體管PT23是本發(fā)明的第1晶體管的一例,p溝道晶體管PT24是本發(fā)明的第1二極管及第9晶體管的一例。又,p溝道晶體管PT25是本發(fā)明的第4晶體管的一例,電容C21是本發(fā)明的第1電容的一例。以下,p溝道晶體管PT21至PT25分別稱為晶體管PT21至PT25。
晶體管PT21的源極連接在正側(cè)電位VVDD上,同時其漏極連接在節(jié)點ND22上。晶體管PT22的源極連接在正側(cè)電位VVDD上,同時其漏極連接在節(jié)點ND21上。在該晶體管PT21及PT22的柵極上供給有激活信號VST。另外,激活信號VST是本發(fā)明的第2信號的一例。又,晶體管PT22是為了通過在晶體管PT21為導通狀態(tài)時對晶體管PT23的柵極供給H電平的信號,使晶體管PT23呈截止狀態(tài)所設(shè)。
又,晶體管PT23的源極連接在節(jié)點ND22上,同時其漏極連接在負側(cè)電位VVSS上。該晶體管PT23的柵極連接在節(jié)點ND21上。
在此,第2實施形態(tài)中,電容C21連接在晶體管PT23的柵極與源極之間。又,晶體管PT24的源極連接在節(jié)點ND21側(cè),同時其漏極連接在時鐘信號線(VCLK1)側(cè)。該晶體管PT24是呈二極管連接。
又,第2實施形態(tài)中,晶體管PT25連接在晶體管PT24與節(jié)點ND21之間。也就是說,晶體管PT25的源極連接在節(jié)點ND21上,同時其漏極連接在晶體管PT24的源極上。在該晶體管PT25的柵極上供給有同級的移位緩存器電路50a的第4電路部54a的輸出信號。另外,該同級的移位緩存器電路50a的第4電路部54a的輸出信號是本發(fā)明的第1信號的一例。
又,電容C22連接在晶體管PT23的柵極與漏極之間。該電容C22是為了防止因晶體管PT25從截止狀態(tài)變化至導通狀態(tài)時節(jié)點ND21的電位過于下降,而造成晶體管PT23誤動作所設(shè)。另外,驅(qū)動(掃描)柵極線的第2實施形態(tài)的V驅(qū)動器5,由于其動作速度比驅(qū)動(掃描)漏極線的上述第1實施形態(tài)的H驅(qū)動器3慢,所以節(jié)點ND21的電位容易變成不穩(wěn)定。因此,在V驅(qū)動器5上設(shè)置電容C22。
又,構(gòu)成第1級的移位緩存器電路50a的第2電路部52a,基本上具有與第1電路部51a同樣的電路構(gòu)成。具體而言,第2電路部52a包含p溝道晶體管PT26、PT27、PT28、PT29及PT30、以及具有將p溝道晶體管的源極與漏極短路的構(gòu)造的電容C23及C24。另外,p溝道晶體管PT26是本發(fā)明的第6晶體管的一例,p溝道晶體管PT27是本發(fā)明的第7晶體管的一例。又,p溝道晶體管PT28是本發(fā)明的第5晶體管的一例,p溝道晶體管PT29是本發(fā)明的第2二極管及第10晶體管的一例。又,p溝道晶體管PT30是本發(fā)明的第8晶體管的一例,電容C23是本發(fā)明的第2電容的一例。以下,p溝道晶體管PT26至PT30分別稱為晶體管PT26至PT30。
晶體管PT26的源極連接在正側(cè)電位VVDD上,同時其漏極連接在節(jié)點ND24上。晶體管PT27的源極連接在正側(cè)電位VVDD上,同時其漏極連接在節(jié)點ND23上。該晶體管PT26及PT27的柵極連接在第1電路部51a的節(jié)點ND22上。又,晶體管PT27是為了通過在晶體管PT26為導通狀態(tài)時對晶體管PT28的柵極供給H電平的信號,使晶體管PT28呈截止狀態(tài)所設(shè)。
又,晶體管PT28的源極連接在節(jié)點ND24上,同時其漏極連接在負側(cè)電位VVSS上。該晶體管PT28的柵極連接在節(jié)點ND23上。
在此,第2實施形態(tài)中,電容C23連接在晶體管PT28的柵極與源極之間。又,晶體管PT29的源極連接在節(jié)點ND23側(cè),同時其漏極連接在時鐘信號線(VCLK1)側(cè)。該晶體管PT29是呈二極管連接。
又,第2實施形態(tài)中,晶體管PT30連接在晶體管PT29與節(jié)點ND23之間。也就是說,晶體管PT30的源極連接在節(jié)點ND23上,同時其漏極連接在晶體管PT29的源極上。在該晶體管PT30的柵極上供給有激活信號VST。
又,電容C24連接在晶體管PT28的柵極與漏極之間。該電容C24是為了防止因晶體管PT30從截止狀態(tài)變化至導通狀態(tài)時節(jié)點ND23的電位過于下降,而造成晶體管PT28誤動作所設(shè)。
又,構(gòu)成第1級的移位緩存器電路50a的第3電路部53a,基本上具有與第1電路部51a及第2電路部52a同樣的電路構(gòu)成。具體而言,第3電路部53a包含p溝道晶體管PT31、PT32、PT33、PT34及PT35、以及具有將p溝道晶體管的源極與漏極短路的構(gòu)造的電容C25及C26。另外,p溝道晶體管PT31是本發(fā)明的第2晶體管的一例,p溝道晶體管PT32是本發(fā)明的第3晶體管的一例。又,p溝道晶體管PT33是本發(fā)明的第1晶體管的一例,p溝道晶體管PT34是本發(fā)明的第1二極管及第9晶體管的一例。又,p溝道晶體管PT35是本發(fā)明的第4晶體管的一例,電容C25是本發(fā)明的第1電容的一例。以下,p溝道晶體管PT31至PT35分別稱為晶體管PT31至PT35。
晶體管PT31的源極連接在正側(cè)電位VVDD上,同時其漏極連接在節(jié)點ND26上。晶體管PT32的源極連接在正側(cè)電位VVDD上,同時其漏極連接在節(jié)點ND25上。該晶體管PT31及PT32的柵極連接在第2電路部52a的節(jié)點ND24上。另外,同級的移位緩存器電路50a的第2電路52a的輸出信號是本發(fā)明的第2信號的一例。又,晶體管PT32是為了通過在晶體管PT31為導通狀態(tài)時對晶體管PT33的柵極供給H電平的信號,使晶體管PT33呈截止狀態(tài)所設(shè)。
又,晶體管PT33的源極連接在節(jié)點ND26上,同時其漏極連接在負側(cè)電位VVSS上。該晶體管PT33的柵極連接在節(jié)點ND25上。
在此,第2實施形態(tài)中,電容C25連接在晶體管PT33的柵極與源極之間。又,晶體管PT34的源極連接在節(jié)點ND25側(cè),同時其漏極連接在時鐘信號線(VCLK2)側(cè)。該晶體管PT34是呈二極管連接。
又,第2實施形態(tài)中,晶體管PT35連接在晶體管PT34與節(jié)點ND25之間。在該晶體管PT35的柵極上供給有次級的移位緩存器電路50b的第2電路部52b的輸出信號。另外,次級的移位緩存器電路50b的第2電路部52b的輸出信號是本發(fā)明的第1信號的一例。
又,電容C26連接在晶體管PT33的柵極與漏極之間。該電容C26是為了防止因晶體管PT35從截止狀態(tài)變化至導通狀態(tài)時節(jié)點ND25的電位過于下降,而造成晶體管PT33誤動作所設(shè)。
又,構(gòu)成第1級的移位緩存器電路50a的第4電路部54a,是與上述第1電路部51a、第2電路部52a及第3電路部53a同樣,包含p溝道晶體管PT36、PT37、PT38、PT39及PT40、以及具有將p溝道晶體管的源極與漏極短路的構(gòu)造的電容C27及C28。另外,p溝道晶體管PT36是本發(fā)明的第6晶體管的一例,p溝道晶體管PT37是本發(fā)明的第7晶體管的一例。又,p溝道晶體管PT38是本發(fā)明的第5晶體管的一例,p溝道晶體管PT39是本發(fā)明的第2二極管及第10晶體管的一例。又,p溝道晶體管PT40是本發(fā)明的第8晶體管的一例,電容C27是本發(fā)明的第2電容的一例。又,第1級的移位緩存器電路50a的第4電路部54a,是與上述第1電路部51a、第2電路部52a及第3電路部53a不同,其更包含p溝道晶體管PT41、PT42、PT43及PT44、以及具有將p溝道晶體管的源極與漏極短路的構(gòu)造的電容C29。以下,p溝道晶體管PT36至PT44分別稱為晶體管PT36至PT44。
晶體管PT36的源極連接在正側(cè)電位VVDD上,同時其漏極連接在節(jié)點ND28上。晶體管PT37的源極連接在正側(cè)電位VVDD上,同時其漏極連接在節(jié)點ND27上。該晶體管PT36及PT37的柵極連接在第3電路部53a的節(jié)點ND26上。又,晶體管PT37是為了通過在晶體管PT36為導通狀態(tài)時對晶體管PT38的柵極供給H電平的信號,而使晶體管PT38呈截止狀態(tài)所設(shè)。
又,晶體管PT38的源極連接在節(jié)點ND28上,同時其漏極連接在負側(cè)電位VVSS上。該晶體管PT38的柵極連接在節(jié)點ND27上。
在此,第2實施形態(tài)中,電容C27連接在晶體管PT38的柵極與源極之間。又,晶體管PT39的源極連接在節(jié)點ND27側(cè),同時其漏極連接在時鐘信號線(VCLK2)。該晶體管PT39是呈二極管連接。
又,第2實施形態(tài)中,晶體管PT40連接在晶體管PT39與節(jié)點ND27之間。也就是說,晶體管PT40的源極連接在節(jié)點ND27上,同時其漏極連接在晶體管PT39的源極上。在該晶體管PT40的柵極上供給有同級的移位緩存器電路50a的第2電路部52a的輸出信號。
又,電容C28連接在晶體管PT38的柵極與漏極之間。該電容C28是為了防止因晶體管PT40從截止狀態(tài)變化至導通狀態(tài)時節(jié)點ND27的電位過于下降,而造成晶體管PT38誤動作所設(shè)。
晶體管PT41的源極連接在正側(cè)電位VVDD上,同時其漏極連接在節(jié)點ND28上。在該晶體管PT41的柵極上供給有致能信號ENB。然后,通過晶體管PT41與晶體管PT36構(gòu)成傳輸門TG1。
又,晶體管PT42的源極連接在晶體管PT38的漏極上,同時其漏極連接在負側(cè)電位VVSS上。該晶體管PT42的柵極連接在節(jié)點ND29上。然后,在晶體管PT42的柵極上供給有反轉(zhuǎn)致能信號XENB。又,電容C29連接在晶體管PT42的柵極與源極之間。
又,晶體管PT43的源極連接在正側(cè)電位VVDD上,同時其漏極連接在節(jié)點ND29上。在該晶體管PT43的柵極上供給有致能信號ENB。
又,晶體管PT44的源極連接在致能信號線(XENB)上,同時其漏極連接在節(jié)點ND29上。晶體管PT44是呈二極管連接。
然后,第2實施形態(tài)中,構(gòu)成第1級的移位緩存器電路50a的第1電路部51a、第2電路部52a、第3電路部53a及第4電路部54a的晶體管PT21至PT44、以及電容C21至C29,全部由包含p型MOS晶體管(場效晶體管)的TFT(薄膜晶體管)所構(gòu)成。
第2級以后的移位緩存器電路50b、50c、50d、…及50n,亦具有與上述第1級的移位緩存器電路50a同樣的電路構(gòu)成。也就是說,第2級以后的移位緩存器電路50b、50c、50d、…及50n的構(gòu)成,分別包含具有與第1級的移位緩存器電路50a的第1電路部51a、第2電路部52a、第3電路部53a及第4電路部54a同樣構(gòu)成的第1電路部51b、51c、51d、…及51n、第2電路部52b、52c、52d、…及53n、第3電路部53b、53c、53d、…及53n、以及第4電路部54b、54c、54d、…及54n。
在此,第2實施形態(tài)中,在指定級的晶體管PT25的柵極供給有同級的移位緩存器電路的第4電路部的輸出信號(第1信號),在晶體管PT30的柵極供給有前級的移位緩存器電路的第4電路部的輸出信號或激活信號VST(第2信號)。又,在指定級(最后級除外)的晶體管PT35的柵極供給有次級的移位緩存器電路的第2電路部的輸出信號(第1信號),在晶體管PT40的柵極供給有同級的移位緩存器電路的第2電路部的輸出信號(第2信號)。
另外,如第6圖所示,最后級的移位緩存器電路50n的第3電路部53n的晶體管PT35的柵極連接在負側(cè)電位VVSS上。因此,在最后級的移位緩存器電路50n的晶體管PT35的柵極經(jīng)常供給有L電平的信號。
第7圖是說明第5圖及第6圖所示的V驅(qū)動器的動作用的波形圖。其次,參照第5圖至第7圖,就第2實施形態(tài)的液晶顯示裝置的V驅(qū)動器5的動作加以說明。
首先,初期狀態(tài)中,第1級的移位緩存器電路50a的第1電路部51a的輸出信號及第3電路部53a的輸出信號變成L電平,同時第2電路部52a的輸出信號及第4電路部54a的輸出信號G1變成H電平。又,第2級的移位緩存器電路50b的第1電路部51b的輸出信號及第3電路部53b的輸出信號變成L電平,同時第2電路部52b的輸出信號及第4電路部54b的輸出信號G2變成H電平。
該狀態(tài)下,在輸入L電平的激活信號VST后,當時鐘信號VCLK1變成L電平,同時時鐘信號VCLK2變成H電平時,利用與上述第1實施形態(tài)的H驅(qū)動器3同樣的動作,即可從第2電路部52a輸出L電平的信號。藉此,第3電路部53a的晶體管PT31及PT32變成導通狀態(tài)。此時,由于晶體管PT33變成截止狀態(tài),所以可從第3電路部53a輸出H電平的輸出信號。
此時,第2實施形態(tài)中,由于在晶體管PT35的柵極供給有第2級的移位緩存器電路50b的第2電路部52b的H電平的輸出信號,所以晶體管PT35變成截止狀態(tài)。因此,即使第1級的移位緩存器電路50a的晶體管PT32與晶體管PT34為導通狀態(tài),貫穿電流亦不會經(jīng)由晶體管PT32與晶體管PT34從VVDD流入時鐘信號線(VCLK2)。
然后,第3電路部53a的H電平的信號輸入至晶體管PT37及傳輸門TG1的一方的柵極。此時,致能信號ENB由于保持于H電平,所以傳輸門TG1變成截止狀態(tài)。又,節(jié)點ND27由于是在保持于H電平的狀態(tài)下變成浮動狀態(tài),所以晶體管PT38亦一直保持在截止狀態(tài)。藉此,可從第1級的移位緩存器電路50a持續(xù)輸出H電平的輸出信號G1。其次,在激活信號VST變成H電平的情況,亦可通過與上述第1實施形態(tài)的H驅(qū)動器3同樣的動作,從第2電路部52a持續(xù)輸出L電平的信號。藉此,可從第1級的移位緩存器電路50a持續(xù)輸出H電平的輸出信號G1至柵極線。
其次,ENB信號變成L電平,XENB信號變成H電平。藉此,輸入L電平的ENB信號的傳輸門TG1變成導通狀態(tài)。又,L電平的ENB信號由于亦輸入至晶體管PT43的柵極,所以晶體管PT43變成導通狀態(tài)。藉此,由于節(jié)點ND29的電位變成H電平所以柵極連接在節(jié)點ND29的晶體管PT42變成截止狀態(tài)。藉此,由于節(jié)點ND28的電位變成H電平,所以可從第1級的移位緩存器電路50a持續(xù)輸出H電平的輸出信號G1至柵極線。
其次,在ENB信號為L電平的狀態(tài)下,可從時鐘信號線VCLK2通過第3電路部53a的晶體管PT34輸入L電平的時鐘信號。此時,由于第3電路部53a的晶體管PT31及PT32為導通狀態(tài),所以第3電路部53a的節(jié)點ND25的電位保持于H電平。藉此,由于第3電路部53a的晶體管PT33變成截止狀態(tài),所以可從第3電路部53a輸出H電平的信號。該H電平的輸出信號,輸入至第4電路部54a的晶體管PT37的柵極及傳輸門TG1的一方的柵極。藉此,晶體管PT37保持于截止狀態(tài)。相對于此,由于在傳輸門TG1的另一方的柵極輸入有L電平的ENB信號,所以傳輸門TG1保持于導通狀態(tài)。
另一方面,亦在第4電路部53a經(jīng)由晶體管PT39從時鐘信號線VCLK2輸入L電平的時鐘信號。藉此,由于節(jié)點ND27的電位變成L電平,所以晶體管PT38變成導通狀態(tài)。但是,該情況,由于ENB信號為L電平,所以晶體管PT43保持于導通狀態(tài)。因此,由于晶體管PT42保持于截止狀態(tài),所以結(jié)果節(jié)點ND28保持于H電平。藉此,在該狀態(tài)下,從第1級的移位緩存器電路50a保持H電平的輸出信號G1至柵極線。
其次,通過致能信號ENB變成H電平,同時反轉(zhuǎn)致能信號XENB變成L電平,傳輸門TG1及晶體管PT43變成截止狀態(tài)。又,由于在晶體管PT44的柵極供給有L電平的反轉(zhuǎn)致能信號XENB,所以晶體管PT44變成導通狀態(tài)。然后,第1級的移位緩存器電路50a的節(jié)點ND29的電位,依第1級的移位緩存器電路50a的晶體管PT44呈導通狀態(tài)而下降至L電平。藉此,由于晶體管PT42變成導通狀態(tài),所以節(jié)點ND28的電位依電容C27的功能降低至VVSS而變成L電平。因此,來自第1級的移位緩存器電路50a的輸出信號G1變成L電平。
其次,通過ENB信號變成L電平,同時XENB信號變成H電平,傳輸門TG1及晶體管PT43變成導通狀態(tài)。藉此,由于節(jié)點ND29的電位變成H電平,所以柵極連接在節(jié)點ND29的晶體管PT42變成截止狀態(tài)。因此,通過傳輸門TG1變成導通狀態(tài),同時晶體管PT42變成截止狀態(tài),節(jié)點ND28的電位變成H電平。藉此,可從第1級的移位緩存器電路50a輸出H電平的輸出信號G1至柵極線。
又,來自第1級的移位緩存器電路50a的H電平的輸出信號G1,亦輸入至第2級的移位緩存器電路50b的第1電路部51b。第2級以后的移位緩存器電路,是依來自前級的移位緩存器電路的輸出信號、時鐘信號VCLK1及VCLK2、ENB信號及XENB信號,進行與上述第1級的移位緩存器電路50a同樣的動作。藉此,各級的柵極線可依序被驅(qū)動(掃描)。該情況,由于在ENB信號為L電平的期間移位緩存器電路的輸出強制性地保持于H電平,所以通過以第7圖所示的時序使ENB信號成為L電平,即可防止前級的移位緩存器電路與后級的移位緩存器電路的L電平的輸出信號重疊。
另外,如第6圖所示,在最后級的移位緩存器電路50n的晶體管PT35的柵極經(jīng)常供給有L電平的信號。因此,最后級的移位緩存器電路50n的晶體管PT35經(jīng)常變成導通狀態(tài)。
第2實施形態(tài)中,如上所述,通過設(shè)置響應(yīng)同級的移位緩存器電路50m的輸出信號Gm而導通的晶體管PT25、及響應(yīng)前級的移位緩存器電路50m-1的輸出信號Gm-1或激活信號VST而導通的晶體管PT30,由于同級的移位緩存器電路50m的輸出信號Gm與前級的移位緩存器電路50m-1的輸出信號Gm-1的L電平(晶體管PT25與晶體管PT30的導通狀態(tài))的期間不會重疊,所以晶體管PT25與晶體管PT30不會同時變成導通狀態(tài)。然后,由于晶體管PT22響應(yīng)前級的移位緩存器電路50m-1的輸出信號Gm-1或激活信號VST而導通,所以晶體管PT25與晶體管PT22不會同時導通。因此,可防止貫穿電流介由晶體管PT25與晶體管PT22而流入VVDD與時鐘信號線(VCLK1)之間。
又,通過設(shè)置響應(yīng)次級的移位緩存器電路50m+1的第2電路部52m+1的輸出信號而導通以將時鐘信號VCLK2供至晶體管PT33的晶體管PT35、及響應(yīng)同級的移位緩存器電路50m的第2電路部52m的輸出信號而導通以將時鐘信號VCLK2供至晶體管PT38的晶體管PT40,由于次級的移位緩存器電路50m+1的第2電路部52m+1的輸出信號與同級的移位緩存器電路50m的第2電路部52m的輸出信號的L電平(晶體管PT35與晶體管PT40的導通狀態(tài))的期間不會重疊,所以晶體管PT35與晶體管PT40不會同時變成導通狀態(tài)。因此,可防止貫穿電流經(jīng)由晶體管PT35與晶體管PT32而流入VVDD與時鐘信號線(VCLK2)之間。
又,由于晶體管PT27,是在響應(yīng)前級的移位緩存器電路50m-1的輸出信號Gm-1或激活信號VST而導通的晶體管PT30為導通狀態(tài)的期間變成截止狀態(tài),同時晶體管PT37,是在響應(yīng)同級的移位緩存器電路50m的第2電路部52m的輸出信號而導通的晶體管PT40為導通狀態(tài)的期間變成截止狀態(tài),所以晶體管PT30(PT40)與晶體管PT27(PT37)不會同時變成導通狀態(tài)。因此,可防止貫穿電流經(jīng)由晶體管PT30與晶體管PT27而流入VVDD與時鐘信號線(VCLK1)之間,同時可防止貫穿電流經(jīng)由晶體管PT40與晶體管PT37而流入VVDD與時鐘信號線(VCLK2)之間。
又,由于在晶體管PT22(PT32)為導通狀態(tài)時,晶體管PT21(PT31)變成導通狀態(tài),同時晶體管PT23(PT33)變成截止狀態(tài),所以晶體管PT21(PT31)與晶體管PT23(PT33)亦不會同時變成導通狀態(tài)。因此,可防止貫穿電流經(jīng)由晶體管PT21與晶體管PT23而流入VVDD與VVSS之間,同時可防止貫穿電流經(jīng)由晶體管PT31與晶體管PT33而流入VVDD與VVSS之間。又,由于在晶體管PT27(PT37)為導通狀態(tài)時,晶體管PT26(PT36)變成導通狀態(tài),同時晶體管PT28(PT38)變成截止狀態(tài),所以,可防止貫穿電流介由晶體管PT26與晶體管PT28而流入VVDD與VVSS之間,同時可防止貫穿電流經(jīng)由晶體管PT36與晶體管PT38而流入VVDD與VVSS之間。該等的結(jié)果,可抑制液晶顯示裝置的V驅(qū)動器5的消耗電流增加。
另外,第2實施形態(tài)的其它效果與上述第1實施形態(tài)相同。
(第3實施形態(tài))第8圖是顯示本發(fā)明第3實施形態(tài)的液晶顯示裝置的平面圖。第9圖是構(gòu)成第8圖所示第3實施形態(tài)的液晶顯示裝置的H驅(qū)動器的移位緩存器電路的電路圖。第10圖是第9圖所示的移位緩存器電路的最后級的電路圖。參照第8圖至第10圖,該第3實施形態(tài)中,就將構(gòu)成H驅(qū)動器的移位緩存器電路及水平開關(guān)的晶體管,設(shè)成n溝道晶體管的情況加以說明。
也就是說,該第3實施形態(tài)中,如第8圖所示,于基板1b上,形成有顯示部2a、H驅(qū)動器3a、水平開關(guān)4a及V驅(qū)動器5a。另外,第8圖的顯示部2a上顯示1像素份的構(gòu)成。又,水平開關(guān)4a,在第8圖中雖只圖標2個開關(guān),但是其僅是相應(yīng)于像素數(shù)的數(shù)目所配置。又,有關(guān)H驅(qū)動器3a及V驅(qū)動器5a,雖在第8圖中只圖標2個構(gòu)成該等的移位緩存器,但是其僅是相應(yīng)于像素數(shù)的數(shù)目所配置。又,顯示部2a上的像素20a配置成矩陣狀,同時各個像素20a的構(gòu)成包含n溝道晶體管21a、像素電極22a、相對電極23a、液晶24a以及輔助電容25a。然后,n溝道晶體管21a的源極連接在像素電極22a與輔助電容25a的一方電極上,同時其漏極連接在漏極線上。該n溝道晶體管21a的柵極連接在柵極線上。
又,與上述第1實施形態(tài)同樣,在基板1b的外部設(shè)有包含電源電路11與信號產(chǎn)生電路12的驅(qū)動IC10。在電源電路11上設(shè)有產(chǎn)生正側(cè)電位HVDD及VVDD、與負側(cè)電位HVSS及VVSS用的電路。又,信號產(chǎn)生電路12上設(shè)有產(chǎn)生激活信號HST及VST、時鐘信號HCLK及VCLK、與致能信號ENB用的電路。又,從驅(qū)動IC10輸出視頻信號Video。
其次,就第3實施形態(tài)的液晶顯示裝置的H驅(qū)動器3a及水平開關(guān)4a的電路構(gòu)成加以說明。該第3實施形態(tài)的液晶顯示裝置的H驅(qū)動器3a的構(gòu)成,如第9圖所示,分別具備包含第1電路部(31a1、31b1、31c1、31d1、…及31n1)與第2電路部(32a1、32b1、32c1、32d1、…及32n1)的多級的移位緩存器電路30a1、30b1、30c1、30d1、…及30n1。另外,移位緩存器電路30a1、30b1、30c1、30d1、…及30n1,是將相應(yīng)于像素數(shù)的級數(shù)設(shè)在H驅(qū)動器3a的內(nèi)部。
然后,構(gòu)成第1級的移位緩存器電路30a1的第1電路部31a1,是包含n溝道晶體管NT1、NT2、NT3、NT4及NT5(以下,稱為晶體管NT1至NT5)、以及具有將n溝道晶體管的源極與漏極短路的構(gòu)造的電容C1。然后,n溝道晶體管NT1、NT2、NT3、NT4及NT5,分別連接在對應(yīng)第2圖所示第1實施形態(tài)的晶體管PT1、PT2、PT3、PT4及PT5的位置上。但是,與上述第1實施形態(tài)不同,晶體管NT1及NT2的源極連接在負側(cè)電位HVSS上,同時晶體管NT3的漏極連接在正側(cè)電位HVDD上。
又,構(gòu)成第1級的移位緩存器電路30a1的第2電路部32a1,是包含n溝道晶體管NT6、NT7、NT8、NT9及NT10(以下,稱為晶體管NT6至NT10)、具有將n溝道晶體管的源極與漏極短路的構(gòu)造的電容C2、以及電阻R1。然后,晶體管NT6、NT7、NT8、NT9及NT10,分別連接在對應(yīng)第2圖所示第1實施形態(tài)的晶體管PT6、PT7、PT8、PT9及PT10的位置上。但是,與上述第1實施形態(tài)不同,晶體管NT6及NT7的源極連接在負側(cè)電位HVSS上,同時晶體管NT8的漏極連接在正側(cè)電位HVDD上。
又,如第10圖所示,最后級的移位緩存器電路30n1的晶體管NT5的柵極連接在正側(cè)電位HVDD上。因此,在最后級的移位緩存器電路30n1的晶體管NT5的柵極經(jīng)常供給有H電平的信號。
又,如第9圖所示,在水平開關(guān)4a的每個上設(shè)有晶體管NT11。該晶體管NT11的源極連接在漏極線上,同時其漏極連接在視頻信號線上。又,各級的晶體管NT11的柵極連接在各級的節(jié)點ND4上。藉此,在各級的晶體管NT11供給有各級的輸出信號(SR1、SR2、SR3、SR4、…、SRn-1)。另外,各級的輸出信號(SR1、SR2、SR3、SR4、…、SRn-1),是輸入至按照視頻信號線的數(shù)目(例如,在輸入紅(R)、綠(G)及藍(B)的3種類的視頻信號的情況則為3條)而設(shè)的水平開關(guān)4a的源極上。
第11圖是說明第9圖及第10圖所示的H驅(qū)動器及水平開關(guān)的動作用的波形圖。其次,參照第11圖,在第3實施形態(tài)的H驅(qū)動器的移位緩存器電路中,輸入使第4圖所示第1實施形態(tài)的時鐘信號HCLK1及HCLK2、以及激活信號HST的H電平與L電平反轉(zhuǎn)的波形的信號,分別作為時鐘信號HCLK1及HCLK2、以及激活信號HST。藉此,可從第3實施形態(tài)的H驅(qū)動器的移位緩存器電路,輸出具有使來自第4圖所示第1實施形態(tài)的移位緩存器電路的輸出信號SR1至SR4的H電平及L電平反轉(zhuǎn)的波形的信號。該第3實施形態(tài)的移位緩存器電路的上述以外的動作,與上述第1實施形態(tài)的移位緩存器電路同樣。
第3實施形態(tài)中,通過構(gòu)成如上,即可獲得能抑制H驅(qū)動器的消耗電流增加等與第1實施形態(tài)同樣的效果。
(第4實施形態(tài))第12圖是構(gòu)成本發(fā)明第4實施形態(tài)的液晶顯示裝置的V驅(qū)動器的移位緩存器電路的電路圖。第13圖是第12圖所示的移位緩存器電路的最后級的電路圖。參照第12圖及第13圖,在該第4實施形態(tài)中,就將構(gòu)成V驅(qū)動器的移位緩存器電路的晶體管,設(shè)成n溝道晶體管的情況加以說明。
也就是說,如第12圖所示,該第4實施形態(tài)的液晶顯示裝置的V驅(qū)動器5a的構(gòu)成,分別具備包含第1電路部(51a1、51b1、51c1、51d1、…及51n1)、第2電路部(52a1、52b1、52c1、52d1、…及52n1)、第3電路部(53a1、53b1、53c1、53d1、…及53n1)、與第4電路部(54a1、54b1、54c1、54d1、…及54n1)的多級的移位緩存器電路50a1、50b1、50c1、50d1、…及50n1。
然后,構(gòu)成第1級的移位緩存器電路50a1的第1電路部51a1,是包含n溝道晶體管NT21、NT22、NT23、NT24及NT25(以下,稱為晶體管NT21至NT25)、以及具有將n溝道晶體管的源極與漏極短路的構(gòu)造的電容C21及C22。然后,晶體管NT21、NT22、NT23、NT24及NT25,分別連接在對應(yīng)第5圖所示第2實施形態(tài)的晶體管PT21、PT22、PT23、PT24及PT25的位置上。但是,與上述第2實施形態(tài)不同,晶體管NT21及NT22的源極連接在負側(cè)電位VVSS上,同時晶體管NT23的漏極連接在正側(cè)電位VVDD上。
又,構(gòu)成第1級的移位緩存器電路50a1的第2電路部52a1,是包含n溝道晶體管NT26、NT27、NT28、NT29及NT30(以下,稱為晶體管NT26至NT30)、以及具有將n溝道晶體管的源極與漏極短路的構(gòu)造的電容C23及C24。然后,晶體管NT26、NT27、NT28、NT29及NT30,分別連接在對應(yīng)第5圖所示第2實施形態(tài)的晶體管PT26、PT27、PT28、PT29及PT30的位置上。但是,與上述第2實施形態(tài)不同,晶體管NT26及NT27的源極連接在負側(cè)電位VVSS上,同時晶體管NT28的漏極連接在正側(cè)電位VVDD上。
又,構(gòu)成第1級的移位緩存器電路50a1的第3電路部53a1,是包含n溝道晶體管NT31、NT32、NT33、NT34及NT35(以下,稱為晶體管NT31至NT35)、以及具有將n溝道晶體管的源極與漏極短路的構(gòu)造的電容C25及C26。然后,晶體管NT31、NT32、NT33、NT34及NT35,分別連接在對應(yīng)第5圖所示第2實施形態(tài)的晶體管PT31、PT32、PT33、PT34及PT35的位置上。但是,與上述第2實施形態(tài)不同,晶體管NT31及NT32的源極連接在負側(cè)電位VVSS上,同時晶體管NT33的漏極連接在正側(cè)電位VVDD上。
又,構(gòu)成第1級的移位緩存器電路50a1的第4電路部54a1,是包含n溝道晶體管NT36、NT37、NT38、NT39及NT40(以下,稱為晶體管NT36至NT40)、以及具有將n溝道晶體管的源極與漏極短路的構(gòu)造的電容C27及C28。然后,晶體管NT36、NT37、NT38、NT39及NT40,分別連接在對應(yīng)第5圖所示第2實施形態(tài)的晶體管PT36、PT37、PT38、PT39及PT40的位置上。但是,與上述第2實施形態(tài)不同,晶體管NT36及NT37的源極連接在負側(cè)電位VVSS上,同時晶體管NT38的漏極連接在正側(cè)電位VVDD上。又,第4電路部54a更包含n溝道晶體管NT41、NT42、NT43、NT44及NT45(以下,稱為晶體管NT41至NT45)、以及具有將n溝道晶體管的源極與漏極短路的構(gòu)造的電容C29。然后,晶體管NT41、NT42、NT43及NT44,分別連接在對應(yīng)第5圖所示第2實施形態(tài)的晶體管PT41、PT42、PT43及PT44的位置上。但是,與上述第2實施形態(tài)不同,晶體管NT41及NT43的源極連接在負側(cè)電位VVSS上,同時晶體管NT42的漏極連接在正側(cè)電位VVDD上。
又,如第13圖所示,最后級的移位緩存器電路50n1的晶體管NT35的柵極連接在正側(cè)電位VVDD上。因此,在最后級的移位緩存器電路50n1的晶體管NT35的柵極經(jīng)常供給有H電平的信號。
第14圖是說明第12圖及第13圖所示的V驅(qū)動器的動作用的波形圖。參照第14圖,在第4實施形態(tài)的V驅(qū)動器的移位緩存器電路中,輸入使第7圖所示第2實施形態(tài)的時鐘信號VCLK1及VCLK2、以及激活信號VST的H電平與L電平反轉(zhuǎn)的波形的信號,分別作為時鐘信號VCLK1及VCLK2、以及激活信號VST。藉此,可從第4實施形態(tài)的V驅(qū)動器的移位緩存器電路,輸出具有使來自第7圖所示第2實施形態(tài)的移位緩存器電路的輸出信號G1至G4的H電平及L電平反轉(zhuǎn)的波形的信號。該第4實施形態(tài)的移位緩存器電路的上述以外的動作,與上述第2實施形態(tài)的移位緩存器電路同樣。
該第4實施形態(tài)中,通過構(gòu)成如上,即可獲得能抑制V驅(qū)動器的消耗電流增加等與第2實施形態(tài)同樣的效果。
(第5實施形態(tài))第15圖是顯示本發(fā)明第5實施形態(tài)的有機EL顯示裝置的平面圖。參照第15圖,該第5實施形態(tài)中,就將本發(fā)明適用于有機EL顯示裝置的情況加以說明。
也就是說,該第5實施形態(tài)中,如第15圖所示,于基板1c上形成有顯示部65。于該顯示部65上配置呈矩陣狀的像素60,該像素60包含p溝道晶體管61及62(以下,稱為晶體管61及62)、輔助電容63、陽極64、陰極65、以及夾于陽極64與陰極65之間的有機EL組件66。另外,于第15圖的顯示部65顯示1像素份的構(gòu)成。然后,晶體管61的源極連接在漏極線上,同時其漏極連接在晶體管62的柵極與輔助電容63的一方的電極上。該晶體管61的柵極連接在柵極線上。又,晶體管62的源極連接在電流供給線(未圖標)上,同時其漏極連接在陽極64上。
又,H驅(qū)動器3內(nèi)部的電路構(gòu)成,是與第2圖及第3圖所示第1實施形態(tài)的使用p溝道晶體管的移位緩存器電路的H驅(qū)動器3的構(gòu)成同樣。又,V驅(qū)動器5內(nèi)部的電路構(gòu)成,是與第5圖及第6圖所示第2實施形態(tài)的使用p溝道晶體管的移位緩存器電路的V驅(qū)動器5的構(gòu)成同樣。第5實施形態(tài)的有機EL顯示裝置的該等以外的部分構(gòu)成,與第1圖所示第1實施形態(tài)的液晶顯示裝置同樣。
第5實施形態(tài)中,通過構(gòu)成如上,即可在有機EL顯示裝置中,獲得能抑制H驅(qū)動器及V驅(qū)動器的消耗電流增加等與第1及第2實施形態(tài)同樣的效果。
(第6實施形態(tài))第16圖是顯示本發(fā)明第6實施形態(tài)的有機EL顯示裝置的平面圖。參照第16圖,該第6實施形態(tài)中,就將本發(fā)明適用于有機EL顯示裝置的情況加以說明。
也就是說,在該第6實施形態(tài)中,如第16圖所示,于基板1d上形成有顯示部65a。于該顯示部65a上配置呈矩陣狀的像素60a,該像素60a包含n溝道晶體管61a及62a(以下,稱為晶體管61a及62a)、輔助電容63a、陽極64a、陰極65a、以及夾于陽極64a與陰極65a之間的有機EL組件66a。另外,于第16圖的顯示部65a顯示1像素份的構(gòu)成。然后,晶體管61a的源極連接在晶體管62a的柵極與輔助電容63a的一方的電極上,同時其漏極連接在漏極線上。該晶體管61a的柵極連接在柵極線上。又,晶體管62a的源極連接在陽極64a上,同時其漏極連接在電流供給線(未圖標)上。
又,H驅(qū)動器3a內(nèi)部的電路構(gòu)成,是與第9圖及第10圖所示第3實施形態(tài)的使用n溝道晶體管的移位緩存器電路的H驅(qū)動器3a的構(gòu)成同樣。又,V驅(qū)動器5a內(nèi)部的電路構(gòu)成,是與第12圖及第13圖所示第2實施形態(tài)的使用n溝道晶體管的移位緩存器電路的V驅(qū)動器5a的構(gòu)成同樣。第6實施形態(tài)的有機EL顯示裝置的該等以外的部分構(gòu)成,與第8圖所示第3實施形態(tài)的液晶顯示裝置同樣。
第6實施形態(tài)中,通過構(gòu)成如上,即可在有機EL顯示裝置中,獲得能抑制H驅(qū)動器及V驅(qū)動器的消耗電流增加等與第3及第4實施形態(tài)同樣的效果。
另外,此次揭示的實施形態(tài),所有構(gòu)成為應(yīng)視為例示性,而非限制性。本發(fā)明的范圍并非局限于上述實施形態(tài)的說明,而是依申請專利范圍所示,并包含與申請專利范圍均等的意思及范圍內(nèi)的全部變化。
例如,上述第1至第6實施形態(tài)中,雖是顯示將本發(fā)明適用于液晶顯示裝置及有機EL顯示裝置中的例子,但是本發(fā)明并未限于此,亦可適用于液晶顯示裝置及有機EL顯示裝置以外的顯示裝置中。
又,上述第1至第4實施形態(tài)中,雖是將本發(fā)明適用于H驅(qū)動器的移位緩存器電路或V驅(qū)動器的移位緩存器電路中任一方的例子加以說明,但是本發(fā)明并未局限于此,亦可將本發(fā)明適用于H驅(qū)動器的移位緩存器電路或V驅(qū)動器的移位緩存器電路兩者中。該情況中,更可抑制消耗電力的增大。
又,上述第1及第3實施形態(tài)中,雖使用H驅(qū)動器的次級的移位緩存器電路的輸出信號作為本發(fā)明的第1信號,同時使用前級的移位緩存器電路的輸出信號作為本發(fā)明的第2信號,但是本發(fā)明并未限于此,只要響應(yīng)第1信號而導通的第4晶體管與響應(yīng)第2信號而導通的第8晶體管的導通狀態(tài)的期間不重疊的話,亦可使用次級的移位緩存器電路的輸出信號及前級的移位緩存器電路的輸出信號以外的信號。即使根據(jù)如此構(gòu)成,亦可在構(gòu)成H驅(qū)動器的第3晶體管為導通狀態(tài)時,使第4晶體管呈截止狀態(tài),同時于第4晶體管為導通狀態(tài)時,可使第3晶體管呈截止狀態(tài)。又,可在構(gòu)成H驅(qū)動器的第7晶體管為導通狀態(tài)時,使第8晶體管呈截止狀態(tài),同時于第8晶體管為導通狀態(tài)時,使第7晶體管呈截止狀態(tài)。
又,上述第2及第4實施形態(tài)中,在V驅(qū)動器的移位緩存器電路的第1電路部及第2電路部上,雖使用同級的移位緩存器電路的第4電路部的輸出信號作為本發(fā)明的第1信號,同時使用前級的移位緩存器電路的第4電路的輸出信號作為本發(fā)明的第2信號,但是本發(fā)明并未局限于此,只要不使響應(yīng)第1信號而導通的第4晶體管與響應(yīng)第2信號而導通的第8晶體管的導通狀態(tài)的期間重疊,亦可使用同級的移位緩存器電路的第4電路部的輸出信號及前級的移位緩存器電路的第4電路的輸出信號以外的信號。
又,上述第2及第4實施形態(tài)中,在V驅(qū)動器的移位緩存器電路的第3電路部及第4電路部上,雖使用次級的移位緩存器電路的第2電路部的輸出信號作為本發(fā)明的第1信號,同時使用同級的移位緩存器電路的第2電路部的輸出信號作為本發(fā)明的第2信號,但是本發(fā)明并未局限于此,只要不使響應(yīng)第1信號而導通的第4晶體管與響應(yīng)第2信號而導通的第8晶體管的導通狀態(tài)的期間重疊的話,亦可使用次級的移位緩存器電路的第2電路部的輸出信號及同級的移位緩存器電路的第2電路部的輸出信號以外的信號。
權(quán)利要求
1.一種顯示裝置,其特征為所述顯示裝置具備移位緩存器電路,該移位緩存器電路包含第1電路部,具有連接于第1電位側(cè)并響應(yīng)時鐘信號而導通的第1導電型第1晶體管、連接于第2電位側(cè)的第1導電型第2晶體管、連接于上述第1晶體管的柵極與上述第二電位間的第3晶體管、及連接于時鐘信號線與上述第1晶體管的柵極間并通過響應(yīng)第1信號而導通以將上述時鐘信號供至上述第1晶體管的第1導電型第4晶體管;以及第2電路部,具有連接于上述第1電位側(cè)并響應(yīng)上述時鐘信號而導通的第1導電型第5晶體管、連接于上述第2電位側(cè)的第1導電型第6晶體管、連接于上述第5晶體管的柵極與上述第2電位間的第7晶體管、及連接于上述時鐘信號線與上述第5晶體管的柵極間并通過響應(yīng)第2信號而導通以將上述時鐘信號供至上述第5晶體管的第1導電型第8晶體管,該第2信號是在不與輸入上述第1信號的上述第4晶體管的導通狀態(tài)的期間相重疊的導通狀態(tài)的期間所得者。
2.如權(quán)利要求1所述的顯示裝置,其特征在于,上述移位緩存器電路設(shè)有多級;上述第1信號是次級的上述移位緩存器電路的輸出信號;上述第2信號是前級的上述移位緩存器電路的輸出信號。
3.如權(quán)利要求1所述的顯示裝置,其特征在于,上述移位緩存器電路包含多級的具有第1組電路部及第2組電路部為1個級的移位緩存器電路,該第1組電路部包含上述第1電路部及上述第2電路部,該第2組電路部是與上述第1組電路部的輸出部連接,并包含上述第1電路部及上述第2電路部,且輸出移位緩存器的輸出;輸入至上述第2組電路部的上述第1信號,是次級的上述移位緩存器電路的上述第1組電路部的輸出信號;輸入至上述第2組電路部的上述第2信號,是同級的上述移位緩存器電路的第1組電路部的輸出信號。
4.如權(quán)利要求1至3中任一所述的顯示裝置,其特征在于,上述第3晶體管是響應(yīng)上述第2信號而導通,同時上述第7晶體管是在響應(yīng)上述第2信號而導通的上述第8晶體管為導通狀態(tài)的期間呈截止狀態(tài)。
5.如權(quán)利要求1至4中任一所述的顯示裝置,其特征在于,上述第3晶體管是具有上述第2晶體管為導通狀態(tài)時,使上述第1晶體管呈截止狀態(tài)的功能;上述第7晶體管是具有上述第6晶體管為導通狀態(tài)時,使上述第5晶體管呈截止狀態(tài)的功能。
6.如權(quán)利要求1至5中任一所述的顯示裝置,其特征在于,在上述第1晶體管的柵極與源極之間連接有第1電容;在上述第5晶體管的柵極與源極之間連接有第2電容。
7.如權(quán)利要求1至6中任一所述的顯示裝置,其特征在于,在上述第1晶體管的柵極與供給上述時鐘信號的時鐘信號線之間,連接有第1二極管,而在上述第5晶體管的柵極與供給上述時鐘信號的時鐘信號線之間,連接有第2二極管。
8.如權(quán)利要求7所述的顯示裝置,其特征在于,上述第1二極管包含呈二極管連接的第1導電型第9晶體管;上述第2二極管包含呈二極管連接的第1導電型第10晶體管。
9.如權(quán)利要求1至8中任一所述的顯示裝置,其特征在于,至少上述第1晶體管、上述第2晶體管、上述第3晶體管、上述第4晶體管、上述第5晶體管、上述第6晶體管、上述第7晶體管及上述第8晶體管,是p型場效晶體管。
10.如權(quán)利要求1至9中任一所述的顯示裝置,其特征在于,在上述第2電路部的第8晶體管與上述時鐘信號線之間,連接有高電阻。
11.如權(quán)利要求1至10中任一所述的顯示裝置,其特征在于,上述移位緩存器電路是適用于驅(qū)動漏極線用的移位緩存器電路、及驅(qū)動柵極線用的移位緩存器電路的至少一方。
12.一種顯示裝置,其特征為具備所述顯示裝置連接有多個電路部的移位緩存器電路,該電路部包含第1導電型的第1晶體管,連接于第1電位側(cè),響應(yīng)時鐘信號而導通;連接于第2電位側(cè)的第1導電型第2晶體管;第3晶體管,連接于上述第1晶體管的柵極與上述第二電位之間;以及第1導電型第4晶體管,連接于時鐘信號線與上述第1晶體管的柵極間,通過響應(yīng)上述第3晶體管為截止狀態(tài)時呈導通狀態(tài)的第1信號而導通以將上述時鐘信號供至上述第1晶體管。
全文摘要
本發(fā)明提供一種具有可抑制消耗電力增加的移位緩存器電路的顯示裝置。該顯示裝置具備移位緩存器電路30
文檔編號H01L51/50GK1577424SQ20041005949
公開日2005年2月9日 申請日期2004年6月28日 優(yōu)先權(quán)日2003年6月30日
發(fā)明者千田滿, 橫山良一 申請人:三洋電機株式會社
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