專利名稱：具有其內(nèi)形成有空隙區(qū)的外延圖形的集成電路器件及其形成方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路器件及其形成方法，更具體涉及集成電路晶體管器件及其形成方法。
背景技術(shù)：
隨著半導(dǎo)體器件變得更高度地集成，以增強(qiáng)性能、速度和/或成本效益，各種問題可能出現(xiàn)。這種問題的例子包括短溝道效應(yīng)如穿通，結(jié)區(qū)和襯底之間的寄生電容(例如，結(jié)電容)增加，以及漏電流增加等。
為了解決這些問題，引入了雙柵極場效應(yīng)晶體管技術(shù)。在雙柵極場效應(yīng)(FET)技術(shù)中，柵電極形成在溝道的兩側(cè)上。結(jié)果，可以減小短溝道效應(yīng)。但是，寄生電容和漏電流的問題可能仍然存在。
為了減輕這些問題，提出了使用絕緣體上的硅(SOI)技術(shù)的場效應(yīng)晶體管技術(shù)，其中絕緣層布置在硅襯底上。與場效應(yīng)晶體管形成在體硅上和有源區(qū)形成在體硅中的傳統(tǒng)方法不同，SOI FET具有形成在絕緣層上的硅中的有源區(qū)。
SOI FET技術(shù)可以具有某些優(yōu)點(diǎn)，如低工作電壓、有效的器件隔離、結(jié)漏電流的控制以及短溝道效應(yīng)的減小。SOI FET技術(shù)可能具有浮體效應(yīng)的問題，該問題是在器件工作期間由絕緣體上的硅中的熱量和電子空穴對的堆集引起的。由于浮體效應(yīng)，SOI FET技術(shù)可能導(dǎo)致閾值電壓變化以及可能不能提供有效的的器件可靠性。SOI FET技術(shù)也可能在集成電路器件中產(chǎn)生應(yīng)力，該應(yīng)力源于襯底和絕緣層之間不同的熱膨脹系數(shù)。此外，SOI襯底的制造成本可能是昂貴的。

發(fā)明內(nèi)容
根據(jù)本發(fā)明的一些實(shí)施例，一種集成電路器件包括一襯底。外延圖形在襯底上且具有在其中形成的一對雜質(zhì)擴(kuò)散區(qū)以及在其中形成的一對空隙區(qū)，布置在一對雜質(zhì)擴(kuò)散區(qū)和襯底之間。一對雜質(zhì)擴(kuò)散區(qū)的每一個(gè)至少部分地重疊一對空隙區(qū)的各個(gè)。柵電極在一對雜質(zhì)擴(kuò)散區(qū)的各個(gè)之間的外延圖形上。
在本發(fā)明的其他實(shí)施例中，外延圖形直接在襯底上。
在本發(fā)明的再一實(shí)施例中，各個(gè)氧化層布置在一對空隙區(qū)的有關(guān)一個(gè)中，此外，各個(gè)氮化層可以布置在一對氧化層的有關(guān)一個(gè)上。
在本發(fā)明的又一實(shí)施例中，外延圖形包括硅和/或Si-Ge。
在本發(fā)明的又一實(shí)施例中，柵電極包括多晶硅和/或金屬硅化物。
在本發(fā)明的又一實(shí)施例中，空隙區(qū)用絕緣材料填充。
在本發(fā)明的又一實(shí)施例中，器件隔離層鄰近外延圖形布置且具有與襯底相對的上表面，低于與襯底相對的外延圖形的上表面。
根據(jù)本發(fā)明的其他實(shí)施例，一種集成電路器件，包括襯底。外延圖形在襯底上且具有在其中形成的一對雜質(zhì)擴(kuò)散區(qū)以及在其中形成的一對空隙區(qū)，布置在一對雜質(zhì)擴(kuò)散區(qū)和襯底之間。柵電極在一對雜質(zhì)擴(kuò)散區(qū)的各個(gè)之間的外延圖形上。柵電極至少部分地重疊空隙區(qū)。
盡管上面根據(jù)本發(fā)明的器件實(shí)施例進(jìn)行了描述，但是本發(fā)明也可以體現(xiàn)為形成集成電路器件的方法。


從其具體實(shí)施例的詳細(xì)描述同時(shí)結(jié)合附圖將更容易理解本發(fā)明的其他特點(diǎn)，其中圖1A是根據(jù)本發(fā)明的某些實(shí)施例的集成電路器件的透視圖；圖1B是根據(jù)本發(fā)明的某些實(shí)施例圖1A的集成電路器件的剖面圖；圖2A是根據(jù)本發(fā)明的再一實(shí)施例的集成電路器件的透視圖；圖2B是根據(jù)本發(fā)明的再一實(shí)施例的圖2A的集成電路器件的剖面圖；圖3A-10A是說明根據(jù)本發(fā)明的某些實(shí)施例圖1A和1B的集成電路器件的形成方法的透視圖；圖3B-10B是說明根據(jù)本發(fā)明的某些實(shí)施例圖1A和1B的集成電路器件的形成方法的剖面圖；圖11A-17A是說明根據(jù)本發(fā)明的再一實(shí)施例圖2A和2B的集成電路器件的形成方法的透視圖；圖11B-17B是說明根據(jù)本發(fā)明的再一實(shí)施例圖2A和2B的集成電路器件的形成方法的剖面圖；具體實(shí)施方式
盡管本發(fā)明容易進(jìn)行各種改進(jìn)和替換形成，但是通過附圖中的例子示出了其具體實(shí)施例且在此將詳細(xì)描述。但是，應(yīng)該理解這些并不打算限定本發(fā)明為公開的具體形式，相反地本發(fā)明打算將所有改進(jìn)、等效和替換都落入由權(quán)利要求所限定的本發(fā)明的精神和范圍內(nèi)。在整個(gè)附圖的描述中相同的標(biāo)記指相同的元件。在圖中，為了清楚放大了層和區(qū)域的尺寸。應(yīng)當(dāng)理解當(dāng)一個(gè)元件例如層、區(qū)域或襯底指在另一元件“上”時(shí)，它可以直接在另一元件上或還可以存在插入元件。相反，當(dāng)一個(gè)元件如層、區(qū)域或襯底稱為“直接在另一個(gè)元件上”，不存在插入元件。
現(xiàn)在參考圖1A和1B，根據(jù)本發(fā)明的某些實(shí)施例的集成電路器件包括襯底301，襯底301包含硅元素。器件隔離區(qū)317a形成在襯底301上。器件隔離區(qū)317a可以是氧化層。外延圖形305a與襯底301接觸。外延圖形305a例如可以包括硅或Si-Ge。器件隔離區(qū)317a限定外延圖形305a。亦即，相鄰的外延圖形305a由器件隔離區(qū)317a彼此電隔離。柵電極319形成在外延圖形305a和器件隔離區(qū)317a上。離子注入的雜質(zhì)擴(kuò)散區(qū)321形成在柵電極319外部的外延圖形305a中。真空區(qū)或空隙區(qū)311布置在雜質(zhì)擴(kuò)散區(qū)321之下。真空區(qū)或空隙區(qū)311用作絕緣區(qū)。柵電極319例如可以包括硅、多層電極或金屬電極。多層電極或金屬電極可以包括順序?qū)盈B的多晶硅和/或金屬硅化物。
根據(jù)本實(shí)施例，在雜質(zhì)擴(kuò)散區(qū)321之間的外延圖形305a直接與襯底301接觸。此外，真空區(qū)或空隙區(qū)311布置在雜質(zhì)擴(kuò)散區(qū)321和襯底301之間。結(jié)果，可以減小短溝道效應(yīng)和浮體效應(yīng)。而且，在雜質(zhì)擴(kuò)散區(qū)321和襯底301之間不可能產(chǎn)生結(jié)電容。
根據(jù)本發(fā)明的某些實(shí)施例，可以形成熱氧化層313和里襯氮化層315，如圖1B所示，以便填充部分真空區(qū)或空隙區(qū)311，以及布置在器件隔離區(qū)317a和襯底301之間。在其他實(shí)施例中，真空區(qū)311可以用絕緣層如器件隔離層317a填充。
在本發(fā)明的某些實(shí)施例中，器件隔離區(qū)317a具有比外延圖形305a的頂面低的頂面。柵電極319控制溝道通過外延圖形305a的頂部和/或側(cè)邊。結(jié)果，可以減小短溝道效應(yīng)和可以增加有效溝道區(qū)。
圖2A和圖2B分別是根據(jù)本發(fā)明的再一實(shí)施例的集成電路器件的透視/剖面圖。圖2B是沿圖2A的線II-II′的剖面圖。與根據(jù)圖1A和1B上述實(shí)施例不同，真空區(qū)或空隙區(qū)1111或絕緣區(qū)布置在雜質(zhì)擴(kuò)散區(qū)1121之間的柵電極1119之下的外延圖形1105a中。雜質(zhì)擴(kuò)散區(qū)1121之下的外延圖形1105a與襯底1101接觸。
參考圖2A和2B，根據(jù)本發(fā)明的某些實(shí)施例的集成電路器件包括襯底1101，襯底1101具有在其上形成的器件隔離區(qū)1117a和外延圖形1105。外延圖形1105a的兩端與襯底1101接觸。柵電極1119形成在外延圖形1105a上和在器件隔離區(qū)1117a上。用雜質(zhì)離子注入的雜質(zhì)擴(kuò)散區(qū)1121形成在柵電極1119外部的外延圖形1105a中。真空區(qū)或空隙區(qū)1111形成在雜質(zhì)擴(kuò)散區(qū)1121之間的柵電極1119之下的外延圖形1105a中。
根據(jù)本實(shí)施例的某些實(shí)施例，因?yàn)檎婵諈^(qū)或空隙區(qū)1111形成在外延圖形1105a中的溝道區(qū)之下和雜質(zhì)擴(kuò)散區(qū)1121之間，所以可以減小短溝道效應(yīng)。此外，因?yàn)殡s質(zhì)擴(kuò)散區(qū)1121之下的外延圖形1105a與襯底1101接觸，所以也可以減小浮體效應(yīng)。
如圖2B所示，可以形成熱氧化層1113和里襯氮化層1115，以便填充部分真空區(qū)1111。同樣，熱氧化層1113和里襯氮化層1115可以形成在器件隔離層1117a和襯底1101之間。在某些實(shí)施例中，真空區(qū)或空隙區(qū)1111可以用絕緣層填充。例如，器件隔離層1117a可以延伸以填充真空區(qū)或空隙區(qū)1111。
在本發(fā)明的某些實(shí)施例中，器件隔離區(qū)1117a具有比外延圖形1105a的頂面低的頂面。柵電極319控制溝道通過外延圖形305a的頂部和/或側(cè)邊。結(jié)果，可以減小短溝道效應(yīng)和可以增加有效的溝道區(qū)。
現(xiàn)在參考圖3A至圖10A和圖3B至圖10B，描述例如圖1A和圖1B中說明的集成電路器件的制造方法。如圖3A和3B所示，在襯底301上形成外延犧牲層303。襯底301可以是包括硅的半導(dǎo)體襯底。外延犧牲層303可以包括具有其上可以生長后續(xù)的外延層(圖5A和5B的305)的晶體結(jié)構(gòu)的材料。換句話說，如果外延層包括硅，那么外延犧牲層303可以包括單晶硅。亦即，外延犧牲層303可以包括具有與硅相同或類似晶體結(jié)構(gòu)和類似于硅的晶格常數(shù)的材料。例如，外延犧牲層303可以包括Si-Ge、CeO2和/或CaF2。這些材料僅僅是外延犧牲層適宜材料的例子?？梢允褂孟鄬τ谕庋訉?之后描述)具有刻蝕選擇率和具有便于外延層生長的晶體結(jié)構(gòu)的任意材料。
例如，可以使用源氣體如二氯硅烷(DCS)、GeH4、HCl以及H2等形成硅-鍺外延犧牲層。根據(jù)外延犧牲層303的厚度，可以確定真空區(qū)或空隙區(qū)或絕緣區(qū)的厚度。由此，通過控制外延犧牲層303的厚度，真空區(qū)或空隙區(qū)或絕緣區(qū)可以形成以適于各種器件性能。
參考圖4A和圖4B，構(gòu)圖外延犧牲層303，以形成露出襯底301的預(yù)定區(qū)域的外延犧牲圖形303a。亦即，由露出襯底301的預(yù)定區(qū)域的外延犧牲圖形定義凹槽304。
參考圖5A和圖5B，在露出的襯底301和外延犧牲圖形303a上形成具有平坦頂部的外延層305。通過生長外延層以具有平坦的頂面可以形成外延層305。如果基于外延生長的外延層305的頂部不平整，那么可以使用平整化工藝平整外延層305的頂部。如果由生長工藝外延層305的頂部足夠平坦，那么平整化工藝可以不必要。
例如，外延層305可以包括硅層，該外延層305填充凹槽304且與襯底301接觸，如圖5B所示。此外，外延層305形成在外延犧牲圖形303a上。如果外延犧牲層303包括Si-Ge、CeO2、CaF2等，那么使用硅外延層305可能是有利的。如果外延犧牲層303包括硅，那么使用Si-Ge形成外延層305可能是有利的。
現(xiàn)在參考圖6A和圖6B，在外延層305上形成掩模圖形307a。被掩模圖形307a覆蓋的部分外延層305用作有源區(qū)。形成掩模圖形307a以跨越凹槽304。
現(xiàn)在參考圖7A和圖7B，使用掩模圖形307a作為蝕刻掩模執(zhí)行各向異性刻蝕工序，直到襯底301被部分刻蝕。除去由掩模圖形307a露出的外延層305、外延犧牲圖形303a以及部分襯底301，以在襯底301中形成用于器件隔離的溝槽309。通過各向異性刻蝕形成外延圖形305a和刻蝕的外延犧牲圖形303a′。
接下來，參考圖8A和圖8B，有選擇地除去由溝槽309露出的外延犧牲圖形303a′。結(jié)果，形成真空區(qū)或空隙區(qū)311，真空區(qū)或空隙區(qū)311對應(yīng)于刻蝕的外延犧牲圖形303a′被除去的區(qū)域。真空區(qū)或空隙區(qū)311開口至溝槽309。因此，通過溝槽309和真空區(qū)或空隙區(qū)311露出襯底301和外延圖形305a。
現(xiàn)在參考圖9A和圖9B，在309中形成器件隔離區(qū)317。在掩模圖形307a上和溝槽309中形成絕緣材料，然后被平整直到露出掩模圖形307a，以形成器件隔離區(qū)317?？梢允褂没瘜W(xué)機(jī)械拋光(CMP)或深腐蝕工藝執(zhí)行平整化工藝。在形成絕緣材料之前，可以通過熱氧化工藝形成熱氧化層313和可以在熱氧化層313上形成里襯氮化層315。熱氧化層313和里襯氮化層315形成在溝槽以及真空區(qū)或空隙區(qū)311的內(nèi)部。
現(xiàn)在參考圖10A和圖10B，在有選擇地除去露出的掩模圖形307a之后，器件隔離區(qū)317被刻蝕，以形成器件隔離區(qū)317a。器件隔離區(qū)317a的頂部低于外延圖形305a。例如，器件隔離區(qū)317在后續(xù)清洗工序中可以被容易地刻蝕。
如圖1A和圖1B所示，形成跨越外延圖形305a的柵電極319。柵電極319橫跨在真空區(qū)或空隙區(qū)311之間的外延圖形305a上。在外延圖形305a中注入雜質(zhì)離子然后執(zhí)行熱處理以在外延圖形305a中形成雜質(zhì)擴(kuò)散區(qū)321，外延圖形305a在柵電極319的外部，柵電極319在真空區(qū)或空隙區(qū)311之上。當(dāng)注入用于雜質(zhì)擴(kuò)散區(qū)321的離子時(shí)，柵極可能被同時(shí)摻雜。雜質(zhì)擴(kuò)散區(qū)321例如可以是源/漏區(qū)。
基于外延圖形305a的厚度確定雜質(zhì)擴(kuò)散區(qū)321的深度。由此，通過控制外延圖形305a的厚度，外延圖形305a可以形成以適于各種器件性能。此外，因?yàn)樵跂烹姌O319的兩側(cè)上的外延圖形305a和襯底之間形成真空區(qū)或空隙區(qū)311，所以用于執(zhí)行離子注入和用于形成雜質(zhì)擴(kuò)散區(qū)321的熱處理的條件范圍增加。
現(xiàn)在參考圖11A至圖17A和圖11B至17B，描述例如圖2A和圖2B中說明的集成電路器件的制造方法。如圖3A和3B所示，在襯底1101上形成外延犧牲層。構(gòu)圖外延犧牲層，如圖11A和圖11b所示，以形成顯示出棒形的外延犧牲圖形1103a。與上述實(shí)施例相反，外延犧牲圖形1103a形成在對應(yīng)于圖4A和圖4B的凹槽304的區(qū)域上。
現(xiàn)在參考圖12A和圖12B，在外延犧牲圖形1103a和露出的襯底1101上形成其頂部是平整的外延層1105。外延層1105可以是硅層。
現(xiàn)在參考圖13A和圖13B，在外延圖形1105上形成掩模圖形1107a。被掩模圖形1107a覆蓋的部分外延層1105用作有源區(qū)。形成跨越外延犧牲圖形1103a的掩模圖形1107a。
現(xiàn)在參考圖14A和圖14B，執(zhí)行刻蝕工序，以除去由掩模圖形1107a露出的外延層1105、由掩模圖形1107a露出的外延層1105下的外延犧牲圖形1103a以及部分襯底1101。結(jié)果，形成外延圖形1105a和刻蝕的外延犧牲圖形1103a′，也形成用于器件隔離的溝槽1109。溝槽1109露出外延圖形1105a、刻蝕的外延犧牲圖形1103a′以及部分襯底1101。
現(xiàn)在參考圖15A和圖15B，除去由溝槽1109露出的刻蝕外延犧牲圖形1103a′。由此，在刻蝕的外延犧牲圖形1103a′被除去的區(qū)域形成真空區(qū)或空隙區(qū)1111。
現(xiàn)在參考圖16A和圖16B，與根據(jù)圖9A和圖9B上面描述一樣，在溝槽1109中形成器件隔離區(qū)1117。在掩模圖形1107a上和在溝槽1109中形成絕緣材料，然后絕緣材料被平整直到掩模1107a被露出，以形成器件隔離區(qū)1117?？梢允褂没瘜W(xué)機(jī)械拋光(CMP)或深腐蝕工藝執(zhí)行平整化工序。在形成絕緣材料之前，可以通過熱氧化工藝形成熱氧化層1113以及可以在熱氧化層1113上形成里襯氮化層1115。熱氧化層1113和里襯氮化層1115形成在溝槽以及真空區(qū)或空隙區(qū)1111的內(nèi)部。
現(xiàn)在參考圖17A和圖17B，在有選擇地除去露出的掩模圖形1107a之后，刻蝕器件隔離區(qū)1117以形成器件隔離區(qū)1117a。器件隔離區(qū)1117a的頂部低于外延圖形1105a。器件隔離區(qū)1117例如在后續(xù)清洗工序中可以被容易地刻蝕。
如圖2A和圖2B所示，形成跨越外延圖形1105a的柵電極11119。柵電極1119橫跨在真空區(qū)或空隙區(qū)1111上的外延圖形1105a上。在外延圖形1105a中注入雜質(zhì)離子然后執(zhí)行熱處理，以在外延圖形1105a中形成雜質(zhì)擴(kuò)散區(qū)1121，外延圖形1105a在柵電極319的外部。當(dāng)注入用于雜質(zhì)擴(kuò)散區(qū)1121的離子時(shí)，柵極可能被同時(shí)摻雜。雜質(zhì)擴(kuò)散區(qū)1121例如可以是源/漏區(qū)。
根據(jù)本發(fā)明的某些實(shí)施例，因?yàn)榻^緣區(qū)(例如，真空或區(qū))可以形成在雜質(zhì)擴(kuò)散區(qū)和襯底和/或在溝道區(qū)和襯底之間，所以可以有利地減小短溝道效應(yīng)。而且，可以進(jìn)行這些實(shí)施例，而不使用SOI工藝，這可以提供成本優(yōu)點(diǎn)。此外，因?yàn)橥庋訄D形與襯底接觸，所以可以減小浮體效應(yīng)。
在詳細(xì)描述的結(jié)論中，應(yīng)當(dāng)注意到在實(shí)質(zhì)上不脫離本發(fā)明的原理的條件下，可以對描述的實(shí)施例進(jìn)行多種改變和修改。所有的這種變化和修改都包括在如下的權(quán)利要求所闡述的本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.一種集成電路器件，包括襯底；襯底上的外延圖形，其中形成有一對雜質(zhì)擴(kuò)散區(qū)和布置在一對雜質(zhì)擴(kuò)散區(qū)和襯底之間的一對空隙區(qū)，一對雜質(zhì)擴(kuò)散區(qū)的各個(gè)至少部分地重疊一對空隙區(qū)的各個(gè)；以及柵電極，該柵電極在一對雜質(zhì)擴(kuò)散區(qū)的每一個(gè)之間的外延圖形上。
2.權(quán)利要求1的集成電路器件，其中外延圖形直接在襯底上。
3.權(quán)利要求1的集成電路器件，其中外延圖形包括硅和/或硅-鍺。
4.權(quán)利要求1的集成電路器件，其中柵電極包括多晶硅和/或金屬硅化物。
5.權(quán)利要求1的集成電路，其中一對空隙區(qū)用絕緣材料填充。
6.權(quán)利要求1的集成電路，還包括鄰近于具有上表面的外延圖形的器件隔離層，與襯底相對，其低于與襯底相對的外延圖形的上表面。
7.一種集成電路器件，包括襯底；襯底上的外延圖形，其中形成有一對雜質(zhì)擴(kuò)散區(qū)和在一對雜質(zhì)擴(kuò)散區(qū)的各個(gè)之間形成的空隙區(qū)；以及在一對雜質(zhì)擴(kuò)散區(qū)的各個(gè)之間的外延圖形上的柵電極，柵電極至少部分地重疊空隙區(qū)。
8.權(quán)利要求7的集成電路器件，其中外延圖形直接在襯底上。
9.權(quán)利要求7的集成電路器件，其中外延圖形包括硅和/或硅-鍺。
10.權(quán)利要求7的集成電路器件，其中柵電極包括多晶硅和/或金屬硅化物。
11.權(quán)利要求7的集成電路，其中空隙區(qū)用絕緣材料填充。
12.權(quán)利要求7的集成電路，還包括鄰近于具有上表面的外延圖形的器件隔離層，與襯底相對，其低于與襯底相對的外延圖形的上表面。
13.一種半導(dǎo)體器件，包括包括器件隔離層的半導(dǎo)體襯底；襯底上的外延圖形，形成真空區(qū)和器件隔離層；外延圖形和器件隔離區(qū)上的柵電極；以及在柵電極兩側(cè)的外延圖形中形成的雜質(zhì)擴(kuò)散區(qū)。
14.權(quán)利要求13的半導(dǎo)體器件，其中真空區(qū)布置在柵電極下的外延圖形和襯底之間。
15.權(quán)利要求13的半導(dǎo)體器件，其中真空區(qū)布置在柵電極兩側(cè)的外延圖形和襯底之間。
16.權(quán)利要求13的半導(dǎo)體器件，其中器件隔離區(qū)延伸至真空區(qū)且填充真空區(qū)。
17.權(quán)利要求13的半導(dǎo)體器件，其中器件隔離層的頂面低于外延圖形的頂面。
18.權(quán)利要求13的半導(dǎo)體器件，其中外延圖形包括硅和/或硅-鍺。
19.一種制造半導(dǎo)體器件的方法，包括在半導(dǎo)體襯底上形成外延犧牲圖形；在外延犧牲圖形和被外延犧牲圖形露出的襯底上形成外延層；刻蝕外延層、外延犧牲圖形和襯底的部分厚度，以由外延層形成外延圖形和在襯底內(nèi)形成溝槽；除去由溝槽露出的刻蝕外延犧牲圖形；形成填充溝槽的器件隔離區(qū)，以致器件隔離區(qū)的頂面低于外延犧牲圖形的頂面；形成跨越外延圖形的柵電極；以及在柵電極兩側(cè)的外延圖形中形成雜質(zhì)擴(kuò)散區(qū)。
20.權(quán)利要求19的半導(dǎo)體器件的制造方法，其中形成外延圖形和用于器件隔離的溝槽包括在外延層上形成掩模圖形；使用掩模圖形作為蝕刻掩?？涛g外延層、外延犧牲圖形和襯底的部分厚度；以及其中形成器件隔離區(qū)包括在掩模圖形上形成絕緣材料以填充溝槽；使用絕緣材料的平整化刻蝕，直到露出掩模圖形；除去露出的掩模圖形；以及深腐蝕絕緣材料，以致絕緣材料的頂面低于外延圖形。
21.權(quán)利要求20的半導(dǎo)體器件的制造方法，形成絕緣材料之前還包括以下步驟通過執(zhí)行熱氧化工藝在刻蝕的外延犧牲圖形和溝槽中形成熱氧化層；以及在熱氧化層上形成里襯氮化層。
22.權(quán)利要求19的半導(dǎo)體器件的制造方法，其中絕緣材料填充刻蝕的外延犧牲圖形被除去的區(qū)域。
23.權(quán)利要求19的半導(dǎo)體器件的制造方法，其中刻蝕的外延犧牲圖形被除去的區(qū)域布置在柵電極兩側(cè)的外延圖形和襯底之間。
24.權(quán)利要求19的半導(dǎo)體器件的制造方法，其中刻蝕的外延犧牲圖形被除去的區(qū)域布置在柵電極下的外延圖形和襯底之間。
25.權(quán)利要求19的半導(dǎo)體器件的制造方法，其中外延層包括硅層。
26.權(quán)利要求25的半導(dǎo)體器件的制造方法，其中外延犧牲層具有與硅相同的晶體結(jié)構(gòu)和類似于硅的晶格常數(shù)。
27.權(quán)利要求26的半導(dǎo)體器件的制造方法，其中外延犧牲層包括Si-Ge、CeO2和/或CaF2。
28.權(quán)利要求19的半導(dǎo)體器件的制造方法，其中外延犧牲層包括Si-Ge、CeO2和/或CaF2。
29.權(quán)利要求19的半導(dǎo)體器件的制造方法，其中外延犧牲層包括硅并且外延層包括硅-鍺。
30.一種半導(dǎo)體器件，包括電連接半導(dǎo)體襯底且布置在襯底上以在其間形成絕緣區(qū)的外延硅層；跨越外延硅層的柵電極；以及在柵電極兩側(cè)的外延硅層上形成的雜質(zhì)擴(kuò)散區(qū)。
31.如權(quán)利要求30的半導(dǎo)體器件，其中絕緣區(qū)布置在雜質(zhì)擴(kuò)散區(qū)和襯底之間。
32.如權(quán)利要求30的半導(dǎo)體器件，其中絕緣區(qū)布置在柵電極下的外延硅層和襯底之間。
33.一種集成電路器件，包括襯底；襯底上的外延圖形，其中形成有至少一對雜質(zhì)擴(kuò)散區(qū)和布置在一對雜質(zhì)擴(kuò)散區(qū)底下的至少一個(gè)空隙區(qū)；以及柵電極，在一對雜質(zhì)擴(kuò)散區(qū)的各個(gè)之間的外延圖形上。
34.權(quán)利要求33的集成電路器件，其中至少一個(gè)空隙區(qū)包括其中形成的一對空隙區(qū)、布置在一對雜質(zhì)擴(kuò)散區(qū)和襯底之間，一對雜質(zhì)擴(kuò)散區(qū)的各個(gè)至少部分地重疊一對空隙區(qū)的各個(gè)。
35.權(quán)利要求33的集成電路器件，其中至少一個(gè)空隙區(qū)布置在一對雜質(zhì)擴(kuò)散區(qū)的各個(gè)之間，以及其中柵電極至少部分地重疊至少一個(gè)空隙區(qū)。
36.權(quán)利要求33的集成電路器件，其中外延圖形直接在襯底上。
37.權(quán)利要求33的集成電路器件，還包括在至少一個(gè)空隙區(qū)中的氧化層。
38.權(quán)利要求37的集成電路器件，還包括在氧化層上的氮化層。
39.權(quán)利要求33的集成電路器件，其中外延圖形包括硅和/或硅-鍺。
40.權(quán)利要求33的集成電路器件，其中柵電極包括多晶硅和/或金屬硅化物。
41.權(quán)利要求33的集成電路，其中至少一個(gè)空隙區(qū)用絕緣材料填充。
42.權(quán)利要求33的集成電路，還包括鄰近于具有上表面的外延圖形的器件隔離層，與襯底相對，其低于與襯底相對的外延圖形的上表面。
全文摘要
一種集成電路器件包括襯底。外延圖形在襯底上，且其中形成有一對雜質(zhì)擴(kuò)散區(qū)和布置在一對雜質(zhì)擴(kuò)散區(qū)和襯底之間的一對空隙區(qū)。一對雜質(zhì)擴(kuò)散區(qū)的各個(gè)至少部分地重疊一對空隙區(qū)的各個(gè)。柵電極在一對雜質(zhì)擴(kuò)散區(qū)的各個(gè)之間的外延圖形上。
文檔編號H01L29/423GK1542965SQ20041003858
公開日2004年11月3日 申請日期2004年5月8日 優(yōu)先權(quán)日2003年5月2日
發(fā)明者李成泳, 金成玟, 樸東健, 呂京奐 申請人:三星電子株式會社