專利名稱：相變存儲器裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及將由存儲材料的結(jié)晶態(tài)和非晶態(tài)之間的相變確定的電阻值以非易失方式進(jìn)行存儲的可電改寫的相變存儲器裝置。
背景技術(shù)：
迄今，作為大容量、多功能的非易失性半導(dǎo)體存儲器，公知的有EEPROM閃存。在這種半導(dǎo)體存儲器中，隨著圖形復(fù)印技術(shù)及刻蝕技術(shù)的進(jìn)步，在平面上已可實(shí)現(xiàn)小于等于100nm的微細(xì)電路。如果只在平面上考慮，則為了增大存儲器容量，增加單位面積的單元數(shù)，必須進(jìn)一步微細(xì)化。然而。進(jìn)一步微細(xì)化并不容易。
為了不進(jìn)行微細(xì)化而增加存儲器容量，采用將多個存儲器芯片層疊封入外殼內(nèi)，在硅片上層疊存儲器單元陣列制成三維存儲器芯片的方法。然而，以往考慮的單元陣列的層疊化，是單純地將現(xiàn)有的平面單元陣列重疊的層疊化。在這種情況下，如果層疊數(shù)為N，雖然可得到單元陣列的N倍容量，但是存取是各層分別進(jìn)行，對多層單元同時存取是不容易的。
另一方面，提出被視為有望成為將來的非易失性存儲器的利用硫?qū)俨ＡУ慕Y(jié)晶非晶的相轉(zhuǎn)移的相變存儲器(比如，參照J(rèn)pn.J.Appl.Phys.Vol.39(2000)PP.6157-6161 Part 1，No.11，November2000“Submicron Nonvolatile Memory Cell Based on Reversible PhaseTransition in Chalcogenide Glasses”Kazuya Nakayama et al)。這是利用硫?qū)倩锏姆蔷B(tài)和晶態(tài)的電阻比大于等于100∶1，將該不同電阻值狀態(tài)作為二值數(shù)據(jù)進(jìn)行存儲。硫?qū)倩锏南嘧兪强赡娴?，可通過加熱方法對變化進(jìn)行控制，加熱的方法可以利用流過的電流量對此物質(zhì)進(jìn)行控制。
在使這種相變存儲器大規(guī)?；膱龊?，由于在單元陣列內(nèi)存儲器單元的低電阻值和高電阻值的分布的偏差變大，如何確保讀/寫的容限成為重要的課題。

發(fā)明內(nèi)容
利用本發(fā)明的一實(shí)施例的相變存儲器裝置，具有襯底；在上述襯底上層疊并將分別由相變確定的電阻值作為數(shù)據(jù)存儲的多個存儲器單元以矩陣方式排列的多個單元陣列；在由上述多個單元陣列內(nèi)接近的兩個存儲器單元構(gòu)成的單元對之中在一個為高電阻值狀態(tài)，而在另一個為低電阻值狀態(tài)時進(jìn)行寫入的寫入電路；以及將上述單元對的互補(bǔ)電阻值狀態(tài)作為1位(比特)數(shù)據(jù)讀出的讀出電路。


圖1為示出本發(fā)明的實(shí)施方式的基本單元陣列的等效電路結(jié)構(gòu)的圖。
圖2為示出實(shí)施方式的三維單元陣列的概略布局圖。
圖3為兩層單元陣列的場合的圖2的I-I’剖面圖。
圖4為同一三維單元陣列的等效電路。
圖5為四層單元陣列的場合的圖2的I-I’剖面圖。
圖6為示出在位線形成后從硫?qū)倩飳又羘型硅層的膜淀積工序的圖。
圖7為示出存儲器單元構(gòu)圖工序的圖。
圖8A-8C為用來說明用于存儲器單元構(gòu)圖的圖形復(fù)印工序的圖。
圖9為示出四層單元陣列的單元塊構(gòu)成法的圖。
圖10為示出選擇單元陣列位線及字線的選擇電路的基本結(jié)構(gòu)的圖。
圖11為示出四層單元陣列的位線選擇電路結(jié)構(gòu)的圖。
圖12為示出四層單元陣列的字線選擇電路結(jié)構(gòu)的圖。
圖13為用來說明本實(shí)施方式的存儲器單元的“0”寫入原理的圖。
圖14為用來說明本實(shí)施方式的存儲器單元的“1”寫入原理的圖。
圖15為示出單元陣列的數(shù)據(jù)的電阻值分布的圖。
圖16為示出大容量單元陣列中的數(shù)據(jù)的電阻值分布的圖。
圖17為示出本發(fā)明的單元對的一種構(gòu)成法的圖。
圖18為示出本發(fā)明的單元對的另一種構(gòu)成法的圖。
圖19為示出對四層單元陣列，應(yīng)用圖17的單元對構(gòu)成法的例子的三維等效電路的圖。
圖20為示出對四層單元陣列，應(yīng)用圖18的單元對構(gòu)成法的例子的三維等效電路的圖。
圖21為示出應(yīng)用于圖19的單元對構(gòu)成法的三維單元陣列的讀出電路及寫入電路的結(jié)構(gòu)的圖。
圖22為示出圖21的寫入電路的正負(fù)邏輯寫入脈沖的組合法的圖。
圖23為示出圖21的讀出電路中的讀出放大器電路結(jié)構(gòu)的示圖。
圖24為示出圖21的寫入電路中的寫入脈沖發(fā)生電路的結(jié)構(gòu)的圖。
圖25為從該寫入脈沖發(fā)生電路輸出的寫入脈沖信號波形圖。
圖26為示出圖21的寫入電路中的脈沖升壓電路的結(jié)構(gòu)圖。
圖27為該脈沖升壓電路的動作波形的示圖。
圖28為示出與圖25的寫入脈沖信號波形相對應(yīng)，由脈沖升壓電路升壓的寫入脈沖信號波形圖。
圖29為示出對于在采用圖20的單元對構(gòu)成法時的2個單元對，兩次寫入動作產(chǎn)生的寫入脈沖波形的圖。
圖30為示出在采用同樣的圖20的單元對構(gòu)成法時對2個單元對的另一寫入脈沖波形的圖。
圖31為示出在圖19的單元對構(gòu)成法時與圖29不同的同時寫入單元對的選擇法的圖。
圖32為示出該選擇法的2個單元對的同時寫入的寫入脈沖波形的圖。
圖33為示出生成該寫入脈沖波形的方法的圖。
圖34為示出生成該寫入脈沖的寫入脈沖發(fā)生電路的圖。
圖35為用來說明共用位線的2個單元對的讀出法的圖。
圖36為用來說明將同一讀出法普遍化的多個2個單元對的順序讀出法的圖。
圖37為示出在應(yīng)用PN結(jié)二極管的場合的與圖5相對應(yīng)的層疊單元陣列結(jié)構(gòu)的圖。
圖38為示出單元陣列和寫入電路集成化結(jié)構(gòu)的圖。
具體實(shí)施例方式
圖1示出實(shí)施方式的相變存儲器的基本單元陣列結(jié)構(gòu)的3×3單元矩陣。其中平行配置多條第1布線(以下稱其為位線)BL，與其交叉配置多條第2布線(以下稱其為字線)WL。在這些字線WL和位線BL的各交叉部配置存儲器單元MC。存儲器單元MC是可變電阻元件VR和二極管SD的串聯(lián)電路。可變電阻元件VR，由硫?qū)倩镄纬?，以其晶態(tài)和非晶態(tài)的相轉(zhuǎn)移產(chǎn)生的電阻值的大小作為二值數(shù)據(jù)非易失性地進(jìn)行存儲。
二極管SD，在本實(shí)施方式的場合是肖特基二極管，但也可以使用pn結(jié)二極管。存儲器單元MC的一端與位線BL相連接，而另一端與字線WL相連接。在圖中，因?yàn)槎O管SD在字線WL一側(cè)為陽極，利用字線WL和位線BL的電位關(guān)系可以得到單元的選擇性，在二極管SD的極性相反時也可以使可變電阻元件VR和二極管SD的配置相反。
數(shù)據(jù)，如前所述，利用各存儲器單元MC的電阻元件VR的電阻值進(jìn)行存儲。在非選擇狀態(tài)下，比如，全部字線WL成為“L”電平，而全部位線BL成為“H”電平。舉一個例子，比如，使“H”電平為1.8V，“L”電平為0V。在此非選擇狀態(tài)下，全部存儲器單元MC的二極管SD處于反向偏置狀態(tài)而截止，在電阻元件VR中無電流流過。在考慮圖1的單元陣列中由虛線包圍的正中的存儲器單元MC的場合時，設(shè)定所選擇的字線WL為“H”，所選擇的位線BL為“L”。結(jié)果，二極管SD為正向偏置。有電流流過。
由于此時流過所選擇的單元的電流量取決于構(gòu)成電阻元件VR的硫?qū)倩锏南?，通過檢測電流量的大小，就可以讀出數(shù)據(jù)。另外，比如，通過使選擇字線的“H”電平電位提高而增加電流量，利用此電流對單元部的加熱，可以使可變電阻元件VR的硫?qū)倩镏邪l(fā)生相轉(zhuǎn)移。所以，可以在單元陣列中選擇特定的單元而改寫該單元的信息。
這樣，在本實(shí)施方式的單元陣列中，存取是通過只對字線WL和位線BL各一條的電位電平進(jìn)行設(shè)定而進(jìn)行的。在設(shè)置用于單元選擇的晶體管的場合，在單元陣列內(nèi)必須具有選擇晶體管的柵極的信號線，但在本實(shí)施方式中不需要這種信號線。另外，與晶體管相比，由于二極管的結(jié)構(gòu)簡單，再加上信號線可以減少，所以單元可以高集成化。
在單元選擇中使用的二極管SD，特別是通過使用肖特基二極管，可以得到很多效果。第一，肖特基二極管，與pn結(jié)二極管不同，由于是多數(shù)載流子元件，不會積累少數(shù)載流子，所以可以進(jìn)行高速存取。第二，因?yàn)椴恍枰纬蓀n結(jié)，單元陣列的結(jié)構(gòu)及制造工序都變得簡單。第三，pn結(jié)存在其特性隨溫度改變的問題，而肖特基結(jié)對溫度穩(wěn)定。
在以上的動作說明中，示出的是通過控制字線WL和位線BL的電位電平對構(gòu)成電阻元件VR的硫?qū)倩锏碾娮柚颠M(jìn)行檢測(數(shù)據(jù)讀出)及進(jìn)行相變控制(數(shù)據(jù)寫入)的情況，但也可以通過對流過字線WL和位線BL的電流電平進(jìn)行控制進(jìn)行讀出及寫入。在這些電壓控制方式及電流控制方式中，在電阻值的讀出中給予硫?qū)倩锏哪芰坎煌?。硫?qū)倩?，在非晶態(tài)時電阻值高，在晶態(tài)時電阻值低。就是說，在硫?qū)倩镏挟a(chǎn)生的功率，在硫?qū)倩锏碾娮铻镽時，在電位控制時為V2/R，而在電流控制時為iR2。因此，在兩種方式中，對電阻檢測中的硫?qū)倩锏臏囟茸兓南嘧兊挠绊懖煌?。所以，可以考慮硫?qū)倩锞哂械南酄顟B(tài)的穩(wěn)定性和單元結(jié)構(gòu)，選擇兩種方式中的一種。
上面說明的是基本單元陣列的結(jié)構(gòu)，但在本實(shí)施方式中采用在襯底上層疊多個單元陣列的三維(3D)單元陣列結(jié)構(gòu)。下面對這種三維單元陣列結(jié)構(gòu)予以說明。
圖2及圖3為兩層的單元陣列MA0、MA1層疊的示例，圖2是概略布局的示圖，圖3為其I-I’剖面圖。在下部單元陣列MA0和上部單元陣列MA1中，對于相對應(yīng)的部分使用賦予“a”、“b”以資區(qū)別的相同編號。作為絕緣襯底，使用以氧化硅膜11覆蓋的硅襯底10。在此襯底上，首先排列形成互相平行的多條位線(BL0)12a。在此位線12a之上分開排列形成由硫?qū)倩飳?3構(gòu)成的可變電阻元件VR和二極管SD層疊的柱狀的存儲器單元MC。
具體言之，第1層單元陣列MA0的存儲器單元MC，是由硫?qū)倩飳?3a、歐姆電極14a、n+型硅層15a以及n型硅層16a的層疊膜構(gòu)圖而形成。存儲器單元MC，在后面說明的方法中，形成為圓柱狀圖形。在此階段中，肖特基二極管SD還未完成，只制作了其主體部。存儲器單元MC的周圍，以層間絕緣膜17填埋實(shí)現(xiàn)平坦化。
于是，成為二極管SD的陽極并且在與位線12a交叉的方向上形成與二極管SD共連的字線(WL)18。在字線18和n型硅層16a之間形成肖特基結(jié)而得到肖特基二極管SD。另外，為了制作更優(yōu)選的肖特基二極管，也可以與字線18分開另外形成與n型硅層16a具有肖特基接觸的金屬膜。
在字線18之間利用層間絕緣膜19填埋實(shí)現(xiàn)平坦化。于是，在其上層疊第2層單元陣列MA1。就是說，構(gòu)圖形成n型硅層16b、n+型硅層15b、歐姆電極14b及硫?qū)倩飳?3b的層疊膜并形成肖特基二極管SD和可變電阻元件VR的層疊體的圓柱狀的存儲器單元MC。存儲器單元MC的排列與第1層單元陣列MA0相同。在字線18和n型硅層16b之間形成肖特基結(jié)。此存儲器單元MC的周圍也以層間絕緣膜20填埋實(shí)現(xiàn)平坦化。另外，還通過構(gòu)圖形成位線(BL1)12b，以使在與字線18正交的方向上排列的硫?qū)倩飳?3b共連。
通過如上所述的方式，單元陣列MA0、MA1通過層疊形成為共有字線(WL)18的疊層。在圖3中，示出的是在單元陣列MA0、MA1中二極管SD和電阻元件VR的層疊順序相反的示例，但層疊順序也可以相同。另外，各單元陣列單元陣列MA0、MA1中的電阻元件VR和二極管SD的層疊順序也可以相反。就是說，在存取方式是選擇字線WL為“H”電平，選擇位線BL為“L”電平時，上下單元陣列，若二極管SD配置在字線WL一側(cè)為陽極的極性時，可不管二極管SD和電阻元件VR的層疊順序。
圖4利用等效電路示出這樣的單元陣列MA0、MA1的層疊結(jié)構(gòu)。本發(fā)明是利用這種至少兩層的層疊單元陣列，但并不限定于此，可以重疊更多層的單元陣列。
圖5示出四層單元陣列MA0～MA3的層疊結(jié)構(gòu)作為更優(yōu)選的示例。各單元陣列的對應(yīng)部分，使用按照自下而上的順序賦予“a”、“b”、“c”、“d”的相同編號。對先前說明的兩層單元陣列MA0、MA1的層疊結(jié)構(gòu)會發(fā)生重復(fù)，故詳細(xì)說明省略。在第1層單元陣列MA0和第2層單元陣列MA1之間共有字線(WL0)18ab。在第2層單元陣列MA1和第3層單元陣列MA2之間共有位線(BL1)12bc。在第3層單元陣列MA2和第4層單元陣列MA3之間共有字線(WL1)18cd。最下層單元陣列MA0的位線(BL0)12a和最上層單元陣列MA3的位線(BL2)12d分別單獨(dú)準(zhǔn)備。
以上這種三維單元陣列，是將字線WL和位線BL，比如，以最小加工尺寸為F，按照線/距＝1F/1F形成。于是，在各單元陣列中，在字線WL和位線BL的各交叉部配置硫?qū)倩锖投O管層疊的圓柱狀的存儲器單元MC。
在制造這種三維單元陣列之際，為了追求微細(xì)化，必須考慮在曝光之際電磁波的衍射等的影響。在這個意義上，在將存儲器單元布置在離開條紋狀的字線和位線的位置時，制造工序很難優(yōu)化。在此實(shí)施方式的三維單元陣列中，如上所述，存儲器單元是在位線和字線包圍的狀態(tài)下配置于其各交叉部。于是，在為了對存儲器單元進(jìn)行刻蝕而對光刻膠曝光之際，通過進(jìn)行位線和字線用的條紋狀掩模圖形的雙重曝光，可不受衍射等的影響，可以構(gòu)成微細(xì)的存儲器單元圖形。這一點(diǎn)將在下面具體說明。
圖6為示出在襯底上形成位線(BL)12a圖形后，在其上順序?qū)盈B歐姆電極膜14a、n+型硅膜15a及n型硅膜16a的狀態(tài)。在此層疊膜之上，通過圖形復(fù)印形成圓柱狀的光刻膠30圖形。于是，將此光刻膠30作為掩模，通過對層疊膜進(jìn)行刻蝕，如圖7所示，在位線12a上形成分開配置的由層疊膜構(gòu)成的圓柱狀的存儲器單元(不過，在這一階段尚未完成)。之后，如圖3所示，如果以層間絕緣膜17填埋圓柱狀的存儲器單元的周圍，并在其上形成兼作二極管的陽極的字線18時，第1層單元陣列MA0就完成。
為了形成圖7所示的層疊膜的圖形，利用對光刻膠的雙重曝光。下面利用圖8A-8C對此圖形復(fù)印工序具體進(jìn)行說明。在圖6的層疊膜形成后，在n型硅膜16a之上全面涂覆光刻膠30，使用圖8A所示的曝光掩模31，進(jìn)行第1次光刻膠曝光。曝光掩模31，是將在x方向(位線方向)上的長開口部31a和遮光部31b在y方向上交互排列而構(gòu)成。此曝光掩模31，與在位線(BL)12a的構(gòu)圖中使用的相同，以與位線12a重疊的圖形進(jìn)行曝光。接著，使同一曝光掩模31轉(zhuǎn)動90°，如圖8B所示，進(jìn)行第2次曝光。這與在字線(WL)18ab的構(gòu)圖中使用的相同，以與后面形成的字線18ab重疊的圖形進(jìn)行曝光。在光刻膠30使用光硬化性樹脂(即負(fù)膠)時，光刻膠30的二次曝光圖形的各交叉部由于雙重曝光而充分硬化。所以，在對光刻膠30進(jìn)行顯影時，如圖8C所示，可保留點(diǎn)狀排列的光刻膠30。將此光刻膠30作為掩模，通過對層疊膜的刻蝕，可以形成如前所述的圓柱狀的微細(xì)的存儲器單元。
通過對各單元陣列重復(fù)這種圖形復(fù)印和刻蝕，可以得到在各單元陣列的相同位置配置了存儲器單元的三維單元陣列。如圖8A、8B所示，在曝光掩模31的開口部31a和遮光部31b的寬度為n×F(F最小加工尺寸)時，如果進(jìn)行1/n的縮小曝光，對于位線BL和字線WL，線/距＝1F/1F。在這種情況下，各單元陣列的單位單元面積為4F2。
在上例中，使用的是負(fù)膠，但與此相對，也可以使用正膠。在這種情況下，可以使用與上述示例的曝光掩模31圖形反轉(zhuǎn)的反轉(zhuǎn)掩模進(jìn)行與上述示例同樣的二次曝光。結(jié)果，在二次曝光中的非曝光部，與上述示例一樣，保留成為光刻掩模。
本實(shí)施方式的三維單元陣列可以實(shí)現(xiàn)大容量存儲器，但關(guān)于三維單元陣列的存取，優(yōu)選是對進(jìn)行數(shù)據(jù)處理方面予以一定考慮。具體說，是要構(gòu)成對于數(shù)據(jù)檢索為優(yōu)選的三維的單元塊。
對于圖3所示的MA0～MA3的三維單元陣列40圖9示出成為數(shù)據(jù)存取的單位的單元塊的設(shè)定法。在圖9中，將三維單元陣列40作為直方體示出，此三維單元陣列40，在其上面利用假想的互相垂直正交的間界A、B劃出多個單元塊41。此處，示出的是將一個單元塊41定義為包含由與位線BL平行的一定間隔的假想的間界A包圍的范圍的12條位線和包含由與字線平行的一定間隔的假想的間界B包圍的范圍的8條字線的直方體的示例。因此，單元塊41為4×4×4＝64個三維的單元集合。
在圖9中，位線BL和字線WL，只示出以斜線表示的一個單元塊41。BL00～BL03是第1層單元陣列MA0的位線，BL10～BL13是第2層單元陣列MA1和第3層單元陣列MA2共有的位線，BL20～BL23是第4層單元陣列MA3的位線。此外，WL00～WL03是第1層單元陣列MA0和第2層單元陣列MA1共有字線，WL10～WL13是第3層單元陣列MA2和第4層單元陣列MA3的共有字線。
圖10示出在數(shù)據(jù)讀出時或?qū)懭霑r用來分別向單元陣列字線WL及位線BL傳送正邏輯脈沖或負(fù)邏輯脈沖的基本的選擇電路50的構(gòu)成例。選擇電路50，具有在讀出時由選擇信號/WS驅(qū)動使字線WL與脈沖信號線WP相連接的PMOS晶體管QP1及由選擇信號BS驅(qū)動使位線BL與脈沖信號線BP相連接的NMOS晶體管QN0。選擇電路50，還具有用來在非選擇時使字線WL保持低電平和使位線BL保持高電平的復(fù)位用NMOS晶體管QN1及復(fù)位用PMOS晶體管QP0。
選擇信號/WS、BS是地址譯碼器的輸出，在非選擇狀態(tài)/WS＝“H”，BS＝“L”。所以，在非選擇狀態(tài)，選擇晶體管QP1、QN0截止，復(fù)位用NMOS晶體管QN1、QP0導(dǎo)通，字線WL保持為Vss的“L”電平，而位線BL保持為Vcc的“H”電平。在選擇狀態(tài)，復(fù)位用NMOS晶體管QN1、QP0截止，選擇晶體管QP1、QN0導(dǎo)通。在數(shù)據(jù)讀出時，字線WL、位線BL，如附圖所示，分別與信號線WP、BP相連接。這些信號線WP、BP，分別在選擇時接受“H”電平(比如，Vcc＝1.8V)和“L”電平(比如，Vss＝0V)的脈沖。結(jié)果，在存儲器單元MC中依照選擇晶體管QP1、QN0的導(dǎo)通時間有讀出電流流過。
具體言之，在采用圖9這樣的單元塊結(jié)構(gòu)的場合，選擇信號/WS、BS是用來選擇單元塊的選擇信號，單元塊內(nèi)的位線及字線選擇，分別由信號線WP及/BP進(jìn)行。具體言之，在考慮圖9所示的單元塊41而示出位線及字線的選擇電路的構(gòu)成時，如圖11及圖12所示。
圖11所示的位線選擇電路50a，具有用來使位線BL00～BL03分別與脈沖信號線BP00～BP03相連接的NMOS晶體管QN00～QN03、用來使位線BL10～BL13分別與脈沖信號線BP10～BP13相連接的NMOS晶體管QN10～QN13及用來使位線BL20～BL23分別與脈沖信號線BP20～BP23相連接的NMOS晶體管QN20～QN23。這些NMOS晶體管的柵極由公用選擇信號BS驅(qū)動。選擇信號BS，由“與”門G10激活成為“H”。結(jié)果，可以經(jīng)信號線BPij，并經(jīng)導(dǎo)通的NMOS晶體管QNij分別向各位線BLij供給必需的負(fù)邏輯脈沖。
圖12所示的字線選擇電路50b，具有用來使字線WL00～WL03分別與脈沖信號線WP00～WP03相連接的PMOS晶體管QP00～QP03、用來使字線WL10～WL13分別與脈沖信號線WP10～WP13相連接的PMOS晶體管QP10～QP13。這些PMOS晶體管的柵極由公用選擇信號/WS驅(qū)動。選擇信號/WS，由“與非”門G20激活成為“L”。結(jié)果，可以經(jīng)信號線WPij，并經(jīng)導(dǎo)通的PMOS晶體管QPij分別向各字線WLij供給必需的正邏輯脈沖。
圖11的脈沖信號線BPij，對與位線正交方向上的多個單元塊以公用方式配設(shè)。圖12的脈沖信號線WPij，對與字線正交方向上的多個單元塊以公用方式配設(shè)。所以，將圖11的“與”門G10和圖12的“與非”門作為塊譯碼電路，可以選擇任意的單元塊，通過對信號線BPij、WPij分別賦予負(fù)邏輯脈沖和正邏輯脈沖，進(jìn)行單元塊內(nèi)的位線和字線的掃描。
雖然在圖11及圖12的選擇電路50a、50b中進(jìn)行了省略，但如圖10所示，設(shè)置有用來在非選擇狀態(tài)下使各位線、字線分別保持高電平Vcc、低電平Vss的復(fù)位晶體管。另外，這些選擇電路50a、50b，是在形成圖5所示的三維單元陣列之前，在硅襯底10上形成的。
在將大量相變存儲器單元集成為以上這種三維單元陣列時，其特性的偏差成為問題。具體言之，利用硫?qū)倩锏南嘧兊膯卧臄?shù)據(jù)狀態(tài)，因經(jīng)歷及環(huán)境而變。比如，寫入數(shù)據(jù)“0”(高電阻值狀態(tài))是將硫?qū)倩飳釉O(shè)定為非晶部分多的狀態(tài)，而寫入數(shù)據(jù)“1”(低電阻值狀態(tài))是將硫?qū)倩飳釉O(shè)定為結(jié)晶部分多的狀態(tài)時，該單元的初始狀態(tài)因經(jīng)歷及位置而異。
下面利用圖13及圖14對單元的狀態(tài)變化進(jìn)行說明。圖13示出在將數(shù)據(jù)“0”寫入到數(shù)據(jù)“0”或“1”狀態(tài)的單元的情況的硫?qū)倩锏臓顟B(tài)變化。在這種情況下，與單元的初始狀態(tài)無關(guān)，施加可使硫?qū)倩飳幼兂扇廴跔顟B(tài)的電流脈沖。因?yàn)榇藭r變成電極的是夾著硫?qū)倩飳拥慕饘賹覯1、M2，與熱傳導(dǎo)良好的金屬面相接的硫?qū)倩锊糠植粫_(dá)到熔融狀態(tài)。因此，熔融區(qū)域從硫?qū)倩锏闹行南蛑苓厰U(kuò)展，變成大致如圖所示的情況。在切斷電流脈沖時，通過金屬層M1、M2散熱，硫?qū)倩锸艿郊崩涠兂煞蔷B(tài)部分多的數(shù)據(jù)“0”。從散熱快的部分起非晶化，但因?yàn)橛捎趩卧車臓顩r及其以前的經(jīng)歷等等而使散熱狀況不同，所以并非永遠(yuǎn)是一定的區(qū)域變成非晶態(tài)。這就是由寫入“0”所得到的高電阻值產(chǎn)生偏差的原因。
圖14示出在將數(shù)據(jù)“1”寫入到“0”或“1”狀態(tài)的單元的情況。在這種情況下，與單元的初始狀態(tài)無關(guān)，施加的是功率不像“0”寫入時那樣集中的電流脈沖，以便對硫?qū)倩飳蛹訜岵㈤L時間保持該高溫狀態(tài)。發(fā)熱是對硫?qū)倩锏碾娮璞旧淼慕苟訜?，非晶態(tài)部分的溫度上升，使此部分退火而成為多晶態(tài)多的數(shù)據(jù)“1”。此時，硫?qū)倩镉卸嗌俨糠侄嗑Щ惨騿卧闹車鸂顩r及其以前的經(jīng)歷等等而使散熱條件不同，所以并非永遠(yuǎn)是一定的區(qū)域多晶化。這就是由寫入“1”所得到的低電阻值產(chǎn)生偏差的原因。
如上所述，即使是存在電阻值偏差，就一個單元而言，與其環(huán)境和狀態(tài)無關(guān)，設(shè)定為非晶態(tài)的數(shù)據(jù)“0”的電阻值比設(shè)定為多晶態(tài)的數(shù)據(jù)“1”的電阻值高。所以，就數(shù)量不多的單元的范圍內(nèi)來看，如圖15所示，在“0”數(shù)據(jù)單元的高電阻值分布和“1”數(shù)據(jù)單元的低電阻值分布之間出現(xiàn)一個電阻值不重疊的間隙。但是，高電阻值分布和低電阻值分布，一般不對稱，這些分布的間隙的中心因單元陣列的狀況而變。在圖15這樣的數(shù)據(jù)狀態(tài)分布中，使用以圖中的箭頭表示的參照值Rref對單元的電阻值進(jìn)行監(jiān)視時，可以判定單元數(shù)據(jù)的“1”、“0”。
然而，即使是某一單元的“1”數(shù)據(jù)的電阻值一直比“0”數(shù)據(jù)的電阻值低，由于在像三維單元陣列這樣單元數(shù)多，各單元的經(jīng)歷及環(huán)境在單元陣列內(nèi)有很大不同的情況，有可能不能設(shè)定參照值Rref。這是因?yàn)樵趩卧獢?shù)多時圖15所示的間隙變小之故。圖16示出這種情況。在圖16中，舉例示出的是包含從大容量的單元陣列之中任意選擇的分別接近的3個單元的4組A、B、C、D的電阻值分布。在這種情況下，在各組內(nèi)即使是可以設(shè)定參照值，但對于整個單元陣列，設(shè)定困難。
于是，在本實(shí)施方式中，采用不使用參照值也能進(jìn)行穩(wěn)定的數(shù)據(jù)讀出的方法。下面對這一點(diǎn)予以具體說明。如圖16所示，即使是在單元電阻值的偏差很大的情況下，如果注目集合接近單元的各組，可以確保高電阻值分布和低電阻值分布之間的間隙。于是，在本實(shí)施方式中，將接近的兩個單元作為一個單元對，對其中一個寫入高電阻值狀態(tài)，而對另一個寫入低電阻值狀態(tài)。于是，可以將這些單元對的互補(bǔ)數(shù)據(jù)作為1位數(shù)據(jù)讀出。結(jié)果，即使是在整個三維單元陣列中高電阻值狀態(tài)和低電阻值狀態(tài)的分布上，比如，有一部分重疊時，也可以不使用上述的參照值Rref而可靠地進(jìn)行上述單元數(shù)據(jù)的讀/寫。
圖17和圖18示出單元對選擇的兩種方法。在圖17中，在共有字線WL的上下鄰接的單元陣列之間，將上下鄰接的兩個單元MC中的一個作為真值單元(true cell)T-cell并將另一個作為互補(bǔ)單元(complementary cell)C-cell而構(gòu)成單元對。圖18是示出在同一單元內(nèi)共有字線WL并與不同的位線BL00、BL01相連接的鄰接的兩個單元MC組成的單元對的例子。任何一個都是在真值單元T-cell中寫入二值數(shù)據(jù)的正邏輯值，在互補(bǔ)單元C-cell中寫入負(fù)邏輯值。就是說，在圖17和圖18中的任何一個的情況下，單元對共有字線，而位線分開。
下面對數(shù)據(jù)的寫入/讀出電路予以具體說明。在本實(shí)施方式中，對具有示于圖5及圖9的4層單元陣列MA0-MA3的三維單元陣列進(jìn)行說明。對于圖9的單元決41的一部分，將三維等效電路和其中的單元對的選擇法，與圖17及圖18相對應(yīng)例示于圖19及圖20。
在圖19的示例中，在共有字線的第1層單元陣列MA0和第2層單元陣列MA1之間，將上下鄰接的兩個單元作為T-cell、C-cell組成單元對。在共有字線的第3層單元陣列MA2和第4層單元陣列MA3之間同樣將上下鄰接的兩個單元作為T-cell、C-cell組成單元對。
在圖20中，在第1層單元陣列MA0內(nèi)將共有字線的兩個單元單元作為T-cell、C-cell組成單元對。同樣，在第2層單元陣列MA1內(nèi)將共有字線的兩個單元作為T-cell、C-cell組成單元對。在第3層、第4層單元陣列MA2、MA3中也一樣。在圖19、圖20中，示出各單元對的選擇時的電流的方向。
下面，對以如上所述方式使用三維單元陣列，對單元對寫入、讀出互補(bǔ)數(shù)據(jù)的情況的寫入電路及讀出電路予以說明。
圖21示出以m、n為任意的正整數(shù)，利用圖19所示的4層單元陣列MA0-MA3之中的位線BL0n、BL1n、BL2n和字線WL0m、WL1m選擇的兩個單元對(T-cell0、C-cell0)、(T-cell1、C-cell1)的讀出電路60和寫入電路70。讀出電路60和寫入電路70的主要部分，是在形成圖5所示的單元陣列的硅襯底10上，在單元陣列形成之前形成的。不過，寫入電路70的脈沖升壓電路72a、72b的一部分是在單元陣列的形成工序中使用與單元陣列相同的半導(dǎo)體膜形成的。這一點(diǎn)將在下面敘述。另外，讀出電路60和寫入電路70當(dāng)然必須一個保持激活狀態(tài)另一個保持非激活狀態(tài)，但這些激活、非激活的控制電路單元在以下說明中也予以省略。
讀出電路60的構(gòu)成包括檢測流過共有字線WL0m的單元對C-cell0、T-cell0的位線BL0n、BL1n的單元電流的差的檢測放大電路SA1；以及同樣檢測流過共有字線WL1m的位線BL1n、BL2n的C-cell0、T-cell0的單元對電流的差的檢測放大電路SA2。這些檢測放大電路SA，經(jīng)信號線BP0m、BP1n、BP2n分別與由選擇電路50所選擇的位線BL0n、BL1n、BL2n相連接。
圖21，示出的是如圖17所示的在層疊方向上鄰接的兩個單元構(gòu)成單元對的情況。與此相對，當(dāng)在單元陣列內(nèi)鄰接的兩個單元組成單元對的圖18的方式中，讀出電路的檢測放大電路SA，與連接該單元對的同一單元陣列內(nèi)的鄰接的位線之間相連接。
檢測放大電路SA，具體言之，具有如圖23所示的結(jié)構(gòu)。與單元對C-cell、T-cell連接的位線BL1k、BL1’k’，分別經(jīng)信號線BP1k、BP1’k，并經(jīng)電阻R1k、R1’k’與低電位電源線BPS1k、BPS1’k’相連接。字線WL在非選擇時保持低電平，而在選擇時被給予正邏輯脈沖而成為高電平。另一方面信號線BP1k、BP1’k’，如在圖11中所說明的，在非選擇時保持高電平，而在讀出時有選擇地被給予負(fù)邏輯脈沖電壓。所以，在選擇時，在各單元中有圖示的單元電流流過。此單元電流由電阻R1k、R1’k’變換為電壓，并由差動放大器DA檢測該電壓的差值。結(jié)果，單元對的數(shù)據(jù)，在T-cell＝“0”(高電阻)、C-cell＝“1”(低電阻)時，可得到Sout＝“L”(＝“0”)，而在單元對的數(shù)據(jù)相反時，可得到Sout＝“H”(＝“1”)。
這樣，在本實(shí)施方式的讀出電路中，以與互補(bǔ)單元對T-cell、C-cell相連接的位線作為差動放大器DA的輸入，不使用固定的參照值。就是說，由電阻將分別流過單元對的電流變換為電壓，由差動放大器對互補(bǔ)數(shù)據(jù)進(jìn)行比較。結(jié)果，可以保持信息穩(wěn)定而讀出。即使是在大規(guī)模三維單元陣列，單元的電阻值分布的偏差大的情況下，由于如前所述，可以確保在鄰接的單元對之間的高電阻值狀態(tài)和低電阻值狀態(tài)的差，所以可以進(jìn)行穩(wěn)定的讀出動作。
另外，如圖21的示例所示，層疊的單元對C-cell0、T-cell0和單元對C-cell1、T-cell1共有位線BL1n。此共有位線BL1n與兩個檢測放大電路SA1、SA2雙方的輸入端子相連接。所以，這兩個檢測放大電路SA1、SA2，不能同時檢測兩個單元對各自的單元電流差。這樣，在單元對之間共有位線的情況，如后所述，兩個檢測放大電路SA1、SA2的讀出動作必須以時分方式進(jìn)行。這一點(diǎn)對于在單元陣列內(nèi)構(gòu)成單元對的情況也一樣。就是說，在各單元陣列內(nèi)，在兩個單元對共有位線相鄰接的場合，進(jìn)行此2個單元對的數(shù)據(jù)檢測的兩個檢測放大電路，必須以時分方式進(jìn)行讀出動作。
本實(shí)施方式的寫入電路70的基本概念在于對于三維單元陣列中的互相接近的多個存儲器單元進(jìn)行利用脈沖驅(qū)動的同時寫入。具體言之，進(jìn)行同時寫入的至少兩個存儲器單元的組合，是如下的組合。其中同時進(jìn)行寫入的兩個存儲器單元，包含構(gòu)成“對”和不構(gòu)成“對”的場合。
(1)共有字線上下鄰接的單元陣列的上下鄰接的兩個存儲器單元；(2)共有位線上下鄰接的單元陣列的上下鄰接的兩個存儲器單元；(3)在一個單元陣列內(nèi)共有字線并鄰接的兩個存儲器單元。
具體言之，圖21的寫入電路70，示出的是對于由在4層單元陣列的層疊方向上排列的4個存儲器單元C-cell0、T-cell0、C-cell1、T-cell1構(gòu)成的2個單元對進(jìn)行同時寫入的例子。即圖21的寫入電路70，具有生成用于分別施加給由選擇電路50所選擇的字線、位線的正邏輯寫入脈沖、負(fù)邏輯寫入脈沖的寫入脈沖生成電路71以及對這些正、負(fù)邏輯寫入脈沖的脈沖寬度進(jìn)行調(diào)整及根據(jù)需要進(jìn)行升壓的脈沖升壓電路72a、72b。
寫入脈沖生成電路71，生成分別施加到位線BL0n、BL1n、BL2n的負(fù)邏輯寫入脈沖L0n、L1n、L2n以及分別施加到字線WL0m、WL1m的正邏輯寫入脈沖H0m、H1m。其中，以施加到最下層單元陣列的位線BL0n上的負(fù)邏輯寫入脈沖L0n作為基準(zhǔn)脈沖。就是說，負(fù)邏輯寫入脈沖L0n，不通過升壓電路供給信號線BP0n，經(jīng)選擇電路50供給位線BL0n。其他的正邏輯寫入脈沖H0m、H1m及負(fù)邏輯寫入脈沖L1n、L2n，為了以與作為基準(zhǔn)的負(fù)邏輯寫入脈沖L0n的關(guān)系施加必需的延遲，進(jìn)行必需的升壓，設(shè)置升壓電路72a、72b。
具體言之，對升壓電路72a、72b的輸入和各升壓電路72a、72b的輸出的關(guān)系，如圖22所示。對要施加到字線WL0m的正邏輯寫入脈沖H0m進(jìn)行升壓的正脈沖升壓電路(PP-BOOST)72b，與該正邏輯寫入脈沖H0m一起，供給要施加到夾著字線WL0m的位線BL0n、BL1n的負(fù)邏輯寫入脈沖L0n、L1n。由此，與寫入數(shù)據(jù)相應(yīng)，確定負(fù)邏輯寫入脈沖L0n、L1n和正邏輯寫入脈沖H0m的重疊時間和升壓動作。同樣，對要施加到位線BL1n的負(fù)邏輯寫入脈沖L1n進(jìn)行升壓的負(fù)脈沖升壓電路(NP-BOOST)72a，與該負(fù)邏輯寫入脈沖L1n一起，供給要施加到夾著位線BL1n的字線WL0m、WL1m的正邏輯寫入脈沖H0m、H1m。由此，與寫入數(shù)據(jù)相應(yīng)，確定正邏輯寫入脈沖H0m、H1m和負(fù)邏輯寫入脈沖L1n的重疊時間和升壓動作。其他的正邏輯寫入脈沖H1m、負(fù)邏輯寫入脈沖L2n也分別由升壓電路72b、72a利用同樣的邏輯電路確定脈沖的重疊時間和升壓動作。
具體言之，正負(fù)邏輯寫入脈沖的重疊和升壓動作，是為了依照寫入數(shù)據(jù)確定施加到單元的寫入能量而進(jìn)行的。即在“0”寫入中，應(yīng)該使單元的硫?qū)倩镞M(jìn)行在圖13中說明的相變，進(jìn)行正負(fù)邏輯寫入脈沖的短時間的重疊和其一個的升壓。在“1”寫入中，應(yīng)該使單元的硫?qū)倩锂a(chǎn)生在圖14中說明的相變，加大正負(fù)邏輯寫入脈沖的重疊時間，并且不進(jìn)行脈沖升壓。輸入到使要施加到圖21的最上層位線BL2n上的負(fù)邏輯寫入脈沖L2n升壓的升壓電路72a的“L”是用于其上不存在字線的固定低電平輸入。
圖24示出寫入脈沖發(fā)生電路71的結(jié)構(gòu)例。此寫入脈沖生成電路71，由生成脈沖寬度相同而延遲量不同的兩種脈沖的脈沖生成電路100和通過將兩種脈沖進(jìn)行組合而生成必需的寫入脈沖的邏輯門電路110構(gòu)成。
原脈沖生成電路101是生成脈沖寬度T0的脈沖P0的電路，延遲電路102是使此脈沖P0僅延遲約T0/2的電路。此處，時間T0是在硫?qū)倩锷鲜┘釉摃r間脈沖時可獲得多晶態(tài)的時間，T0/2是成為非晶態(tài)的大約時間長度。
利用反相器111使原脈沖生成電路101的輸出脈沖P0反相的負(fù)邏輯脈沖成為施加到位線BL0上的基準(zhǔn)的負(fù)邏輯寫入脈沖L0n。下面對施加到字線WL0、位線BL1及字線WL1的脈沖和對位線BL0的負(fù)邏輯寫入脈沖的關(guān)系，由依照寫入數(shù)據(jù)確定的邏輯信號Logic0-3的邏輯實(shí)現(xiàn)?！芭c”門121、122的組合，依照Logic0選擇脈沖生成電路100的輸出脈沖或延遲電路102的延遲脈沖。這些“與”門121、122的輸出經(jīng)“或”門112取出，成為供給字線WL0的正邏輯寫入脈沖H0m。
同樣，“與”門123、124的組合，依照Logic1選擇脈沖生成電路101的輸出脈沖或延遲電路102的延遲脈沖。結(jié)果，經(jīng)“或非”門113得到施加到位線BL1的負(fù)邏輯寫入脈沖L1n?！芭c”門125、126的組合，依照Logic2選擇脈沖生成電路101的輸出脈沖或延遲電路102的延遲脈沖，這些輸出經(jīng)“或”門114得到作為供給字線WL1的正邏輯寫入脈沖H1m?！芭c”門127、128的組合，依照Logic3選擇脈沖生成電路101的輸出脈沖或延遲電路102的延遲脈沖，這些輸出經(jīng)“或非”門115得到成為施加到位線BL2的負(fù)邏輯寫入脈沖L2n。
利用Logic0-3的“0”、“1”的全部組合得到的脈沖生成電路100的輸出信號波形，如圖25所示。此處，示出對圖21所示的在層疊方向上串聯(lián)的4個單元全部獨(dú)立設(shè)定數(shù)據(jù)所必需的邏輯脈沖信號。對于某一個單元，在施加到字線上的正邏輯寫入脈沖和施加到對應(yīng)的位線上的負(fù)邏輯寫入脈沖的重疊時間為T0時為寫入“1”，而在該重疊時間為T0/2時為寫入“0”。示于圖25的信號波形的上段的0、1組合是與此同時寫入的單元信息，從左到右依次為T-cell1、C-cell1、T-cell0、C-cell0。
但是，在本發(fā)明中，對于組成對的T-cell1、C-cell1寫入互補(bǔ)數(shù)據(jù)。所以，在圖25的輸出信號波形中實(shí)際使用的，T-cell1、C-cell1一方是“0”，另一方是“1”的由虛線圍起的4個輸出信號。
圖25的寫入脈沖信號L0n、L1n、L2n、H0m、H1m，如圖21所示，由脈沖升壓電路72a、72b，在寫入“0”的場合，使正邏輯寫入脈沖或負(fù)邏輯寫入脈沖升壓。這些脈沖升壓電路72a、72b的具體結(jié)構(gòu)如圖26所示。
示出了在正脈沖升壓電路72b上與正邏輯脈沖H一起輸入的負(fù)邏輯脈沖L1、L2，如圖21所示，供給共有其上施加有正邏輯脈沖H的字線的上下單元陣列的位線。同樣，示出了在負(fù)脈沖升壓電路72a上與負(fù)邏輯脈沖L一起輸入的正邏輯脈沖H1、H2，如圖21所示，供給共有其上施加有負(fù)邏輯脈沖L的位線的上下單元陣列的字線。
正、負(fù)脈沖升壓電路72b、72a分別具有用來通過充電泵動作使信號線WPij、BPij升壓的電容C1、C2。在電容C1、C2的各個信號線WPij、BPij一側(cè)的節(jié)點(diǎn)N12、N22上設(shè)置有用來在非選擇狀態(tài)下將它們分別保持在Vss、Vcc的復(fù)位用NMOS晶體管QN10及復(fù)位用PMOS晶體管QP10。這些復(fù)位用NMOS晶體管QN10、QP10，在分別生成正邏輯寫入脈沖H和負(fù)邏輯寫入脈沖L時，由其驅(qū)動而變成截止。
節(jié)點(diǎn)N12、N22與用來在選擇狀態(tài)下使電容C1、C2分別充電到正邏輯脈沖H的電平(比如，Vcc)、負(fù)邏輯脈沖L(比如，Vss)的二極管D12、D22相連接。節(jié)點(diǎn)N12、N22分別經(jīng)過傳輸元件即二極管D13、D23與信號線WPij、BPij相連接。這些信號線WPij、BPij與在選擇時用來施加正邏輯脈沖H、負(fù)邏輯脈沖L的二極管D11、D21相連接。在非選擇狀態(tài)下，電容C1、C2的另一方的節(jié)點(diǎn)N11、N21分別由“與”門254b、“或”門254a的輸出保持為Vss、Vcc。
在正脈沖升壓電路72b中，在“與”門254b一方的輸入端子上輸入由延遲電路255b略為使正邏輯脈沖H延遲的脈沖，而在另一方的輸入端子上經(jīng)延遲電路253b輸入由“或”門251b和“或非”門252b檢測的正邏輯脈沖H和負(fù)邏輯脈沖L1、L2的重疊狀態(tài)的結(jié)果。在負(fù)脈沖升壓電壓72a中，在“或”門254a一方的輸入端子上輸入由延遲電路255a略為使負(fù)邏輯脈沖L延遲的脈沖，而在另一方的輸入端子上經(jīng)延遲電路253a輸入由“或”門251a和“與非”門252a檢測的負(fù)邏輯脈沖L和正邏輯脈沖H1、H2的重疊狀態(tài)的結(jié)果。延遲電路253a、253b的延遲時間，對于各寫入脈沖的寬度T為大約T/2。
下面利用圖27對這樣構(gòu)成的升壓電路72a、72b的動作進(jìn)行說明。在不生成正、負(fù)邏輯的寫入脈沖的非選擇狀態(tài)中，在正脈沖升壓電路72b中，“與”門254b的輸出為Vss，并且NMOS晶體管QN10導(dǎo)通，所以電容C1的節(jié)點(diǎn)N11、N12為Vss。同樣，在非選擇狀態(tài)下，在負(fù)脈沖升壓電路72a中，“或”門254a的輸出為Vcc，PMOS晶體管QP10導(dǎo)通，而電容C2的節(jié)點(diǎn)N21、N22保持為Vcc。
如圖27所示，在脈沖寬度T的正邏輯寫入脈沖H與同一脈沖寬度T的負(fù)邏輯寫入脈沖L1、L2同時產(chǎn)生的情況下，在正脈沖升壓電路72b中，電容C1利用二極管D12充電到N12＝Vcc、N11＝Vss。由于“與”門254b的輸出保持為低電平Vss，正邏輯寫入脈沖H原封不動地經(jīng)二極管D11施加到信號線WPij。在脈沖寬度T的負(fù)邏輯寫入脈沖L與同一脈沖寬度T的正邏輯寫入脈沖H1、H2同時產(chǎn)生的情況下，在負(fù)脈沖升壓電路72a中，電容C2利用二極管D22充電到N22＝Vss、N21＝Vcc。由于“或”門254a的輸出保持為高電平Vcc，負(fù)邏輯寫入脈沖L原封不動地經(jīng)二極管D21施加到脈沖信號線BPij。在這些情況下，電容C1、C2無放電動作，不進(jìn)行脈沖升壓。
之后，在正邏輯寫入脈沖H，相對負(fù)邏輯寫入脈沖L1及L2，延遲產(chǎn)生這些脈沖寬度的一半T/2的情況下，進(jìn)行正脈沖升壓電路72b中的正邏輯寫入脈沖H的正方向的升壓動作。就是說，在正脈沖升壓電路72b中，此時正邏輯脈沖H變成高電平時，電容C1充電到N12＝Vcc、N11＝Vss。于是，延遲電路255b的延遲時間發(fā)生延遲，“與”門254b的輸出變?yōu)镠，即N11＝Vcc，電容C1的正電荷經(jīng)二極管D13傳送到信號線WPij。即通過利用電容C1和二極管D12、D13的充電泵的動作，使經(jīng)二極管D11施加到信號線WPij上的正邏輯寫入脈沖H在正方向上升壓。換言之，就是在經(jīng)二極管D11供給選擇單元的寫入電流之上加上由電容C1的電容值和充電電壓確定的放電電流。在正邏輯寫入脈沖H1或H2和負(fù)邏輯寫入脈沖L之間的關(guān)系相同時，在負(fù)脈沖升壓電路72a中，沒有那樣的升壓動作。
之后，在正邏輯寫入脈沖H，相對負(fù)邏輯寫入脈沖L1及L2，超前產(chǎn)生這些脈沖寬度的一半T/2的情況下，進(jìn)行負(fù)脈沖升壓電路72a中的負(fù)邏輯寫入脈沖L的負(fù)方向的升壓動作。就是說，此時，在負(fù)脈沖升壓電路72a中，負(fù)邏輯寫入脈沖L變成低電平時，電容C2充電到N22＝Vss、N21＝Vcc。于是，延遲電路255a的延遲時間發(fā)生延遲，“或”門254a的輸出變?yōu)長，即N21＝Vss，電容C1的負(fù)電荷經(jīng)二極管D23傳送到信號線BPij。即通過利用電容C2和二極管D22、D23的充電泵的動作，使經(jīng)二極管D21施加到信號線BPij上的負(fù)邏輯寫入脈沖L在負(fù)方向上升壓。在正邏輯寫入脈沖H1或H2和負(fù)邏輯寫入脈沖L之間的關(guān)系相同時，在正脈沖升壓電路72b中，沒有那樣的升壓動作。
圖27所示的正、負(fù)邏輯寫入脈沖H、L的脈沖寬度T是“1”數(shù)據(jù)寫入所必需的脈沖施加時間。控制這些脈沖的重疊狀態(tài)而得到的實(shí)質(zhì)為T/2的脈沖寬度的升壓的正或負(fù)脈沖，施加到“0”數(shù)據(jù)寫入所必需的字線或位線上。在使用圖26的脈沖升壓電路時，可以利用電容使“0”數(shù)據(jù)寫入所必需的短脈沖施加時間的高電平或低電平升壓，將由電容的電容值確定的寫入電流供給單元。所以，通過將這種脈沖升壓電路組裝到寫入電路，可以與原來的數(shù)據(jù)狀態(tài)無關(guān)，可靠地進(jìn)行“0”數(shù)據(jù)的寫入。
圖28示出通過使圖25所示的正負(fù)邏輯脈沖L0n、H0m、L1n、H1m、L2n通過升壓電路72a、72b，分別施加到信號線BP0n、WP0m、BP1n、WP1m、BP2n上的正負(fù)寫入脈沖波形。由此，對于寫入脈沖時間為T/2的“0”寫入單元，施加到字線上的正邏輯寫入脈沖可以在正方向上升壓或施加到位線上的負(fù)邏輯寫入脈沖可以在負(fù)方向上升壓。在圖28中，與圖21相對應(yīng)，實(shí)際上在本發(fā)明中使用由虛線圍起的部分。在信號波形上記述的4位數(shù)據(jù)，如前所述，第1位與T-cell1相對應(yīng)，第2位與C-cell1相對應(yīng)，第3位與T-cell0相對應(yīng)，而第4位與T-cell0相對應(yīng)。
如上所述，在圖21示出的此實(shí)施方式的寫入電路70，通過利用蓄積在電容中的電荷的急劇放電的脈沖升壓動作，可以與單元的初始數(shù)據(jù)狀態(tài)無關(guān)，在硫?qū)倩镏凶⑷胧埂?”寫入所必需的產(chǎn)生相變的足夠的能量。
在迄今為止的實(shí)施方式中，如圖19所示，是對由在4層單元陣列的層疊方向上鄰接的每兩個單元構(gòu)成單元對的情況進(jìn)行說明。下面，如圖20所示，針對在單元陣列內(nèi)鄰接的兩個單元中組合成單元對的情況，對數(shù)據(jù)寫入法予以說明。
在上述實(shí)施方式中，在層疊方向上排列的4個單元構(gòu)成兩個單元對，對這些單元對同時進(jìn)行寫入。與此相對，在圖20的方式中，在層疊方向上，4個真值單元T-cell0～3串聯(lián)，與其相鄰接，在層疊方向上配置串聯(lián)的4個互補(bǔ)單元C-cell0～3。所以，在應(yīng)用與對層疊方向的單元同時進(jìn)行寫入的上述實(shí)施方式同樣的方式中，必須分開對4個真值單元T-cell0～3的寫入的定時。
圖29示出利用該2次寫入動作的寫入脈沖波形。要寫入的位狀態(tài)和波形基本上與圖28相同，但其寫入步驟不同。在第1寫入動作中，進(jìn)行對T-cell0～3或C-cell0～3的一方的寫入，而在第2寫入動作中，進(jìn)行對另一方的寫入。波形上的0、1的排列示出從左方，從層疊方向的上方向著下方的單元的數(shù)據(jù)。具體言之，在第1寫入動作中，對4個真值單元T-cell0～3，選擇與其相對應(yīng)的位線而同時寫入正邏輯值。在第2寫入動作中，選擇與對應(yīng)的4個互補(bǔ)單元C-cell0～3相對應(yīng)的位線而同時寫入負(fù)邏輯值。由于在橫方向上構(gòu)成對的T-cell和C-cell必須存儲互補(bǔ)數(shù)據(jù)，在圖29的兩次寫入動作之間以線連接的相關(guān)信號，可以通過其兩次的寫入動作進(jìn)行選擇。
如上所述，在向?qū)盈B方向上串聯(lián)的4個單元同時進(jìn)行寫入之中，如圖29所示，在與字線WL0、WL1相連接的信號線WP0m、WP1m和與位線BL0～BL2相連接的信號線BP0n～BP2n、BP0n’～BP2n’的脈沖波形上利用“0”寫入和“1”寫入施加不同的波形變化。這一點(diǎn)，如圖11、圖12所示，意味著對于在單元陣列的縱橫兩個方向上取向的信號線都必須具有脈沖升壓電路，寫入電路會變得復(fù)雜。
與此相對，下面對可以以更簡單的另外的寫入方法對寫入電路進(jìn)行說明。在采用圖20這樣的互補(bǔ)單元對的構(gòu)成法時，實(shí)際上并不一定需要同時對層疊方向上的4個單元進(jìn)行寫入。于是，就可以對由鄰接的兩個單元陣列內(nèi)互相鄰接的4個單元構(gòu)成的2個單元對同時進(jìn)行寫入。具體言之，對于圖20的4層單元陣列中的兩個鄰接單元陣列MA0、MA1的4個T-cell1、C-cell1、T-cell0、C-cell0，進(jìn)行同時寫入。此時的寫入脈沖波形如圖30所示。
對與字線WL0m相連接的信號線WP0m施加作為基準(zhǔn)的正邏輯寫入脈沖。對與同時選擇的4個位線位線BL0n、BL0n’、BL1n、BL1n’相連接的信號線BP0n、BP0n’、BP1n、BP1n’，依照數(shù)據(jù)，施加相對基準(zhǔn)正邏輯寫入脈沖進(jìn)行延遲和升壓的負(fù)邏輯寫入脈沖。圖的脈沖波形上記述的0、1從左方起依次是T-cell1、C-cell1、T-cell0、C-cell0的設(shè)定數(shù)據(jù)。
對于4層單元陣列的上側(cè)的鄰接單元陣列MA2、MA3，也可以在另外的寫入循環(huán)中施加同樣的寫入脈沖，同時對2個單元對的4個單元進(jìn)行寫入。
在采用這種寫入方式時，可以只使用施加到位線的負(fù)邏輯寫入脈沖，與數(shù)據(jù)相符合的升壓脈沖波形。所以，在圖21所示的正脈沖升壓電路72b和負(fù)脈沖升壓電路72a之中，不需要正脈沖升壓電路72b，使寫入電路變得簡單。
在圖19所示的單元對的構(gòu)成法的場合也一樣，在不對層疊方向的串聯(lián)的4個單元同時寫入，而是對下側(cè)和上側(cè)的每兩層同時進(jìn)行寫入時，可以進(jìn)行同樣的寫入。在這種情況下，如圖31所示，可同時對下側(cè)的鄰接單元陣列MA0、MA1內(nèi)的兩個單元對T-cell0、C-cell0、T-cell1、C-cell1進(jìn)行寫入。此時的寫入脈沖波形示于圖32。波形上記述的0、1從左方起依次是T-cell0、C-cell1、T-cell0、C-cell1的設(shè)定數(shù)據(jù)。
在這種情況下，寫入電路也可以只是負(fù)脈沖升壓電路，其輸入輸出信號的關(guān)系如圖33所示。對與字線相連接的信號線WP0m，不是經(jīng)脈沖升壓電路，而是原封不動地供給正邏輯寫入脈沖H0m。在與位線相連接的信號線BP0n、BP1n上，施加負(fù)邏輯寫入脈沖L0n、L1n，如圖21所示，經(jīng)負(fù)脈沖升壓電路72a，依照數(shù)據(jù)施加升壓的信號。圖33的“H”是固定的“H”電平信號。就是說，圖26所示的輸入負(fù)脈沖升壓電路72a的輸入H1、H2進(jìn)入的“或”電路251a是不需要的，可以將輸入負(fù)邏輯寫入脈沖L0n、L1n進(jìn)入的“與非”門的兩個輸入中的一個固定為“H”。
另外，在生成圖33的輸入信號中，圖21的寫入脈沖生成電路71，與圖24相比，可以以更簡單的方式如圖34所示地構(gòu)成。脈沖生成電路100，與圖24所示的相同。正邏輯寫入脈沖H0m使用原脈沖生成電路101的輸出脈沖。邏輯電路單元110a，以正邏輯寫入脈沖H0m作為基準(zhǔn)脈沖，由于與此的關(guān)系，依照對單元設(shè)定的數(shù)據(jù)的位信息B0、B1從脈沖生成電路100所輸出的兩個脈沖的組合，生成負(fù)邏輯寫入脈沖L0n、L1n。
圖34的邏輯電路單元110a的構(gòu)成，可以是對共有字線并上下鄰接的兩個單元陣列的共有字線和將其夾著的兩個位線，分別生成正邏輯寫入脈沖和負(fù)邏輯寫入脈沖的電路。在圖30中說明的寫入方式的情況下，雖然輸入的邏輯數(shù)據(jù)不同，但也可以使用同樣的寫入脈沖生成電路的結(jié)構(gòu)。
如上所述，為了讀出寫入到在層疊單元陣列中設(shè)定的兩個單元對中的數(shù)據(jù)，如果與這兩個單元對相連接的位線互相獨(dú)立時，可以使與各個單元對相對應(yīng)設(shè)置的如圖23所示的檢測放大電路SA同時動作。然而，在圖19、圖20、圖21所示的示例中，第2層單元陣列MA1和第3層單元陣列MA2共有位線。換言之，T-cell0、C-cell0的對和T-cell1、C-cell1的對，共有位線BL1n。在此方式中，必須以時分方式讀出這些單元對的數(shù)據(jù)。
在圖35中示出其一種時分方式讀出法。如圖11所示，信號線BP10與在兩個單元陣列MA1、MA2共有的BL10相連接。如圖23所示，在讀出之際，經(jīng)電阻向用來供給信號線BP00、BP10、BP20負(fù)邏輯脈沖的低電位電源線BPS00、BPS10、BPS20供給共用的低電位電源脈沖。與此相對，對于驅(qū)動在單元陣列MA0、MA1共有的字線WL0m的信號線WP00和驅(qū)動在單元陣列MA2、MA3共有的字線WL1m的信號線WP10，為了使其互相在時間上錯開并與各個負(fù)邏輯脈沖在寬度上有一半重疊而施加正邏輯脈沖。結(jié)果，可以以時分方式進(jìn)行在單元陣列MA0、MA1之間構(gòu)成的單元對的讀出READ1和在單元陣列MA2、MA3之間構(gòu)成的單元對的讀出READ2。
圖36是圖35的方式的更普遍化的圖。對低電位電源線BPSxx、BPSxx’施加一定脈沖寬度的低電位電源脈沖，在該脈沖寬度內(nèi)對用于驅(qū)動單元陣列內(nèi)的字線的信號線WP00、WP01、...、WPxx以時分方式順序施加正邏輯脈沖。結(jié)果，在正負(fù)邏輯脈沖的重疊位置的讀出READ00、READ01、...、READxx成為可能，共有位線的單元對的數(shù)據(jù)就可以以時分方式讀出。
在迄今為止的實(shí)施方式中，作為構(gòu)成存儲器單元的二極管使用的是肖特基二極管，但如前所述，也可以使用PN結(jié)二極管。比如，與圖5相對應(yīng)，在圖37中示出應(yīng)用PN結(jié)二極管的4層單元陣列結(jié)構(gòu)。在各層單元陣列的位線和字線的交叉部配置的存儲器單元上形成由n型硅層25和p型硅層26的PN結(jié)構(gòu)成的二極管Di。除此之外與圖5相同。
在上述實(shí)施方式中，如圖26所示，在寫入電路中，除了晶體管電路之外，還使用電容C1、C2及二極管D11～D13、D21～D23。這樣的寫入電路，盡可能共有單元陣列區(qū)域和加工過程而形成很小的占有面積是所希望的。比如，寫入電路的二極管D11～D13、D21～D23可以與在單元陣列中使用的二極管SD同時形成。
圖38示出這種在單元陣列區(qū)域和寫入電路區(qū)域共有加工過程的場合的結(jié)構(gòu)例。在硅襯底10上在形成單元陣列之前形成晶體管電路。圖38的MOS電容器300相當(dāng)于圖26所示的電容C1、C2。這個電容器可以在單元陣列形成之前，在形成硅襯底10的周邊電路晶體管的工序中同時形成。原封不動地利用形成第1層單元陣列MA0的二極管SD的工序形成二極管301使其重疊在該MOS電容器300之上。之后再利用第2層單元陣列MA1的二極管SD的形成工序形成二極管302。
在圖38的示例中，一個二極管301，陽極與正下方的MOS電容器300相連接，而另一個二極管302，陰極與正下方的MOS電容器300相連接。前者的二極管301和MOS電容器300的組合相當(dāng)于圖26的負(fù)脈沖升壓電路72a側(cè)的電容C2和其充電用二極管D22。后者的二極管302和MOS電容器300的組合相當(dāng)于圖26的正脈沖升壓電路72b側(cè)的電容C1和其充電用二極管D12。同樣，圖26的其他二極管也可以與各單元陣列的適當(dāng)?shù)膶拥亩O管同時在MOS電容器的區(qū)域上形成。
另外，在先前說明的單元陣列的制造工序中，是在從硫?qū)倩锬て鸬桨雽?dǎo)體膜為止的層疊膜形成之后，通過構(gòu)圖形成該層疊膜而形成存儲器單元。然而，在考慮包含圖38所示的寫入電路的周邊電路的制造加工過程時，可以加入將硫?qū)倩锬闹苓呺娐穮^(qū)域中除去的工序。并且，在圖38的結(jié)構(gòu)中，必需有在二極管301、302和MOS電容器300之間填埋層間絕緣膜303、304的工序。但是，這些層間絕緣膜303、304的部分之中也可以根據(jù)需要保留在單元陣列區(qū)域中使用的金屬膜。
在采用圖38這樣的結(jié)構(gòu)時，即使是MOS電容器需要很大面積，通過在MOS電容器上重疊二極管，也可以減小寫入電路區(qū)域的芯片占有面積。
根據(jù)本發(fā)明，利用三維單元陣列結(jié)構(gòu)，可以提供可以以很大容限進(jìn)行數(shù)據(jù)讀/寫的相變存儲器裝置。
權(quán)利要求
1.一種相變存儲器裝置，其特征在于包括襯底；在上述襯底上層疊并將分別由相變確定的電阻值作為數(shù)據(jù)存儲的多個存儲器單元以矩陣方式排列的多個單元陣列；在由上述多個單元陣列內(nèi)接近的兩個存儲器單元構(gòu)成的單元對之中在一個為高電阻值狀態(tài)，而在另一個為低電阻值狀態(tài)時進(jìn)行寫入的寫入電路；以及將上述單元對的互補(bǔ)電阻值狀態(tài)作為1位數(shù)據(jù)讀出的讀出電路。
2.如權(quán)利要求1所述的相變存儲器裝置，其特征在于上述各單元陣列，具有互相平行的多條第1布線和與上述第1布線絕緣分離并與第1布線交叉配置的多條第2布線；上述各存儲器單元，具有在上述第1布線和第2布線的各交叉部上層疊的硫?qū)倩锖投O管。
3.如權(quán)利要求2所述的相變存儲器裝置，其特征在于上述存儲器單元的二極管是由半導(dǎo)體膜和金屬膜的層疊膜形成的肖特基二極管。
4.如權(quán)利要求2所述的相變存儲器裝置，其特征在于在上下鄰接的單元陣列之間至少共有上述第1布線和第2布線中的一個。
5.如權(quán)利要求2所述的相變存儲器裝置，其特征在于在上下鄰接的單元陣列之間至少共有上述第1布線和第2布線中的一個，并且在上下鄰接的單元陣列之間上述硫?qū)倩锖投O管的層疊順序相反。
6.如權(quán)利要求2所述的相變存儲器裝置，其特征在于上述第1布線和第2布線，在非選擇時各存儲器單元的二極管的電位固定為反向偏置；而在數(shù)據(jù)讀出或?qū)懭霑r，所選擇的第1布線和第2布線受到脈沖驅(qū)動以使由所選擇的存儲器單元的二極管為正向偏置。
7.如權(quán)利要求2所述的相變存儲器裝置，其特征在于上述存儲器單元的二極管，以上述第1布線側(cè)作為陰極、上述第2布線側(cè)作為陽極的極性與上述硫?qū)倩锎?lián)；并且具有用于在非選擇時，將上述第1布線保持在比第2布線高的電位狀態(tài)，在數(shù)據(jù)讀出或?qū)懭霑r向所選擇的上述第1布線和第2布線分別供給負(fù)邏輯脈沖及正邏輯脈沖的選擇電路。
8.如權(quán)利要求2所述的相變存儲器裝置，其特征在于在共有上述第2布線并上下鄰接的單元陣列之間由上下鄰接的兩個存儲器單元構(gòu)成單元對。
9.如權(quán)利要求2所述的相變存儲器裝置，其特征在于在各單元陣列中，由共有上述第2布線且與不同的第1布線相連接的鄰接的兩個存儲器單元構(gòu)成單元對。
10.如權(quán)利要求1所述的相變存儲器裝置，其特征在于上述讀出電路具有檢測構(gòu)成上述單元對的各存儲器單元的單元電流之差的差動型檢測放大電路。
11.如權(quán)利要求4所述的相變存儲器裝置，其特征在于上述寫入電路，對從上述多個單元陣列中所選擇的鄰接的多個存儲器單元，向所選擇的第1布線供給負(fù)邏輯寫入脈沖、向所選擇的第2布線供給正邏輯寫入脈沖，并且依照待寫入的數(shù)據(jù)對這些脈沖的重疊時間進(jìn)行調(diào)整。
12.如權(quán)利要求11所述的相變存儲器裝置，其特征在于上述寫入電路具有生成脈沖寬度相同但具有相位差的兩種脈沖的脈沖生成電路；根據(jù)依照上述脈沖生成電路輸出的兩種脈沖的寫入數(shù)據(jù)確定的組合邏輯，輸出對上述第1布線和第2布線中的一個施加的負(fù)邏輯脈沖和對另一個施加的正邏輯脈沖并確定其重疊時間的邏輯門電路；將從此邏輯門電路輸出的負(fù)邏輯脈沖及正邏輯脈沖中的至少一個在寫入數(shù)據(jù)為高電阻值狀態(tài)的情況下進(jìn)行升壓并輸出上述負(fù)邏輯寫入脈沖及正邏輯寫入脈沖的脈沖升壓電路。
13.如權(quán)利要求1所述的相變存儲器裝置，其特征在于上述多個單元陣列具有具有在上述襯底上形成的互相平行的多個第1位線，在各第1位線上以規(guī)定的間距排列的多個存儲器單元以及為共通連接在該存儲器單元上在和上述第1位線交叉的方向上排列的多個存儲器單元而配置的多個第1字線的第1單元陣列；具有上述第1單元陣列和共有上述第1字線而在上述第1單元陣列上形成的以與上述第1單元陣列相同的布局配置的多個存儲器單元以及為在該存儲器單元上共通連接在和上述第1字線交叉的方向上排列的多個存儲器單元而配置的多個第2位線的第2單元陣列；具有上述第2單元陣列和共有上述第2位線而在上述第2單元陣列上形成的以與上述第2單元陣列相同的布局配置的多個存儲器單元以及為在該存儲器單元上共通連接在和上述第2位線交叉的方向上排列的多個存儲器單元而配置的多個第2字線的第3單元陣列；以及具有上述第3單元陣列和共有上述第2字線而在上述第3單元陣列上形成的以與上述第3單元陣列的存儲器單元相同的布局配置的多個存儲器單元以及為在該存儲器單元上共通連接在和上述第2字線交叉的方向上排列的多個存儲器單元而配置的多個第3位線的第4單元陣列。
14.如權(quán)利要求13所述的相變存儲器裝置，其特征在于上述各單元陣列的存儲器單元，具有在上述第1至第3位線和上述第1及第2字線的各對應(yīng)的交叉部上層疊的硫?qū)倩锖投O管。
15.如權(quán)利要求14所述的相變存儲器裝置，其特征在于上述各存儲器單元的二極管是由半導(dǎo)體膜和金屬膜的層疊膜形成的肖特基二極管。
16.如權(quán)利要求14所述的相變存儲器裝置，其特征在于在上下鄰接的單元陣列之間上述硫?qū)倩锖投O管的層疊順序相反，并且二極管是以上述第1至第3位線側(cè)作為陰極的極性而形成的。
17.如權(quán)利要求14所述的相變存儲器裝置，其特征在于由在上述第1單元陣列和第2單元陣列之間共有上述第1字線并上下鄰接的每兩個單元構(gòu)成存儲互補(bǔ)數(shù)據(jù)的單元對；并且由在上述第3單元陣列和第4單元陣列之間共有上述第2字線并上下鄰接的每兩個單元構(gòu)成存儲互補(bǔ)數(shù)據(jù)的單元對。
18.如權(quán)利要求14所述的相變存儲器裝置，其特征在于在上述第1至第4單元陣列的各個之中，由分別共有上述第1及第2字線并鄰接的每兩個存儲器單元構(gòu)成存儲互補(bǔ)數(shù)據(jù)的單元對。
19.如權(quán)利要求16所述的相變存儲器裝置，其特征在于包括用于在非選擇時將上述第1至第3位線保持在比上述第1及第2字線低的電位狀態(tài)，在數(shù)據(jù)讀出或?qū)懭霑r向上述第1至第3位線中的至少一個供給負(fù)邏輯脈沖，向上述第1及第2字線中的至少一個供給正邏輯脈沖的選擇電路。
20.如權(quán)利要求17所述的相變存儲器裝置，其特征在于上述讀出電路具有在差動輸入端子與在上述第1至第4單元陣列的層疊方向上排列并構(gòu)成各單元對的兩個存儲器單元分別相連接的位線對相連接，并且檢測該兩個存儲器單元的單元電流差的差動型檢測放大電路。
21.如權(quán)利要求18所述的相變存儲器裝置，其特征在于上述讀出電路具有差動輸入端子與在上述第1至第4單元陣列內(nèi)排列并構(gòu)成各單元對的兩個存儲器單元分別相連接的位線對相連接，并且檢測該兩個存儲器單元的單元電流差的差動型檢測放大電路。
22.如權(quán)利要求17所述的相變存儲器裝置，其特征在于上述寫入電路是對構(gòu)成在上述第1至第4單元陣列的層疊方向上排列的兩個單元對的4個存儲器單元同時進(jìn)行寫入的電路；上述寫入電路具有生成脈沖寬度相同但具有相位差的兩種脈沖的脈沖生成電路；根據(jù)依照上述脈沖生成電路輸出的兩種脈沖的寫入數(shù)據(jù)確定的組合邏輯，輸出對上述第1布線至第3位線施加的負(fù)邏輯寫入脈沖和對第1及第2字線施加的正邏輯寫入脈沖并確定其重疊時間的邏輯門電路；以及將從此邏輯門電路輸出的負(fù)邏輯寫入脈沖及正邏輯寫入脈沖中的至少一個在寫入數(shù)據(jù)為高電阻值狀態(tài)的情況下進(jìn)行升壓的脈沖升壓電路。
23.如權(quán)利要求18所述的相變存儲器裝置，其特征在于上述寫入電路是以時分方式進(jìn)行針對在上述第1至第4的各單元陣列內(nèi)構(gòu)成的4個單元對之中，用于寫入正邏輯值的層疊方向上排列的4個存儲器單元的第1同時寫入動作和針對寫入負(fù)邏輯值的層疊方向上排列的4個存儲器單元的第2同時寫入動作的電路；上述寫入電路具有生成脈沖寬度相同但具有相位差的兩種脈沖的脈沖生成電路；根據(jù)依照上述脈沖生成電路輸出的兩種脈沖的寫入數(shù)據(jù)確定的組合邏輯，輸出對上述第1布線至第3位線施加的負(fù)邏輯寫入脈沖和對第1及第2字線施加的正邏輯寫入脈沖并確定其重疊時間的邏輯門電路；以及將從此邏輯門電路輸出的負(fù)邏輯寫入脈沖及正邏輯寫入脈沖中的至少一個在寫入數(shù)據(jù)為高電阻值狀態(tài)的情況下進(jìn)行升壓的脈沖升壓電路。
24.如權(quán)利要求17所述的相變存儲器裝置，其特征在于上述寫入電路是以時分方式進(jìn)行針對在上述第1及第2單元陣列內(nèi)由共有上述第1字線并分別上下鄰接的兩個存儲器單元構(gòu)成的在第1字線方向上鄰接的兩個單元對的4個存儲器單元的第1同時寫入動作和針對在上述第3及第4單元陣列內(nèi)由共有上述第2字線并分別上下鄰接的兩個存儲器單元構(gòu)成的在第2字線方向上鄰接的兩個單元對的4個存儲器單元的第2同時寫入動作的電路；上述寫入電路具有生成脈沖寬度相同但具有相位差的兩種脈沖的脈沖生成電路；根據(jù)依照上述脈沖生成電路輸出的兩種脈沖的寫入數(shù)據(jù)確定的組合邏輯，輸出對上下鄰接的單元陣列共有字線施加的正邏輯寫入脈沖和輸出對夾著此共有字線的兩個位線施加的負(fù)邏輯寫入脈沖并確定其重疊時間的邏輯門電路；以及將從此邏輯門電路輸出的負(fù)邏輯寫入脈沖在寫入數(shù)據(jù)為高電阻值狀態(tài)的情況下在負(fù)方向上進(jìn)行升壓的脈沖升壓電路。
25.如權(quán)利要求18所述的相變存儲器裝置，其特征在于上述寫入電路是針對在上述第1及第2單元陣列內(nèi)分別構(gòu)成并上下鄰接的兩個單元對的4個存儲器單元的第1同時寫入動作和針對在上述第3及第4單元陣列內(nèi)分別構(gòu)成并上下鄰接的兩個單元對的4個存儲器單元的第2同時寫入動作以時分方式進(jìn)行的電路；上述寫入電路具有生成脈沖寬度相同但具有相位差的兩種脈沖的脈沖生成電路；根據(jù)依照上述脈沖生成電路輸出的兩種脈沖的寫入數(shù)據(jù)確定的組合邏輯，輸出對上下鄰接的單元陣列共有字線施加的正邏輯寫入脈沖和輸出對夾著此共有字線的兩個位線施加的負(fù)邏輯寫入脈沖并確定其重疊時間的邏輯門電路；以及將從此邏輯門電路輸出的負(fù)邏輯寫入脈沖在寫入數(shù)據(jù)為高電阻值狀態(tài)的情況下在負(fù)方向上進(jìn)行升壓的脈沖升壓電路。
26.一種相變存儲器裝置的制造方法，該相變存儲器裝置具有將由相變確定的電阻值作為數(shù)據(jù)存儲的多個存儲器單元以矩陣方式排列的多個單元陣列，其特征在于各單元陣列的制造工序具有在基底襯底上形成互相平行的多個第1布線的工序；在形成上述第1布線的襯底上形成在形成硫?qū)倩飳雍投O管時所必需的半導(dǎo)體層和層疊膜的工序；在上述層疊膜上涂覆光刻膠的工序；利用在用來形成上述第1布線的圖形復(fù)印工序中使用的掩模對上述光刻膠進(jìn)行曝光的第1曝光工序；使上述掩模轉(zhuǎn)動90°對上述光刻膠進(jìn)行再次曝光的第2曝光工序；將上述光刻膠顯影，并將在上述第1及第2曝光工序中的雙重曝光部或非曝光部中作為光刻膠掩模殘留的殘留部予以除去的工序；利用上述光刻膠掩模對上述層疊膜進(jìn)行刻蝕，形成以矩陣形狀配置的圓柱狀存儲器單元的工序；在上述圓柱狀存儲器單元的周圍填埋絕緣膜的工序；以及形成多個第2布線的工序，使在與上述第1布線的正交的方向上排列的圓柱狀存儲器單元的上端共通連接。
全文摘要
本發(fā)明的相變存儲器裝置，具有襯底；在上述襯底上層疊并將分別由相變確定的電阻值作為數(shù)據(jù)存儲的多個存儲器單元以矩陣方式排列的多個單元陣列；選擇上述多個單元陣列內(nèi)接近的兩個存儲器單元作為單元對，使其中一個具有高電阻值，而另一個具有低電阻值狀態(tài)的寫入電路；以及將上述單元對的互補(bǔ)電阻值狀態(tài)作為1位數(shù)據(jù)讀出的讀出電路。
文檔編號H01L21/822GK1764982SQ03826298
公開日2006年4月26日 申請日期2003年3月18日 優(yōu)先權(quán)日2003年3月18日
發(fā)明者戶田春希 申請人:株式會社東芝