專利名稱：半導體器件及其制造方法
技術領域：
本發(fā)明涉及使用化合物半導體層形成的半導體器件，特別是涉及適合于高耐壓、大電流等的用途的半導體器件及其制造方法。
背景技術：
在半導體器件中，希望功率器件是高耐壓且流過大電流的半導體元件，而且是低損耗的。以往，使用了硅(Si)半導體的功率器件成為主流，但近年來，使用了碳化硅(SiC)等的具有寬帶隙的化合物半導體的功率器件引人注目，其開發(fā)正在不斷獲得進展。特別是碳化硅半導體的絕緣破壞電場與硅相比高了1個數量級，因此，即使PN結部分或肖特基結部分的耗盡層窄，也能維持比較高的反耐壓性。因而，對于碳化硅材料來說，由于可減薄半導體層的厚度、而且可提高摻雜濃度，故其作為導通電阻低、高耐壓且低損耗的功率器件的材料而受到人們的期待。
圖15是在文獻1(Osamu Kusumoto等6人，「SiC垂直DACFET」，參照Material Science Forum 389-393號，第1211-1214頁)中本發(fā)明者提出的、使用了SiC的二重注入型蓄積型MISFET(ACCUFET)的剖面圖。
如該圖中所示，該現有的蓄積型MISFET具備低電阻的SiC襯底1001；在SiC襯底1001上以外延方式生長的其電阻比SiC襯底1001的電阻高的高電阻SiC層1002；在高電阻SiC層1002的表面區(qū)域上利用有選擇的離子注入形成的p型阱區(qū)1003；在p型阱區(qū)1003的表面區(qū)域上形成的、具有交替地層疊多個高濃度δ摻雜層和非摻雜層而形成的多重δ摻雜層的蓄積溝道層1004；以及包含在蓄積溝道層1004的一部分中利用離子注入形成的高濃度的n型雜質的源區(qū)1006。此外，橫跨蓄積溝道層1004和源區(qū)1006的一部分形成了柵絕緣膜1008，在柵絕緣膜1008上形成了柵電極1010。源區(qū)1006的一部分被除去后形成了凹部，在凹部的底面上露出了阱區(qū)1003的一部分。在凹部的底面上形成了包含高濃度的p型雜質的接觸層1005，在接觸層1005上設置了填埋凹部而延伸到源區(qū)1006上的源電極1011。由于熱處理的緣故，源電極1011與源區(qū)1006和接觸層1005進行了歐姆接觸。再者，在SiC襯底1001的背面上形成了與SiC襯底1001進行歐姆接觸的漏電極1012。
在此，高電阻SiC層1002的n型摻雜濃度通常約為1×1015cm-3至3×1016cm-3。該摻雜濃度依賴于所希望的耐壓，即，所希望的耐壓越高，濃度越高。
如果蓄積溝道層1004的雜質濃度高到某種程度，則溝道電阻降低，但此時由于高電阻SiC層1002的表面的耗盡層不能擴展，故耐壓下降。即，高耐壓性與低損耗性存在折衷關系，因此，蓄積溝道層的濃度不能提高。
另一方面，按照文獻2(大野俊之「SiC中的元件形成工藝技術的現狀」，電子信息通信學會論文雜志(電子信息通信學會，1998年1月，第J81-C-II卷，第1號，第128-133頁))，大多使用鎳作為n型碳化硅半導體的歐姆電極，通過在氬或氮等惰性氣體氣氛中進行900℃以上的熱處理而形成硅化鎳(Ni2Si)，從而有助于接觸電阻的下降。但是，在該文獻中記載了，歐姆電極的接觸電阻會隨碳化硅的摻雜濃度而較大地變化，在1017cm-3以下的摻雜濃度下，難以得到歐姆電極。因而，形成了n型雜質為1×1019cm-3左右的n型的源區(qū)。
另一方面，由于作為高濃度的p型層的接觸層1005是對阱區(qū)1003施加偏壓的部分，故源電極1011必須直接與接觸層1005接觸。因此，在該例中，在源區(qū)1006上形成凹部，通過沿凹部的壁面形成源電極1011，從源電極1011對接觸層1005直接施加電壓。
但是，在上述現有的半導體器件的結構中存在以下那樣的不良情況。
碳化硅的碳與硅的結合能大，如果引起由離子注入產生的結晶缺陷，則難以恢復。在如源區(qū)那樣以1×1019cm-3左右的高濃度來注入的情況下，注入量多，缺陷就特別成為問題。因此，必須將襯底保持于在500℃以上的高溫下進行離子注入，使注入后的激活退火(anneal)的溫度定為1400℃以上的高溫，這樣，制造工序變得復雜，存在成本變高的問題。
為了使結晶性的恢復變得更完全，雖然提高退火溫度即可，但如果進行1500℃以上的退火，則存在下述問題硅從SiC的表面起有選擇地脫離而形成凹坑，或引起臺階聚束(bunching)而導致表面的平坦性的下降。
發(fā)明內容
本發(fā)明是鑒于這樣的問題而進行的，其目的在于在不進行離子注入的源區(qū)的形成的情況下，實現將源電極的接觸電阻保持得較低且高耐壓、低損耗的半導體器件。
本發(fā)明的半導體器件具備襯底；有源區(qū)，它是由在上述襯底上設置的化合物半導體構成的有源區(qū)，并且，它是由交替地層疊至少1個第1半導體層和至少2個第2半導體層而構成的，其中，該第1半導體層起到載流子移動區(qū)的功能，該第2半導體層包含其濃度比上述第1半導體層的濃度高的載流子用雜質，而其膜厚比上述第1半導體層的膜厚薄；以及至少1個電極，其由從上述有源區(qū)的表面侵入到上述有源區(qū)內而至少與上述各第2半導體層接觸的導體材料構成。
由此，即使不設置由離子注入形成的源、漏區(qū)等的摻雜層，也可實現起到載流子飛躍由化合物半導體構成的有源區(qū)的晶體管或二極管的功能的半導體器件。因而，使用化合物半導體，可謀求大功率、高耐壓等的性能高的半導體器件的制造成本的降低。
另外，本發(fā)明的半導體器件還具備在上述有源區(qū)上設置的柵絕緣膜；以及在上述柵絕緣膜上設置的柵電極，在上述至少1個電極是源電極或漏電極中的至少某一方的情況下，上述半導體器件起到MISFET的功能。此時，也可起到蓄積型MISFET的功能。
另外，本發(fā)明的半導體器件還具備在上述有源區(qū)上設置的肖特基柵電極，在上述至少1個電極是夾住上述柵電極而設置的源電極和漏電極的情況下，上述半導體器件起到MESFET的功能。
另外，本發(fā)明的半導體器件還具備與上述有源區(qū)進行肖特基接觸的肖特基柵電極，在上述電極是單一歐姆電極的情況下，上述半導體器件起到橫型的肖特基二極管的功能。
在上述化合物半導體層是SiC層的情況下，由于既可利用帶隙大的特點、又可不進行特別是在SiC層中需要花費很多時間的離子注入，故減少制造成本的效果變得顯著。
上述至少1個電極最好由至少包含鎳的導體材料來構成。
本發(fā)明的半導體器件的制造方法是一種將在襯底上設置的半導體層的一部分定為有源區(qū)的半導體器件的制造方法，包含下述工序在上述襯底上形成交替地層疊至少1個第1半導體層和至少2個第2半導體層而構成的有源區(qū)的工序(a)，其中，上述第2半導體層包含其濃度比上述第1半導體層的濃度高的載流子用雜質，其膜厚比上述第1半導體層的膜厚??；在上述有源區(qū)上淀積了導體膜后將上述導體膜構圖為電極形狀的工序(b)；以及在上述工序(b)后通過對上述導體膜進行熱處理使其從上述有源區(qū)的表面進入到有源區(qū)內并至少與上述各第2半導體層接觸的電極的工序(c)。
利用該方法，在工序(c)中，即使不進行離子注入工序，也可得到具有高速且大量載流子流過的有源區(qū)的半導體器件。即，使用化合物半導體，可謀求大功率、高耐壓等的性能高的半導體器件的制造成本的降低。
另外，在本發(fā)明的半導體器件的制造方法的上述工序(c)中，最好使上述電極與上述至少各第2半導體層進行歐姆接觸。
另外，在本發(fā)明的半導體器件的制造方法中，上述導體膜是至少包含鎳的膜，在上述工序(c)中，最好在惰性氣體氣氛中在600℃以上的高溫下進行上述熱處理。
圖1是本發(fā)明的第1實施形態(tài)中的使用了SiC的二重注入型的蓄積型MISFET(ACCUFET)的剖面圖。
圖2(a)、(b)是示意性地示出作為多重δ摻雜層的深度方向的n型雜質的氮的濃度剖面分布與載流子分布的關系的圖和沿其深度方向的導帶端的形狀的部分能帶圖。
圖3(a)～(f)是示出第1實施形態(tài)的半導體器件的制造工序的剖面圖。
圖4是示出作為本發(fā)明的第2實施形態(tài)的半導體器件的槽型MISFET的結構的剖面圖。
圖5(a)～(f)是示出第2實施形態(tài)的半導體器件的制造工序的剖面圖。
圖6是示出第3實施形態(tài)的橫型的n溝道型MISFET的概略的結構的剖面圖。
圖7是示出與本發(fā)明的第4實施形態(tài)有關的ACCUFET的結構的剖面圖。
圖8是示出作為與本發(fā)明的第5實施形態(tài)有關的功率半導體器件的肖特基二極管的概略的結構的剖面圖。
圖9是示出作為與本發(fā)明的第6實施形態(tài)有關的功率半導體器件的MESFET的概略的結構的剖面圖。
圖10是示出本發(fā)明的第7實施形態(tài)中的半導體器件(半導體集成電路裝置)的剖面圖。
圖11(a)～(c)是示出第8實施形態(tài)的半導體器件的制造工序中從第1、第2層疊部的形成到元件隔離區(qū)的形成為止的工序的剖面圖。
圖12(a)、(b)是示出第8實施形態(tài)的半導體器件的制造工序中從絕緣膜的形成到各元件的電極或導體膜的形成為止的工序的剖面圖。
圖13(a)、(b)是示出第8實施形態(tài)的半導體器件的制造工序中從電容器的上部電極的形成到朝向各元件的導體部的接觸孔的形成為止的工序的剖面圖。
圖14是示出圖3(e)中示出的工序中形成的源電極和基底的SiC層的結構的SEM照片圖。
圖15是現有的使用了SiC的二重注入型蓄積型MISFET(ACCUFET)的剖面圖。
圖16是示出本發(fā)明的第1實施形態(tài)中使用了SiC的二重注入型蓄積型MISFET(ACCUFET)的I-V特性數據的圖。
圖17是示出現有結構的使用了SiC的二重注入型蓄積型MISFET(ACCUFET)的I-V特性數據的圖。
具體實施例方式
—第1實施形態(tài)—「半導體器件的結構」圖1是本發(fā)明的第1實施形態(tài)中的使用了SiC的二重注入型的蓄積型MISFET(ACCUFET)的剖面圖。
如該圖中所示，該第1實施形態(tài)的蓄積型MISFET具備低電阻的SiC襯底101；在SiC襯底101上以外延方式生長的其電阻比SiC襯底101的電阻高的高電阻SiC層102；在高電阻SiC層102的表面區(qū)域上利用有選擇的離子注入形成的p型阱區(qū)103；具有在阱區(qū)103的表面區(qū)域上形成的多重δ摻雜層的蓄積溝道層104；以及在阱區(qū)103內注入高濃度的p型雜質形成的接觸層105。此外，在蓄積溝道層104上形成了柵絕緣膜108，在柵絕緣膜108上形成了柵電極110。再者，在SiC襯底101的背面上形成了與SiC襯底101進行歐姆接觸的漏電極112。
上述蓄積溝道層104，如圖1的下圖中放大地示出的那樣，成為下述的結構以2個周期交替地層疊由非摻雜的SiC單晶構成的厚度約為40nm的非摻雜層104b(第1半導體層)和n型雜質的峰值濃度為5×1017cm-3、厚度約為10nm的δ摻雜層104a(第2半導體層)，再在其上層疊了厚度約為40nm的非摻雜層104b。而且，將δ摻雜層104a形成得很薄，以致能進行由量子效應引起的朝向非摻雜層104b的載流子的滲透。使用專利申請2000-58964號或專利申請2000-06210號的說明書和附圖中公開了的結晶生長裝置和結晶生長方法可得到這樣的δ摻雜層104a。因具有該多重δ摻雜層而得到的作用、效果與在特愿2002-500456號、特愿2001-566193號等中所記載的相同。
在此，本實施形態(tài)的特征在于，設置了利用與SiC的反應侵入到蓄積溝道層104和接觸層105內并直接與接觸層105接觸的源電極111。而且，未形成以往在蓄積溝道層104或阱區(qū)103中注入高濃度的雜質而形成的源區(qū)。在蓄積溝道層104上依次形成了鎳膜后，利用因熱處理鎳與SiC發(fā)生反應構成的硅化鎳層構成了源電極111。在該熱處理時，主要由于鎳因擴散侵入到蓄積溝道層104和接觸層105內，故源電極111實質上與蓄積溝道層104內的δ摻雜層104a進行了歐姆接觸，同時也實質上與接觸層105進行了歐姆接觸。利用最初的鎳膜的厚度和熱處理條件可控制熱處理后鎳侵入的深度。
圖2(a)、(b)是示意性地示出作為多重δ摻雜層的深度方向的n型雜質的氮的濃度剖面分布與載流子分布的關系的圖和沿其深度方向的導帶端的形狀的部分能帶圖。
如圖2(a)中所示，由于非摻雜層中的雜質離子的散射少，故在非摻雜層中可得到特別高的電子遷移率。此外，如圖2(b)中所示，有源區(qū)整體的導帶端的形狀成為用圖中虛線示出的連接δ摻雜層的導帶端與非摻雜層的導帶端的形狀。即，由于量子效應的緣故，在δ摻雜層104a中產生量子能級，在δ摻雜層104a中局部存在的電子的波動函數具有某種程度的擴展。其結果，電子成為不僅在δ摻雜層104a中存在而且在非摻雜層104b中也存在那樣的分布狀態(tài)。在該狀態(tài)下，如果多重δ摻雜層的電位被提高、由于量子效應的緣故成為電子從δ摻雜層104a擴展到非摻雜層104b中的狀態(tài)，則不斷地對δ摻雜層104a、非摻雜層104b供給電子。而且，由于電子流過雜質濃度低的非摻雜層104b，故由于雜質離子散射減少的緣故，可得到高的溝道遷移率。另一方面，由于在關斷狀態(tài)下多重δ摻雜層整體被耗盡，在蓄積溝道層104中不存在電子，故利用雜質濃度低的非摻雜層104b來規(guī)定耐壓，在蓄積溝道層104整體中可得到高的耐壓值。于是，在以利用蓄積溝道層104在源、漏間流過大電流的方式構成的ACCUFET中，可同時實現高的溝道遷移率和高的耐壓。而且，在蓄積溝道層整體被耗盡的狀態(tài)下，由于在非摻雜層、δ摻雜層中不存在載流子，故當然顯示出高的耐壓性。該作用、效果與在特愿2002-500456號、特愿2001-566193號等中所記載的相同。
特別是在本實施形態(tài)中，由于可不進行由離子注入得到的源區(qū)的形成，故可謀求制造工序的簡化。SiC是非常硬的材料，必須以高能量且以多級方式使注入能量變化來進行離子注入，需要花費很多時間，但利用本實施形態(tài)可省略源區(qū)形成用的離子注入工序，可謀求制造工序的簡化和制造成本的削減。
再者，在本實施形態(tài)中，即使不形成凹部，也可從源電極111經接觸區(qū)105對阱區(qū)103供給偏壓。SiC是非常硬的材料，在刻蝕中需要花費很多時間，但利用本實施形態(tài)可省略源電極形成用的刻蝕工序，可謀求制造工序的簡化和制造成本的削減。
而且，在本實施形態(tài)的半導體器件中，與圖15中示出的現有的半導體器件不同，由于從源電極111不經源區(qū)直接對δ摻雜層104a供給載流子，故不會在半導體器件的工作中導致不良情況?？蛇M一步減少導通電阻。
「半導體器件的制造工序」圖3(a)～(f)是示出第1實施形態(tài)的半導體器件的制造工序的剖面圖。
首先，在圖3(a)中示出的工序中，以從(0001)面起在<11-20>方向上傾斜了8°的面((0001)偏離面)為主面，準備n型雜質(氮)的摻雜濃度約為1×1018cm-3～5×1019cm-3的SiC襯底101，以外延方式生長高電阻SiC層102。此時，例如使用硅烷和丙烷作為原料氣體，使用氫作為運載氣體，使用氮氣作為摻雜氣體，利用熱CVD，以外延方式生長包含其濃度比SiC襯底101的濃度低的雜質(摻雜劑)的高電阻SiC層102。例如，如果制造耐壓為600V的MISFET，則希望高電阻SiC層102的摻雜濃度處于1×1015cm-3～1×1016cm-3的范圍內，厚度為10μm以上。
其次，在圖3(b)中示出的工序中，在高電阻SiC層102的一部分中進行作為p型雜質的鋁(Al)或硼(B)的離子注入，形成阱區(qū)103。在阱區(qū)103的形成中，首先利用CVD法等在高電阻SiC層102上淀積成為注入掩摸的厚度約為3μm的氧化硅膜(未圖示)，利用光刻和干法刻蝕對氧化硅膜中形成阱區(qū)103的部分進行開口。其后，為了減少注入缺陷，將襯底溫度保持于500℃以上的高溫，進行Al或B的離子注入，在離子注入之后，利用氫氟酸除去全部的氧化硅膜。阱區(qū)103的摻雜濃度通常處于1×1017cm-3～1×1018cm-3的范圍內，其深度為1μm左右，以免發(fā)生夾斷(pinchoff)。
其次，為了取得阱區(qū)103與電極的接觸，對阱區(qū)103的表面部進行高濃度的p型雜質(Al或B)的離子注入，形成p+型的接觸區(qū)105。接觸區(qū)105的厚度為300nm，摻雜濃度為1×1018cm-3以上。與阱區(qū)103同樣地進行此時的離子注入。其后，在氬等的惰性氣體中在1700℃左右進行約30分的激活退火。
接著，在圖3(c)中示出的工序中，在高電阻SiC層102、阱區(qū)103和接觸區(qū)105的各表面上形成作為MISFET的溝道的多重δ摻雜層104x。多重δ摻雜層104x成為下述的結構以2個周期交替地層疊了厚度為40nm的非摻雜層104b(第1半導體層)和n型雜質的峰值濃度為1×1018cm-3、厚度約為10nm的δ摻雜層104a(第2半導體層)，再在其上層疊了厚度約為40nm的非摻雜層104b。
在這樣的結構的制造時，使用在專利申請2001-566193號中公開了的結晶生長裝置和結晶生長方法。即，在熱CVD的生長爐內設置SiC襯底，流過氫和氬作為稀釋氣體，在生長爐中導入丙烷和硅烷氣體作為原料氣體。將生長爐內的壓力保持于0.0933MPa，將襯底溫度控制為1600℃。在該狀態(tài)下，以外延方式生長厚度為40nm的非摻雜層。在摻雜層的形成中，除了上述的稀釋氣體、原料氣體外，還以脈沖狀對生長爐供給氮作為摻雜氣體。在這樣的狀態(tài)下，以外延方式生長厚度為10nm的δ摻雜層104a。利用脈沖閥的脈沖的導通、關斷的時間長度或占空比的調整來控制摻雜濃度。利用這樣的方法，交替地淀積3層的非摻雜層104b和2層的δ摻雜層104a，形成多重δ摻雜層104x。
其次，通過對多重δ摻雜層104x(非摻雜層104b)的表面進行熱氧化，形成氧化硅膜108x。此時，例如在石英管內設置SiC襯底，以2.5(l/min)的流量在石英管中導入鼓泡了的氧，通過在將襯底溫度保持于1100℃的狀態(tài)下進行3小時的熱氧化，形成厚度約40nm的熱氧化膜。
其次，在SiC襯底101的背面上利用蒸鍍法形成由厚度200nm的鎳膜構成的漏電極112。在以后形成了源電極后進行漏電極112的熱處理。
其次，在圖3(d)中示出的工序中，在利用光刻在氧化硅膜108x上形成了對打算形成源電極的區(qū)域開了口的抗蝕劑膜(未圖示)后，利用氫氟酸刻蝕，對氧化硅膜108x進行構圖，形成包圍打算形成源電極的區(qū)域的柵絕緣膜108。其次，在留下了抗蝕劑膜的狀態(tài)下，利用真空蒸鍍等在襯底上依次淀積了厚度200nm的鎳膜(Ni膜)后，利用剝離留下鎳膜111x。
其次，在圖3(e)中示出的工序中，例如在氮等的惰性氣體氣氛中在溫度1000℃、2分間的條件下，對Ni膜111x進行熱處理。在該熱處理時，產生鎳(Ni)與碳化硅(SiC)的相互擴散和反應，形成主要由硅化鎳構成的源電極111。而且，多重δ摻雜層104x中未取入源電極111內的部分成為蓄積溝道層104。
圖14是示出圖3(e)中示出的工序中形成的源電極和基底的SiC層的結構的SEM照片圖。如該圖中所示可知，源電極進入了離襯底表面約200nm的深度的部位。在該作成了SEM照片的樣品中沒有形成多重δ摻雜層，但由于本實施形態(tài)中的多重δ摻雜層104x的厚度為140nm，故可知能充分地使由硅化鎳構成的源電極111與接觸區(qū)105接觸。
其次，在圖3(f)中示出的工序中，在利用蒸鍍法在襯底上淀積了鋁膜后，利用光刻和濕法刻蝕對鋁膜進行構圖，在柵絕緣膜108上形成柵電極110。
在此，在如現有技術那樣對SiC層進行離子注入的情況下，例如必須有以下那樣的處理。首先，在襯底上覆蓋注入n型雜質離子的區(qū)域以外的區(qū)域，在形成了由對注入n型雜質離子的區(qū)域開了口的氧化硅膜等構成的注入掩摸后，將襯底溫度加熱到500～800℃之間，從注入掩摸的上方進行氮離子(N+)等的離子注入。再者，通過在溫度1500℃下進行30分間的雜質激活用的退火，形成n型雜質濃度約1×1018原子·cm-3的高濃度離子注入層。此時，分成注入能量互不相同的例如6次離子注入工序在襯底內注入氮離子(N+)。例如，第1次的離子注入的條件為加速電壓180keV、劑量1.5×1014原子·cm-2，第1次的離子注入的條件為加速電壓180keV、劑量1.5×1014原子·cm-2，第2次的離子注入的條件為加速電壓130keV、劑量1×1014原子·cm-2，第3次的離子注入的條件為加速電壓110keV、劑量5×1013原子·cm-2，第4次的離子注入的條件為加速電壓100keV、劑量8×1013原子·cm-2，第5次的離子注入的條件為加速電壓60keV、劑量6×1013原子·cm-2，第6次的離子注入的條件為加速電壓30keV、劑量5×1013原子·cm-2。離子注入的深度約為0.3μm。
再有，在該現有的制造工序中的離子注入工序中，也存在以下的不良情況。即，由于在由氧化硅膜等構成的注入掩摸中形成開口時基底的SiC層也被刻蝕一些，故源區(qū)的部分呈凹陷狀，在源區(qū)中形成臺階。而且，電場集中于這樣的臺階上的柵氧化膜，存在耐壓下降的可能性。
但是，在本實施形態(tài)的制造工序中，即使不進行這樣的離子注入工序，也能形成作為MISFET的ACCUFET。
圖16是示出使用本實施形態(tài)的制造方法形成的ACCUFET的漏電流(Id)-漏電壓(Vd)特性(I-V特性)的測定結果的圖。圖16中示出的數據是使用本實施形態(tài)的制造方法試制柵長為2μm、總柵寬為1.2mm的二重注入型的蓄積型MISFET(ACCUFET)的樣品并通過實測其特性得到的。樣品的ACCUFET中的鄰接的P型阱區(qū)間的距離為5μm。從圖16可知，在利用本實施形態(tài)的制造方法形成的ACCUFET中，可靠地確認了MOS工作。
此外，為了比較起見，試制了圖15中示出的二重注入型的蓄積型MISFET(ACCUFET)，將其I-V特性與本實施形態(tài)的ACCUFET的I-V特性進行比較。圖17是示出現有結構的二重注入型蓄積型MISFET(ACCUFET)的I-V特性的測定結果的圖。
現有結構的ACCUFET的制造工序與本實施形態(tài)的ACCUFET的制造工序的差別只是由離子注入得到的源區(qū)的形成的有無，兩者的其它的工序是同樣的。而且，從比較圖16和圖17可知，即使如本實施形態(tài)那樣沒有由離子注入得到的源區(qū)的形成，ACCUFET的漏電流的值中也沒有大的變化，在溝道中直接設置的源電極與溝道之間未看到接觸電阻的增大。
再有，本實施形態(tài)的ACCUFET的關斷狀態(tài)下的源、漏間的耐壓為600V。
在本實施形態(tài)中，由層疊極薄的δ摻雜層104a和比較厚的非摻雜層104b而構成的多重δ摻雜層104x形成了蓄積溝道層104。因而，在蓄積溝道層104中，由于因量子效應的緣故從δ摻雜層104滲出的載流子在結晶性高且雜質離子散射少的非摻雜層104b中飛越，故可得到溝道遷移率高的蓄積溝道層104。
在本實施形態(tài)的MISFET中，源電極111實質上只與蓄積溝道層104中的δ摻雜層104a進行歐姆接觸而未與非摻雜層104b進行歐姆接觸，但由于從δ摻雜層104a對非摻雜層104b供給載流子，故可得到充分高的漏電流。
在通常的蓄積型MISFET中，由于溝道層的雜質濃度低，故即使直接使源電極與溝道層接觸，也不成為歐姆接觸，但在本發(fā)明中，由于δ摻雜層包含了高濃度的雜質，故可使源電極與δ摻雜層進行歐姆接觸。從δ摻雜層104a對非摻雜層104b供給載流子。
—第2實施形態(tài)—「半導體器件的結構」圖4是示出作為本發(fā)明的第2實施形態(tài)的半導體器件的槽型MISFET的結構的剖面圖。
如該圖中所示，該第2實施形態(tài)的半導體器件的槽型MISFET具備低電阻的SiC襯底201；在SiC襯底201上以外延方式生長的其電阻比SiC襯底201的電阻高的高電阻SiC層202；在高電阻SiC層202的表面區(qū)域上利用有選擇的離子注入形成的p型基底層203；具有沿貫通p型基底層203的一部分而到達高電阻SiC層202的槽的壁面形成的多重δ摻雜層(有源區(qū))的n型的溝道層204；以及在p型基底層203內注入高濃度的p型雜質而形成的接觸區(qū)205。此外，在溝道層204上形成了柵絕緣膜208，在柵絕緣膜208上形成了柵電極120。再者，在SiC襯底201的背面上形成了實質上與SiC襯底201進行歐姆接觸的漏電極212。
上述溝道層，如在圖4的左上放大地示出的那樣，成為下述的結構以2個周期交替地層疊由非摻雜的SiC單晶構成的厚度約為40nm的非摻雜層(低濃度層)204b和n型雜質的峰值濃度為1×1018cm-3、厚度約為10nm的δ摻雜層(高濃度層)204a，再在其上層疊了厚度約為40nm的非摻雜層204b。而且，將n型摻雜層204a形成得很薄，以致能進行由量子效應引起的朝向非摻雜層204b的載流子的滲透。使用專利申請2001-566193號的說明書和附圖中公開了的結晶生長裝置和結晶生長方法可得到這樣的δ摻雜層。因具有該多重δ摻雜層而得到的作用、效果與在特愿2002-500456號等中所記載的相同。
在此，本實施形態(tài)的特征在于，設置了利用與SiC的反應侵入到溝道層204和接觸區(qū)205內并直接與接觸區(qū)205接觸的源電極211。而且，未形成以往在溝道層204或p型基底層203中注入高濃度的雜質而形成的源區(qū)。在溝道層204上依次形成了鋁膜和鎳膜后，利用因熱處理鎳與SiC發(fā)生反應構成的硅化鎳層和鋁合金層構成了源電極211。在該熱處理時，主要由于鎳因擴散而侵入到溝道層204和接觸區(qū)205內，故源電極211實質上與溝道層204內的δ摻雜層204a進行了歐姆接觸，同時也實質上與接觸區(qū)205進行了歐姆接觸。
特別是在本實施形態(tài)中，由于可不進行由離子注入得到的源區(qū)的形成，故可謀求制造工序的簡化。SiC是非常硬的材料，必須以高能量且以多級方式使注入能量變化來進行離子注入，需要花費很多時間，但利用本實施形態(tài)可省略源區(qū)形成用的離子注入工序，可謀求制造工序的簡化和制造成本的削減。
再者，在本實施形態(tài)中，即使不形成凹部，也可從源電極211經接觸區(qū)205對基底層203供給偏壓。SiC是非常硬的材料，在刻蝕中需要花費很多時間，但利用本實施形態(tài)可省略源電極形成用的刻蝕工序，可謀求制造工序的簡化和制造成本的削減。
而且，在本實施形態(tài)的半導體器件中，由于從源電極211不經源區(qū)直接對δ摻雜層204a供給載流子，故不會在半導體器件的工作中導致不良情況。可進一步減少導通電阻。
「半導體器件的制造工序」圖5(a)～(f)是示出第2實施形態(tài)的半導體器件的制造工序的剖面圖。
首先，在圖5(a)中示出的工序中，以從(0001)面起在<11-20>方向上傾斜了8°的面((0001)偏離面)為主面，準備n型雜質(氮)的摻雜濃度約為1×1018cm-3～5×1019cm-3的SiC襯底201，以外延方式生長高電阻SiC層202。此時，例如使用硅烷和丙烷作為原料氣體，使用氫作為運載氣體，使用氮氣作為摻雜氣體，利用熱CVD，以外延方式生長包含其濃度比SiC襯底201的濃度低的雜質(摻雜劑)的高電阻SiC層202。例如，如果制造耐壓為600V的MISFET，則希望高電阻SiC層202的摻雜濃度處于1×1015cm-3～1×1016cm-3的范圍內，厚度為10μm以上。
其次，例如使用硅烷和丙烷作為原料氣體，使用氫作為運載氣體，使用三甲基鋁(TMA)作為摻雜氣體，利用熱CVD，以外延方式生長p型的基底層203。此時，較為理想的是，基底層203中的摻雜濃度約為2×1017cm-3、厚度約為2μm。
其次，在圖5(b)中示出的工序中，在高電阻SiC層202的一部分中進行作為p型雜質的鋁(Al)或硼(B)的離子注入，形成高濃度p型的接觸區(qū)205。在接觸區(qū)205的形成中，首先利用CVD法等在基底層203上淀積成為注入掩摸的厚度約為3μm的氧化硅膜(未圖示)，利用光刻和干法刻蝕對氧化硅膜中形成接觸區(qū)205的部分進行開口。其后，為了減少注入缺陷，將襯底溫度保持于500℃以上的高溫，進行Al或B的離子注入，在離子注入之后，利用氫氟酸除去全部的氧化硅膜。接觸區(qū)205的深度約為300nm，摻雜濃度最好約為1×1018cm-3。其后，在氬等的惰性氣體中在1700℃左右進行約30分的激活退火。
接著，在圖5(c)中示出的工序中，利用反應性離子刻蝕(RIE)形成貫通基底層203并到達高電阻SiC層202的槽202。
其次，沿槽206的壁面，即，在高電阻SiC層202、基底層203和接觸區(qū)205的各表面上形成作為MISFET的溝道的多重δ摻雜層204x。多重δ摻雜層204x成為下述的結構以2個周期交替地層疊了厚度為40nm的非摻雜層204b和n型摻雜劑的峰值濃度為1×1018cm-3、厚度約為10nm的δ摻雜層204a，再在其上層疊了厚度約為40nm的非摻雜層204b。
在這樣的結構的制造時，使用在專利申請2001-566193號的說明書和附圖中公開了的結晶生長裝置和結晶生長方法。即，在熱CVD的生長爐內設置SiC襯底，流過氫和氬作為稀釋氣體，在生長爐中導入丙烷和硅烷氣體作為原料氣體。將生長爐內的壓力保持于0.0933MPa，將襯底溫度控制為1600℃。在該狀態(tài)下，以外延方式生長厚度為40nm的非摻雜層204b。在摻雜層的形成中，除了上述的稀釋氣體、原料氣體外，還以脈沖狀對生長爐供給氮作為摻雜氣體。在這樣的狀態(tài)下，以外延方式生長厚度為10nm的δ摻雜層204a。利用脈沖閥的脈沖的導通、關斷的時間長度或占空比的調整來控制摻雜濃度。利用這樣的方法，交替地淀積3層的非摻雜層204b和2層的δ摻雜層204a，形成多重δ摻雜層204x。
其次，在圖5(d)中示出的工序中，通過對多重δ摻雜層204x(非摻雜層204b)的表面進行熱氧化，形成氧化硅膜208x。此時，例如在石英管內設置SiC襯底，以2.5(l/min)的流量在石英管中導入鼓泡了的氧，通過在將襯底溫度保持于1100℃的狀態(tài)下進行3小時的熱氧化，形成厚度約40nm的熱氧化膜。
其次，在氧化硅膜208x上利用蒸鍍法形成柵電極210。此時，例如利用LPCVD法，使用二硅烷和氫作為原料氣體，使用磷化氫或乙硼烷作為摻雜氣體，在表面上淀積了n型或p型的低電阻的多晶硅膜后，利用光刻和干法刻蝕對多晶硅膜進行構圖，形成填埋槽206的柵電極210。
其次，在SiC襯底201的背面上利用蒸鍍法形成由厚度200nm的鎳膜構成的漏電極212。在以后形成了源電極后進行漏電極212的熱處理。
其次，在圖5(e)中示出的工序中，在利用光刻在氧化硅膜208x上形成了對打算形成源電極的區(qū)域開了口的抗蝕劑膜(未圖示)后，利用氫氟酸刻蝕，對氧化硅膜208x進行構圖，形成柵絕緣膜208。其次，在留下了抗蝕劑膜的狀態(tài)下，利用真空蒸鍍等在襯底上依次淀積了厚度200nm的鎳膜(Ni膜)后，利用剝離(liftoff)留下鎳膜211x。
其次，在圖5(f)中示出的工序中，例如在氮等的惰性氣體氣氛中在溫度1000℃、2分間的條件下，對Ni膜211x進行熱處理。在該熱處理時，產生鎳(Ni)與碳化硅(SiC)的相互擴散和反應，形成主要由硅化鎳構成的源電極211。而且，多重δ摻雜層204x中未取入源電極211內的部分成為溝道層204。此時，SiC襯底201的背面的鎳膜也成為硅化鎳，形成漏電極212。
使用本實施形態(tài)的制造方法試制柵長為2μm、總柵寬為2.1mm的槽型MISFET，在測定其特性時，得到了在柵電壓為5V、漏、源電壓為2V下漏電流為9.5mA這樣的特性。該值是與利用離子注入形成了源區(qū)的現有的槽型MISFET大致相同的漏電流。此外，關斷狀態(tài)下的源、漏間的耐壓為600V。
在本實施形態(tài)中，由層疊極薄的摻雜層204a和比較厚的非摻雜層204b而構成的多重δ摻雜層204x形成了溝道層204。因而，在溝道層204中，由于因量子效應的緣故從δ摻雜層204滲透的載流子飛越結晶性高、雜質離子散射少的非摻雜層204b，故可得到溝道遷移率高的溝道層204。
在本實施形態(tài)的MISFET中，源電極211實質上只與溝道層204中的δ摻雜層204a進行歐姆接觸而未與非摻雜層204b進行歐姆接觸，但由于從δ摻雜層204a對非摻雜層204b供給載流子，故可得到充分高的漏電流。
—第3實施形態(tài)—圖6是示出第3實施形態(tài)的橫型的p溝道型MISFET的概略的結構的剖面圖。如該圖中所示，在摻了濃度為1×1018原子·cm-3的氮(n型雜質)的n型的SiC襯底301上具備摻了平均濃度約為1×1017原子·cm-3的氮的n型的基底區(qū)302；在基底區(qū)302內形成的多重δ摻雜層304(有源區(qū))；在多重δ摻雜層304上形成的由SiO2構成的柵絕緣膜308；在柵絕緣膜308上形成的由Ni合金膜構成的柵電極310；由與多重δ摻雜層304和基底區(qū)302接觸的Ni合金膜構成的源電極311a和漏電極311b；以及由與SiC襯底301的背面進行歐姆接觸的Ni合金膜構成的背面電極312。
如在圖6的左上放大地示出的那樣，交替地層疊包含高濃度(例如1×1018原子·cm-3)的鋁的厚度約為10nm的3個作為p型摻雜層的δ摻雜層304a和由非摻雜的SiC單晶構成的厚度約為40nm的非摻雜層304b構成了多重δ摻雜層304。而且，因為將p型摻雜層304a形成得很薄，以致能進行由量子效應引起的朝向非摻雜層304b的載流子的滲透，故可發(fā)揮在特愿2002-500456號等中所記載的效果。
而且，在本實施形態(tài)的MISFET中，沒有設置在特愿2002-500456號中公開了的MISFET(參照該文獻的圖1)那樣的源區(qū)或漏區(qū)。而且，由于源電極311a和漏電極311b侵入到襯底內，實質上與p型摻雜層304a進行歐姆接觸，故與第1、第2實施形態(tài)同樣，可發(fā)揮不需要形成源區(qū)等用的離子注入工序的效果。
雖然省略了本實施形態(tài)中的MISFET的制造工序的圖示，但在特愿2002-500456號的第1實施形態(tài)中的制造方法中，不進行形成源區(qū)和漏區(qū)用的離子注入工序，而是在打算形成襯底上的源電極和漏電極的區(qū)域中形成Ni膜，利用Ni膜的熱處理使Ni在襯底內擴散，形成由鎳合金膜構成的源電極、漏電極。
即，即使對于具有由多重δ摻雜層構成的溝道層的橫型的MISFET，通過應用本發(fā)明，也可省略形成源區(qū)或漏區(qū)用的離子注入工序，可謀求制造成本的削減。
—第4實施形態(tài)—圖7是示出本發(fā)明的第4實施形態(tài)中的ACCUFET的結構的剖面圖。如該圖中所示，在摻了濃度為1×1018原子·cm-3的鋁(p型雜質)的p型的SiC襯底401上具備摻了平均濃度約為1×1017原子·cm-3的鋁的p型的下部區(qū)域402；在下部區(qū)域402內形成的摻了平均濃度約為1×1017原子·cm-3的氮的n型的多重δ摻雜層404(有源區(qū))；在多重δ摻雜層404上形成的由SiO2構成的柵絕緣膜408；在柵絕緣膜408上形成的由Ni合金膜構成的柵電極410；由分別與多重δ摻雜層404和下部區(qū)域402接觸的Ni合金膜構成的源電極411a和漏電極411b；以及由與SiC襯底401的背面進行歐姆接觸的Al/Ni層疊膜構成的背面電極412。
如在圖7的右方放大地示出的那樣，交替地層疊包含高濃度(例如1×1018原子·cm-3)的氮的厚度約為10nm的3個δ摻雜層404a和由非摻雜的SiC單晶構成的厚度約為40nm的非摻雜層404b構成了多重δ摻雜層404。而且，因為將δ摻雜層404a形成得很薄，以致能進行由量子效應引起的朝向非摻雜層404b的載流子的滲透，故可發(fā)揮在特愿2002-500456號等中所記載的效果。即，在工作時，由于量子效應的緣故，在δ摻雜層404a中產生量子能級，在δ摻雜層404a中局部存在的電子的波動函數具有某種程度的擴展。其結果，電子成為不僅在δ摻雜層404a中存在而且在非摻雜層404b中也存在那樣的分布狀態(tài)。在該狀態(tài)下，如果多重δ摻雜層404的電位被提高、由于量子效應的緣故成為電子從δ摻雜層404a擴展到非摻雜層404b中的狀態(tài)，則不斷地對δ摻雜層404a、非摻雜層404b供給電子。而且，由于電子流過雜質濃度低的非摻雜層404b，故由于雜質離子散射減少的緣故，可得到高的溝道遷移率。另一方面，由于在關斷狀態(tài)下多重δ摻雜層404整體被耗盡，在多重δ摻雜層404中不存在電子，故利用雜質濃度低的非摻雜層404b來規(guī)定耐壓，在多重δ摻雜層404整體中可得到高的耐壓值。于是，在以利用多重δ摻雜層404在源、漏間流過大電流的方式構成的ACCUFET中，可同時實現高的溝道遷移率和高的耐壓。
而且，在本實施形態(tài)的ACCUFET中，沒有設置在在特愿2002-500456號中公開了的ACCUFET(參照該文獻的圖7)那樣的源區(qū)或漏區(qū)。而且，由于源電極411a和漏電極411b侵入到襯底內，實質上與δ摻雜層404a進行歐姆接觸，故與第1、第2實施形態(tài)同樣，可發(fā)揮不需要形成源區(qū)等用的離子注入工序的效果。
雖然省略了本實施形態(tài)中的MISFET的制造工序的圖示，但在特愿2002-500456號的第1實施形態(tài)中的制造方法中，不進行形成源區(qū)和漏區(qū)用的離子注入工序，而是在打算形成襯底上的源電極和漏電極的區(qū)域中形成Ni膜，利用Ni膜的熱處理使Ni在襯底內擴散，形成由鎳合金膜構成的源電極、漏電極。
即，即使對于具有由多重δ摻雜層構成的溝道層的橫型的ACCUFET，通過應用本發(fā)明，也可省略形成源區(qū)或漏區(qū)用的離子注入工序，可謀求制造成本的削減。
—第5實施形態(tài)—圖8是示出作為與本發(fā)明的第5實施形態(tài)有關的功率半導體器件的肖特基二極管的概略的結構的剖面圖。
如該圖中所示，在作為以(0001)偏離面為主面的n型的SiC襯底的SiC襯底501的主面上設置了用與在第1實施形態(tài)中已說明的方法基本上相同的方法形成的多重δ摻雜層504(有源區(qū))。交替地層疊由氮濃度約為5×1015原子·cm-3、厚度約為40nm的3個非摻雜層504b(低濃度層)和氮的峰值濃度為1×1018cm-3、厚度約為10nm的3個δ摻雜層504a(高濃度層)形成了多重δ摻雜層504。SiC襯底501的厚度為100μm，未對SiC襯底501進行摻雜，大致呈半絕緣性狀態(tài)。
在此，在本實施形態(tài)中，不在多重δ摻雜層504上設置肖特基電極506，而是在其側方設置了肖特基電極506。即，對多重δ摻雜層504進行挖坑，形成到達SiC襯底501的的槽，在該槽的側面上設置了由與多重δ摻雜層504的δ摻雜層504a和非摻雜層504b的各側面進行肖特基接觸的Ni合金構成的肖特基電極506。此外，在與肖特基電極506隔開某個間隔的區(qū)域中設置了由分別與多重δ摻雜層504和SiC襯底501接觸的Ni合金膜構成的歐姆電極508。肖特基電極506與引出用摻雜層508的間隔約為10μm。
本實施形態(tài)的肖特基二極管的作用如特愿2001-566193號的說明書中的第3實施形態(tài)的說明中所記載的那樣，可將作為多重δ摻雜層504整體的電阻值維持得較小，可實現低功耗、大電流。
而且，在本實施形態(tài)中，不需要在特愿2001-566193號中記載的肖特基二極管中設置的引出用摻雜層(參照該文獻的圖8)。即，由于不需要形成引出用摻雜層用的離子注入工序，故與第1、第2實施形態(tài)同樣，可發(fā)揮削減制造成本的效果。
利用以下的順序形成圖8中示出的肖特基二極管的結構。首先，在結晶裝置內設置半絕緣性的SiC襯底501，進行在第1實施形態(tài)中已說明的CVD，在SiC襯底501上交替地使厚度約為40nm的非摻雜層504b和厚度約為10nm的δ摻雜層504a進行外延生長，形成多重δ摻雜層504。其次，利用干法刻蝕除去多重δ摻雜層504和SiC襯底501的一部分，形成槽。其后，利用Ni膜的形成和熱處理，在多重δ摻雜層504上形成由Ni合金構成的歐姆電極508。其次，在槽的側壁上形成由Ni合金構成的肖特基電極506。歐姆電極508的形成方法如在第1實施形態(tài)中已說明的那樣。
—第6實施形態(tài)—圖9是示出作為與本發(fā)明的第6實施形態(tài)有關的功率半導體器件的MESFET的概略的結構的剖面圖。
如該圖中所示，在作為以(0001)偏離面為主面的n型的SiC襯底的SiC襯底601的主面上設置了用與在第1實施形態(tài)中已說明的方法基本上相同的方法形成的多重δ摻雜層604(有源區(qū))。交替地層疊由氮濃度約為5×1015原子·cm-3、厚度約為40nm的3個非摻雜層604b(低濃度層)和氮的峰值濃度為1×1018cm-3、厚度約為10nm的3個δ摻雜層604a(高濃度層)形成了多重δ摻雜層604。SiC襯底601的厚度為100μm，未對SiC襯底601進行摻雜，大致呈半絕緣性狀態(tài)。
此外，在本實施形態(tài)中，在多重δ摻雜層604的最上部的非摻雜層604b上設置了作為由與非摻雜層604b進行肖特基接觸的Ni合金構成的肖特基電極的柵電極608、作為由夾住柵電極608而互相對置的Ni合金構成的歐姆電極的源電極609a和漏電極609b。此外，柵電極608的柵長約為1μm。
在本實施形態(tài)的MESFET的工作時，由于量子效應的緣故，在δ摻雜層604a中產生量子能級，在δ摻雜層604a中局部存在的電子的波動函數具有某種程度的擴展。其結果，電子成為不僅在δ摻雜層604a中存在而且在非摻雜層604b中也存在那樣的分布狀態(tài)。在該狀態(tài)下，如果多重δ摻雜層604的電位被提高、由于量子效應的緣故成為電子從δ摻雜層604a擴展到非摻雜層604b中的狀態(tài)，則不斷地對δ摻雜層604a、非摻雜層604b供給電子。而且，由于電子流過雜質濃度低的非摻雜層604b，故由于雜質離子散射減少的緣故，可得到高的溝道遷移率。另一方面，由于在關斷狀態(tài)下多重δ摻雜層604整體被耗盡，在多重δ摻雜層604中不存在電子，故利用雜質濃度低的非摻雜層604b來規(guī)定耐壓，在多重δ摻雜層604整體中可得到高的耐壓值。于是，在以利用多重δ摻雜層604在源、漏間流過大電流的方式構成的MESFET中，可同時實現高的溝道遷移率和高的耐壓。
而且，由于在不進行源區(qū)或漏區(qū)的形成的情況下可維持與多重δ摻雜層604的各δ摻雜層604a的實質性的歐姆接觸，故既可維持制造成本的廉價，又可流過大電流，可提高作為功率器件的價值。
利用以下的順序形成圖9中示出的MESFET的結構。首先，在結晶裝置內設置半絕緣性的SiC襯底601，進行在第1實施形態(tài)中已說明的CVD，在SiC襯底601上交替地使3個非摻雜層604b和2個δ摻雜層604a進行外延生長，形成多重δ摻雜層604。其次，在襯底上形成Ni膜。然后，通過在第1實施形態(tài)中已說明的條件下進行熱處理，形成與多重δ摻雜層604和SiC襯底601接觸的源電極609a、漏電極609b。源電極609a、漏電極609b與多重δ摻雜層604的δ摻雜層604a進行了歐姆接觸。其次，在襯底上形成由Ni合金構成的柵電極608。在柵電極608的形成后，不進行上述那樣的熱處理，保持于柵電極608與多重δ摻雜層604的最上部的非摻雜層604b進行肖特基接觸的狀態(tài)。
—第7實施形態(tài)—圖10是示出在本發(fā)明的第7實施形態(tài)中的SiC襯底上集成了在上述各實施形態(tài)中已說明的肖特基二極管、MESFET、MISFET及電容器和電感器而構成的半導體器件(半導體集成電路裝置)的剖面圖。
在作為4H-SiC襯底的SiC襯底701上從下方起按順序設置了包含低濃度的n型雜質(氮)的第1低濃度摻雜層715；交替地層疊包含高濃度的n型雜質(氮)的δ摻雜層和非摻雜層而構成的第1多重δ摻雜層712(有源區(qū))；包含低濃度的p型雜質(鋁)的第2低濃度摻雜層716；以及交替地層疊包含高濃度的p型雜質(鋁)的δ摻雜層和非摻雜層而構成的第2多重δ摻雜層713(有源區(qū))，除去上述第2多重δ摻雜層713和第2低濃度摻雜層716的一部分區(qū)域，第1多重δ摻雜層712在襯底上露出。而且，設置了在各元件中劃分各多重δ摻雜層712、713和各低濃度摻雜層715、716用的、在槽中填埋氧化硅膜而構成的元件隔離區(qū)711。再有，低濃度摻雜層715、716也可都是非摻雜層。
在此，如在圖10的下方放大地示出的那樣，交替地層疊包含高濃度(例如1×1018原子·cm-3)的氮的厚度約為10nm的2個δ摻雜層712a和由非摻雜的4H-SiC單晶構成的厚度約為40nm的2個非摻雜層712b構成了第1多重δ摻雜層712。另一方面，交替地層疊包含高濃度(例如1×1018原子·cm-3)的鋁的厚度約為10nm的2個作為p型摻雜層的δ摻雜層713a和由非摻雜的4H-SiC單晶構成的厚度約為40nm的2個非摻雜層713b構成了第2多重δ摻雜層713。將δ摻雜層712a、p型摻雜層713a形成得很薄，以致能進行由量子效應引起的朝向非摻雜層712b、713b的載流子的滲透。
本實施形態(tài)的半導體器件，如上所述，具備交替地層疊了δ摻雜層712a、713a和非摻雜層712b、713b的層疊部(多重δ摻雜層)。如后述那樣，可使用在專利申請2000-58964號或專利申請2000-06210號的說明書和附圖中公開了的結晶生長裝置和結晶生長方法來得到這樣的交替地層疊高濃度摻雜層(δ摻雜層)和低濃度摻雜層(非摻雜層)而構成的結構。具體地說，同時進行使用了脈沖閥的摻雜氣體的供給(稱為脈沖摻雜)和原料氣體的供給，使用了在原地(in-situ)摻雜的外延生長法。
此外，在SiC襯底701中第1多重δ摻雜層712露出的部分上設置了肖特基二極管720(整流元件)和MESFET730(功率放大器)，在SiC襯底701中第2多重δ摻雜層713在最上部存在的部分上設置了nMISFET740(開關元件)、電容器750(電容元件)和電感器760(感應元件)。即，在1個SiC襯底701上設置了構成處理通信電路中的高頻信號的主放大器的MESFET、二極管、電容器、電感器或在通常的信號處理部等中被配置的MISFET。
上述肖特基二極管720具備由與第1多重δ摻雜層712進行肖特基接觸的鎳(Ni)合金構成的肖特基電極721和由與第1多重δ摻雜層712的δ摻雜層712a進行歐姆接觸的鎳(Ni)合金構成的歐姆電極723。
上述MESFET730具備由與成為第1多重δ摻雜層712的最上層的非摻雜層712b進行肖特基接觸的鎳(Ni)合金構成的肖特基電極732以及在第1多重δ摻雜層712中位于柵電極732的兩側方的區(qū)域上設置的、與第1多重δ摻雜層712的各δ摻雜層712a進行歐姆接觸的源電極734和漏電極735。
上述nMISFET740具備在第2多重δ摻雜層713上形成的由SiO2構成的柵絕緣膜741；柵絕緣膜741形成的由Ni合金膜構成的柵電極742；以及與第2多重δ摻雜層713的各p型摻雜層713a進行歐姆接觸的由Ni合金膜構成的源電極744和漏電極745。再有，在第1多重δ摻雜層712的某個區(qū)域中通過形成絕緣柵電極、源、漏電極等，當然也可設置pMISFET。
上述電容器750具備在第2多重δ摻雜層713上設置的由SiN膜構成的基底絕緣膜751；在該基底絕緣膜751設置的由鉑(Pt)膜構成的下部電極752；在下部電極752上設置的由BST等的高介電常數膜構成的電容絕緣膜753；以及夾住電容絕緣膜753與下部電極752對置的由鉑(Pt)膜構成的上部電極754。
上述電感器760具備在第2多重δ摻雜層713上設置的由SiN膜構成的電介質膜761和在該電介質膜761上形成的由螺旋狀的Cu膜構成的導體膜762。在此，導體膜762的寬度約為9μm，厚度約為4μm，導體膜762相互間的間隙約為4μm。都是，因為SiC襯底701的耐熱性好，而且熱傳導率也高，故根據電流的大小，可實現導體膜762的微細化，也可作成更微細的圖形、例如寬度約為1～2μm，間隙約為1～2μm的形狀。
此外，在襯底上形成了由氧化硅膜構成的層間絕緣膜770，在層間絕緣膜770上設置了由鋁合金膜、Cu合金膜等構成的布線(未圖示)。而且，上述各元件720、730、740、750、760的導體部經由填埋在層間絕緣膜770中形成的接觸孔的鋁合金膜構成的接點771連接到布線上，構成了基站等的通信系統用裝置內的各電路。
但是，沒有必要在1個SiC襯底上設置了1個通信系統用裝置內的全部的電路，假定也可在另外的襯底(硅襯底)上設置某個電路。例如，由于通信系統用裝置中的發(fā)送放大部和接收放大部等必須有功率元件，故在SiC襯底上設置，但可在硅襯底上設置不需要功率元件的基頻處理部。
在本實施形態(tài)中，如圖10中所示，在1個SiC襯底內安裝了通信系統用裝置內的器件中主要的部分，對必要的電路實現了小型化。因而，可使通信系統用裝置內的各電路實現小型化，而且，由于其整體的厚度不過是層疊膜或層間絕緣膜的厚度加上SiC襯底的厚度，故通信系統用裝置整體成為非常薄的結構。即，可謀求通信系統用裝置本身的尺寸的小型化。特別是如圖10中所示，因為可將肖特基二極管作成橫型結構，在1個SiC襯底上設置MESFET、肖特基二極管、MISFET等，故集成化變得容易。此外，由于也可在共同的SiC襯底上安裝電感器、電容器等的無源元件，故可謀求進一步的小型化。
而且，作為半導體集成電路整體，由于盡可能不設置利用對SiC層的離子注入形成的摻雜層，故可省略特別需要花費很多時間的對SiC層的離子注入工序，可謀求削減制造成本。
此外，由于能確保在SiC襯底上形成的MESFET或肖特基二極管的正常的工作的溫度為400℃左右，故大幅度地緩和了因以在現有的Si襯底上設置的FET為前提的情況下的150℃那樣的嚴格的溫度的上限導致的各種制約。即，在本實施形態(tài)中，因為在SiC襯底上的MESFET、肖特基二極管的耐熱性高，故即使以很接近的方式配置全部的元件，也幾乎不產生因耐熱性導致的不良情況。此外，因為可大幅度地使電路小型化，故可確?；緝鹊呐渲玫母叩淖杂啥?，而且，因為SiC襯底的熱傳導率高，散熱性也良好，故可容易地避免電路內的各元件受到因功率放大器的散熱引起的不良影響。
因而，可提供具備大功率、高耐壓的特性且適合于通信系統中的基站或移動局等的裝置的半導體器件。而且，因為SiC襯底的耐熱性好，故在基站中配置了該半導體器件的情況下，由于即使不特別設置冷卻能力大的冷卻裝置也能耐受長期的使用，故可降低冷卻用設備的設置成本和電力等的運行成本。此外，在移動局中配置了該半導體器件的情況下，即使以接近的方式配置電感器等的發(fā)熱性元件和MESFET，也可抑制起因于使用了GaAs襯底的情況的那樣的溫度上升的特性的惡化。因而，緩和了半導體器件的移動局內的配置關系的制約，可謀求移動局整體的小型化。
此外，通過在共同的SiC襯底上使基站或移動局等的通信系統用裝置中的多個元件實現集成化，可省略部件裝配的工夫，可謀求削減半導體器件的制造成本。再者，因為具有層疊了δ摻雜層和低濃度摻雜層的層疊部的元件的器件的可靠性提高了，故可知能預期成品率的提高，也可謀求因成品率的提高帶來的成本的降低。
再有，特別是在將半導體器件應用于處理GHz數量級的高頻信號的裝置的情況下，最好利用BCB膜(苯并環(huán)丁烯膜)構成上述電感器60的電介質膜61。所謂BCB膜，指的是在結構中包含將BCB-DVS單體溶解于溶劑中并進行了涂敷后進行烘烤得到的BCB的膜。BCB膜具有相對介電常數小到約2.7、且在1次的涂敷中能容易地形成約30μm厚的膜的特征。因為BCB膜的tanδ在60GHz下約為0.006，比SiO2的tanδ小約1個數量級，故BCB膜特別是作為構成電感器或微帶線路的電介質膜可發(fā)揮優(yōu)良的特性。
「制造工序」其次，一邊參照圖11(a)～圖13(b)，一邊說明本實施形態(tài)中的半導體器件的制造工序。在此，圖11(a)～(c)是示出本實施形態(tài)的半導體器件的制造工序中從第1、第2層疊部的形成到元件隔離區(qū)的形成為止的工序的剖面圖。圖12(a)、(b)是示出本實施形態(tài)的半導體器件的制造工序中從絕緣膜的形成到各元件的電極或導體膜的形成為止的工序的剖面圖。圖13(a)、(b)是示出本實施形態(tài)的半導體器件的制造工序中從電容器的上部電極的形成到朝向各元件的導體部的接觸孔的形成為止的工序的剖面圖。再有，本實施形態(tài)中的結晶生長裝置和結晶生長方法是基于在專利申請2000-58964號或專利申請2000-06210號的說明書和附圖中公開了的結構或方法。
首先，在圖11(a)中示出的工序中，準備p型的SiC襯底701。在本實施形態(tài)中，作為SiC襯底701，使用主面具有與{11-20}面(A面)一致的方位的4H-SiC襯底。但是，也可使用主面具有從(0001)面(C面)起偏移了幾度的方位的SiC襯底。
然后，在由流量為5(l/min)的氧進行了鼓泡的水蒸氣氣氛中，在1100℃下對SiC襯底710進行3小時的熱氧化，在表面上形成了厚度約為40nm的熱氧化膜后，利用緩沖氫氟酸(氫氟酸氟化銨水溶液＝1∶7)除去該熱氧化膜。然后，在CVD裝置的反應室內設置SiC襯底701，將反應室內減壓到約10-6Pa(≅10-8Torr)]]>的真空度。其次，在反應室內供給流量為2(l/min)的氫氣和流量為1(l/min)的氬氣作為稀釋氣體，將反應室內的壓力設定為0.0933MPa，將襯底溫度控制為1600℃。一邊將前提和氬氣的流量保持于上述的恒定值，一邊在反應室內導入流量為2(l/min)的丙烷氣體和流量為3(l/min)的硅烷氣體作為原料氣體。用流量為50(l/min)的氫氣稀釋了原料氣體。然后，一邊在反應室內供給原料氣體和稀釋氣體，一邊通過以脈沖狀供給作為n型雜質的氮(摻雜氣體)，利用外延生長在SiC襯底701的主面上形成厚度約為1200nm的第1低濃度摻雜層715。在此，例如將氮容納在高壓氣瓶中作為摻雜氣體，在高壓氣瓶與摻雜氣體供給用管道之間設置脈沖閥。然后，通過一邊供給原料氣體和稀釋氣體，一邊重復開閉脈沖閥，在反應室內的SiC襯底701的正上方以脈沖狀供給摻雜氣體。再有，也可形成非摻雜層來代替第1低濃度摻雜層715。
其次，在第1低濃度摻雜層715上利用外延生長形成厚度約為10nm的δ摻雜層712a(高濃度摻雜層)。在此，在形成低濃度摻雜層715時，縮短打開了脈沖閥的期間(脈沖寬度)，在形成δ摻雜層712a時，延長打開了脈沖閥的期間(脈沖寬度)，由此可容易地實現雜質濃度的高低差。
然后，如果結束了δ摻雜層712a的外延生長，則停止摻雜氣體的供給，即，通過在完全關閉脈沖閥的狀態(tài)下在SiC襯底701上供給丙烷氣體和硅烷氣體，在SiC襯底701的主面上外延生長由非摻雜的SiC單晶構成的厚度約為40nm的非摻雜層712b(低濃度摻雜層)。
這樣，在供給原料氣體的同時開閉脈沖閥，通過分別重復3次由導入摻雜氣體引起的δ摻雜層712a的形成和由不供給摻雜氣體而只供給原料氣體引起的非摻雜層712b的形成，形成交替地層疊各3層δ摻雜層712a和非摻雜層712b而構成的第1多重δ摻雜層712。此時，在最上層形成非摻雜層712b，使其厚度比其它的非摻雜層712b厚了約10nm。第1多重δ摻雜層712中的平均的氮濃度約為1×1017原子·cm-3，第1多重δ摻雜層712的總厚度約為190nm。
其次，使原料氣體和稀釋氣體為原有狀態(tài)，通過將摻雜氣體轉換為包含作為p型雜質的鋁的氣體(摻雜氣體)，在第1多重δ摻雜層712上形成厚度約為1200nm的低濃度摻雜層716。在此，使用包含約10％的三甲基鋁(Al(CH3)3)的氫氣作為摻雜氣體。
然后，與形成上述的第1多重δ摻雜層712時的順序同樣，在供給原料氣體的同時開閉脈沖閥，通過分別重復3次由導入摻雜氣體(包含三甲基鋁的氫氣)引起的厚度約為10nm的p型摻雜層713a的形成和將脈沖閥定為關閉狀態(tài)由不供給摻雜氣體而只供給原料氣體引起的厚度約為40nm的非摻雜層713b的形成，形成交替地層疊3個周期的p型摻雜層713a和非摻雜層713b而構成的第2多重δ摻雜層713。此時，在最上層形成非摻雜層713b，使其厚度比其它的非摻雜層713b厚了約10nm。第2多重δ摻雜層713中的平均的鋁濃度約為1×1017原子·cm-3，第2多重δ摻雜層713的熱氧化結束后的總厚度約為190nm。
其次，在圖11(b)中示出的工序中，利用有選擇的刻蝕，除去第2多重δ摻雜層713和第2低濃度摻雜層716中打算形成肖特基二極管720和MESFET730的區(qū)域，使第1多重δ摻雜層712在打算形成肖特基二極管720和MESFET730的區(qū)域上露出。
其次，在圖11(c)中示出的工序中，在襯底上形成形成元件隔離區(qū)用的槽，在槽內填埋氧化硅膜，形成元件隔離區(qū)711。
其次，在圖12(a)中示出的工序中，在襯底上除去了注入掩摸后，在利用等離子CVD法形成了厚度約為0.4μm的SiN膜后，對SiN膜進行構圖，在第2多重δ摻雜層713中打算形成電容器750和電感器760的區(qū)域上形成基底絕緣膜751和電介質膜761。
其次，在圖12(b)中示出的工序中，在MISFET形成區(qū)域中，在約1100℃的溫度下，通過對第2多重δ摻雜層713的最上層的非摻雜層713b的表面部(約10nm的厚度部分)進行熱氧化，形成由厚度約為20nm的熱氧化膜構成的柵絕緣膜741。除去柵絕緣膜741中打算形成源電極和漏電極的部分，設置開口部，利用真空蒸鍍法在開口部中淀積了成為源電極744和漏電極745的Ni膜后，構圖為電極形狀。此時，在肖特基二極管720的第1多重δ摻雜層712上也淀積了成為歐姆電極723、源電極734和漏電極735的Ni膜后，分別構圖為電極形狀。再者，通過在與第1、第2實施形態(tài)相同的條件下進行熱處理，使Ni膜的Ni在多重δ摻雜層內擴散，形成與各多重δ摻雜層中的高濃度摻雜層進行歐姆接觸的源電極734、744、漏電極735、745。接著，在柵絕緣膜741上蒸鍍鎳(Ni)合金膜，形成由鎳合金膜構成的柵長約為1μm的柵電極742。此外，在形成第1多重δ摻雜層712的肖特基二極管720、MESFET730的區(qū)域上進行鎳(Ni)的蒸鍍，形成由鎳構成的肖特基電極721和肖特基柵電極732，同時在電容器750的基底絕緣膜751上進行鉑(Pt)的蒸鍍，形成由鉑構成的下部電極752。
其次，在打算形成電感器760的區(qū)域中形成了減壓螺旋狀的開口的抗蝕劑膜后，在其上淀積約4μm的Cu膜，進行剝離，在電介質膜761上留下螺旋狀的導體膜762。再有，也可利用鋁合金膜構成導體膜來代替Cu膜。此時，在淀積了鋁合金膜后，利用采用了Cl2氣體和BCl3氣體的RIE干法刻蝕對鋁合金膜進行構圖，形成螺旋狀的導體膜762。
其次，在圖13(a)中示出的工序中，在利用濺射法在電容器750的下部電極上形成了BST膜后，利用蒸鍍法在BST膜上形成鉑(Pt)膜。然后，將鉑膜和BST膜構圖為規(guī)定的形狀，形成上部電極754和電容絕緣膜753。
其次，在圖13(b)中示出的工序中，在襯底上淀積由氧化硅膜構成的層間絕緣膜770，在層間絕緣膜770中形成分別到達肖特基二極管720的肖特基電極721個歐姆電極723、MESFET730的肖特基電極732、源電極734和漏電極735、nMISFET的柵電極742、源電極744和漏電極745、電容器750的上部電極754和下部電極752、電感器780的導體膜762的螺旋狀的中心部和外周側端部的接觸孔774。
其后，在各接觸孔774和層間絕緣膜770上形成了鋁合金膜后，通過對其進行構圖，可得到圖10中示出的半導體器件。
這樣，利用本實施形態(tài)的制造方法，既可盡可能不進行對SiC層的離子注入工序，又可容易地在1個SiC襯底上設置肖特基二極管、MESFET、MISFET、電阻元件、電感器等。特別是，如上所述，因為可將MESFET、肖特基二極管等的有源元件作成橫型結構，在共同的SiC襯底內設置MESFET、肖特基二極管，故集成化變得容易。此外，由于也能在共同的SiC襯底上安裝電感器等的無源元件，可謀求進一步的小型化。
—其它的實施形態(tài)—在上述各實施形態(tài)中，從Ni膜擴散到由SiC構成的多重δ摻雜層的高濃度摻雜層從而形成了進行歐姆接觸的電極，但除了Ni膜外，也可使用Ti膜、W膜、TiW膜、TiN膜、Al膜、AlNi膜、TiAl膜等。再有，為了進行完全的歐姆接觸，在多重δ摻雜層為n型層的情況下，最好使用Ni膜、Ti膜、W膜、TiW膜等作為電極，在多重δ摻雜層為p型層的情況下，最好使用Al膜、AlNi膜、TiAl膜等作為電極。但是，由于有時即使不是在物理上完全的歐姆接觸也能在實用上得到低電阻性，故不限定于以上的組合。特別是為了同時對p型多重δ摻雜層和n型多重δ摻雜層上的電極用金屬膜進行歐姆接觸用的熱處理，最好在任一個區(qū)域上設置相同的材質的金屬膜。
再有，在SiC層的情況下，由于鎳從Ni膜擴散的緣故而形成硅化鎳層，但在由其它的材料、例如Ti膜形成源電極的情況下，可認為鈦在SiC層內擴散而形成碳化鈦。由于金屬在SiC層內擴散的緣故而形成某種合金或混合體，但只要是具有金屬在多重δ摻雜層內擴散的特性且可得到低電阻性的電極的材質，可使用任一種金屬膜。
在上述各實施形態(tài)中，設置了使用SiC襯底作為襯底且以SiC層為有源層來工作的有源元件，但不僅可將上述各實施形態(tài)應用于在SiC襯底上設置的半導體器件，而且可可將上述各實施形態(tài)應用于例如在GaN、InP等的化合物半導體襯底上設置的全部半導體器件(由GaN、AlGaN、InGaN、InAlGaN等構成的層作為有源層)。例如，在使用了InP襯底的情況下，可使用AuGe膜等作為電極用導體膜。此外，在使用GaN襯底的情況下，可使用Ti/Pt/Au層疊膜、AuZn/Ni層疊膜等作為電極用導體膜。此時，由于在柵絕緣膜的下方具備層疊了δ摻雜層和低濃度摻雜層(包含非摻雜層)的層疊部的緣故，可謀求溝道遷移率的提高和耐壓的提高，同時可盡可能不進行形成源、漏區(qū)或引出用摻雜層用的離子注入工序。
在上述各實施形態(tài)中，多重δ摻雜層中的高濃度摻雜層(δ摻雜層)至少有2個即可，非摻雜層(低濃度摻雜層)至少有1個即可。
按照本發(fā)明的半導體器件及其制造方法，由于設置了作為多重δ摻雜層構成的有源區(qū)和從有源區(qū)的表面侵入到有源區(qū)內并至少與δ摻雜層接觸的電極，故使用化合物半導體可謀求大功率、高耐壓等的性能高的半導體器件的制造成本的降低。
本發(fā)明的半導體器件可利用于特別是大功率用的功率器件或高頻器件中的MISFET、MESFET、肖特基二極管、電感器等。
權利要求書(按照條約第19條的修改)1.一種半導體器件，其特征在于，具備襯底；有源區(qū)，它是由在上述襯底上設置的化合物半導體構成的有源區(qū)，并且，它是由交替地層疊至少1個第1半導體層和至少2個第2半導體層而構成的，其中，該第1半導體層起到載流子移動區(qū)的功能，該第2半導體層包含其濃度比上述第1半導體層的濃度高的載流子用雜質，而其膜厚比上述第1半導體層的膜厚??；以及至少1個電極，其由從上述有源區(qū)的表面侵入到上述有源區(qū)內而至少與上述各第2半導體層接觸的導體材料構成。
2.如權利要求1中所述的半導體器件，其特征在于上述第2半導體層的載流子用雜質是第1導電型雜質，還具備在上述有源區(qū)上設置的柵絕緣膜；在上述柵絕緣膜上設置的柵電極；與上述有源區(qū)的下表面相接的第2導電型的基區(qū)；以及在上述基區(qū)的上表面上設置的、包含其濃度比上述基區(qū)的濃度高的第2導電型雜質的接觸區(qū)，上述電極在與上述有源區(qū)的至少第2半導體層接觸的同時，還與上述接觸區(qū)接觸，該半導體器件起到MISFET的功能。
3.如權利要求2中所述的半導體器件，其特征在于上述電極起到源電極的功能，還具備與上述襯底的背面接觸的漏電極。
4.如權利要求1中所述的半導體器件，其特征在于還具備在上述有源區(qū)上設置的肖特基柵電極，上述至少1個電極是夾住上述柵電極而設置的源電極和漏電極，該半導體器件起到MESFET的功能。
5.如權利要求1中所述的半導體器件，其特征在于還具備與上述有源區(qū)進行肖特基接觸的肖特基柵電極，上述電極是單一歐姆電極，該半導體器件起到橫型的肖特基二極管的功能。
6.如權利要求1～5的任一項中所述的半導體器件，其特征在于上述化合物半導體層是SiC層。
7.如權利要求6中所述的半導體器件，其特征在于上述至少1個電極由至少包含鎳的導體材料來構成。
8.一種半導體器件的制造方法，是將在襯底上設置的半導體層的一部分作為有源區(qū)的半導體器件的制造方法，其特征在于，包含下述工序在上述襯底上形成交替地層疊至少1個第1半導體層和至少2個第2半導體層而構成的有源區(qū)的工序(a)，其中，上述第2半導體層包含其濃度比上述第1半導體層的濃度高的載流子用雜質，而其膜厚比上述第1半導體層的膜厚??；在上述有源區(qū)上淀積了導體膜后將上述導體膜構圖為電極形狀的工序(b)；以及在上述工序(b)后通過對上述導體膜進行熱處理使其從上述有源區(qū)的表面進入到有源區(qū)內并至少與上述各第2半導體層接觸的電極的工序(c)。
9.如權利要求8中所述的半導體器件的制造方法，其特征在于在上述工序(c)中，使上述電極與上述至少上述各第2半導體層及上述接觸區(qū)進行歐姆接觸。
10.如權利要求8或9中所述的半導體器件的制造方法，其特征在于上述導體膜是至少包含鎳的膜，在上述工序(c)中，在惰性氣體氣氛中在900℃以上的高溫下進行上述熱處理。
權利要求
1.一種半導體器件，其特征在于，具備襯底；有源區(qū)，它是由在上述襯底上設置的化合物半導體構成的有源區(qū)，并且，它是由交替地層疊至少1個第1半導體層和至少2個第2半導體層而構成的，其中，該第1半導體層起到載流子移動區(qū)的功能，該第2半導體層包含其濃度比上述第1半導體層的濃度高的載流子用雜質，而其膜厚比上述第1半導體層的膜厚??；以及至少1個電極，其由從上述有源區(qū)的表面侵入到上述有源區(qū)內而至少與上述各第2半導體層接觸的導體材料構成。
2.如權利要求1中所述的半導體器件，其特征在于還具備在上述有源區(qū)上設置的柵絕緣膜；以及在上述柵絕緣膜上設置的柵電極，上述至少1個電極是源電極或漏電極中的至少某一方，該半導體器件起到MISFET的功能。
3.如權利要求2中所述的半導體器件，其特征在于該半導體器件起到蓄積型MISFET的功能。
4.如權利要求1中所述的半導體器件，其特征在于還具備在上述有源區(qū)上設置的肖特基柵電極，上述至少1個電極是夾住上述柵電極而設置的源電極和漏電極，該半導體器件起到MESFET的功能。
5.如權利要求1中所述的半導體器件，其特征在于還具備與上述有源區(qū)進行肖特基接觸的肖特基柵電極，上述電極是單一歐姆電極，該半導體器件起到橫型的肖特基二極管的功能。
6.如權利要求1～5的任一項中所述的半導體器件，其特征在于上述化合物半導體層是SiC層。
7.如權利要求6中所述的半導體器件，其特征在于上述至少1個電極由至少包含鎳的導體材料來構成。
8.一種半導體器件的制造方法，是將在襯底上設置的半導體層的一部分作為有源區(qū)的半導體器件的制造方法，其特征在于，包含下述工序在上述襯底上形成交替地層疊至少1個第1半導體層和至少2個第2半導體層而構成的有源區(qū)的工序(a)，其中，上述第2半導體層包含其濃度比上述第1半導體層的濃度高的載流子用雜質，而其膜厚比上述第1半導體層的膜厚??；在上述有源區(qū)上淀積了導體膜后將上述導體膜構圖為電極形狀的工序(b)；以及在上述工序(b)后，通過對上述導體膜進行熱處理使其從上述有源區(qū)的表面進入到有源區(qū)內并至少與上述各第2半導體層接觸的電極的工序(c)。
9.如權利要求8中所述的半導體器件的制造方法，其特征在于在上述工序(c)中，使上述電極與上述至少上述各第2半導體層進行歐姆接觸。
10.如權利要求8或9中所述的半導體器件的制造方法，其特征在于上述導體膜是至少包含鎳的膜，在上述工序(c)中，在惰性氣體氣氛中在600℃以上的高溫下進行上述熱處理。
全文摘要
蓄積型MISFET具備在上述SiC襯底(101)上以外延方式生長的高電阻SiC層(102)；阱區(qū)(103)；具有在阱區(qū)(103)的表面區(qū)域上形成的多重δ摻雜層的n型蓄積溝道層(104)；接觸區(qū)(105)；柵絕緣膜(108)；以及柵電極(110)。蓄積溝道層(104)為交替地層疊了非摻雜層(104b)和能進行由量子效應引起的朝向非摻雜層(104b)的載流子的滲透的δ摻雜層(104a)的結構。此外，設置了侵入到蓄積溝道層(104)和接觸區(qū)(105)內以便與接觸區(qū)(105)直接接觸的源電極(111)。由此，不需要由離子注入形成的源區(qū)，減少了制造成本。
文檔編號H01L27/095GK1592950SQ0380152
公開日2005年3月9日 申請日期2003年7月9日 優(yōu)先權日2002年7月11日
發(fā)明者楠本修, 北畠真, 高橋邦方, 山下賢哉, 宮永良子, 內田正雄 申請人:松下電器產業(yè)株式會社