專利名稱：靜電放電防護(hù)電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體技術(shù)的一種防護(hù)電路，尤指一種靜電放電防護(hù)電路。
此外，隨著半導(dǎo)體集成電路元件的尺寸持續(xù)縮小，在深次微米(deepsubmicron)的互補(bǔ)式金氧半晶體管(CMOS)的制造技術(shù)中，不僅通道長度(channel length)需要被縮短，柵極氧化層(gate oxide layer)必需更薄，接面深度(junction depth)變淺、同時井(well)的植入濃度(dopantconcentration)也必需被調(diào)高。但是上述的制程卻往往使得集成電路產(chǎn)品更容易遭受靜電放電(ESD)的損害，因此晶片中必需加入更有效的ESD防護(hù)電路，來釋放ESD電流，以保護(hù)集成電路免于ESD的損害，換言之，即增加集成電路產(chǎn)品的ESD耐壓能力。欲制作出有效的ESD防護(hù)電路，首先必需將適合的ESD保護(hù)元件，設(shè)計并制作于ESD防護(hù)電路的中。其次，通過增加ESD保護(hù)元件的面積，以增加釋放ESD電流的路徑，也是一種直接而有效的方法。然而，在增加ESD保護(hù)元件的面積時，卻必需考量到不可占用太多的晶片面積(chip area)，否則將會違背盡量縮小晶片尺寸的原則。
習(xí)知避免靜電脈沖造成靜電崩潰(electrostatic breakdown)的方法，是利用一金屬氧化半導(dǎo)體場效晶體管(MOSFET)構(gòu)成的寄生二極管(parasitic diode)作為靜電放電保護(hù)電路元件。請參考

圖1，圖1為習(xí)知用來保護(hù)一內(nèi)部電路10的靜電放電保護(hù)電路20的示意圖。靜電放電保護(hù)電路20電連接于內(nèi)部電路10及一接合墊(bonding pad)12，接合墊12用來作為內(nèi)部電路10與其外界的電子信號傳遞媒介。當(dāng)有靜電從接合墊12傳入時，靜電放電保護(hù)電路20可保護(hù)內(nèi)部電路12避免因靜電電流過大而燒毀。靜電放電保護(hù)電路20包含有一P型金屬氧化半導(dǎo)體(P-type metal-oxide semiconductor，PMOS)22以及一N型金屬氧化半導(dǎo)體(N-typemetal-oxide semiconductor，NMOS)24，PMOS 22及NMOS 24兩晶體管的漏極(drains)彼此相連接并通過一導(dǎo)線14電連接于內(nèi)部電路10及接合墊12，且PMOS 22的源極(source)同時連接于PMOS 22的柵極(gate)及一電源輸入端VDD，而NMOS 24的源極則同時連接于NMOS 24的柵極及一接地端VSS。此外，在PMOS 22處會形成一第一寄生二極管(parasitic diode)26，而在NMOS 24處亦會形成一第二寄生二極管28。當(dāng)有靜電經(jīng)由電源輸入端VDD，接合墊12、接地端VSS其中任兩端傳入保護(hù)電路20而產(chǎn)生靜電電流時，所產(chǎn)生靜電電流通過第一寄生二極管26導(dǎo)通、第二寄生二極管28導(dǎo)通、PMOS22產(chǎn)生的驟回崩潰(snapback breakdown)現(xiàn)象或者是NMOS 24產(chǎn)生的驟回崩潰現(xiàn)象來迅速地被導(dǎo)引掉。例如當(dāng)一帶有靜電的使用者同時接觸到電源輸入端VDD及接合墊12而使接合墊12的電位高于電源輸入端VDD的電位時，第一寄生二極管26即會導(dǎo)通以迅速將靜電導(dǎo)引掉；又例如當(dāng)帶有靜電的使用者同時接觸到接合墊12及接地端VSS而使接合墊12的電位高于接地端VSS的電位時，NMOS 24即會產(chǎn)生驟回崩潰現(xiàn)象來迅速將靜電導(dǎo)引掉。關(guān)于上述的驟回崩潰現(xiàn)象可參考美國第5,804,860號專利，其內(nèi)有詳細(xì)的描述，在此即不再多加贅述。然而，隨著半導(dǎo)體元件越作越小，金屬氧化半導(dǎo)體場效晶體管(MOSFET)的柵極氧化層厚度越作越小，而這會使得驟回崩潰現(xiàn)象越加不易控制。此外，在設(shè)計ESD防護(hù)電路時，為使其可防止靜電損害到內(nèi)部電路，以及避免ESD防護(hù)電路因靜電電流過大而燒毀，許多因素皆須考慮進(jìn)去，例如漏極與柵極之間的間隔、是否使用金屬硅化物阻擋層(salicide block，SAB)、井(well)摻雜濃度(dopant concentration)的改變等等。
本發(fā)明的靜電放電防護(hù)電路形成于一P型基底(P-type substrate)上，并設(shè)置在一接合墊(bonding pad)及一內(nèi)部電路之間，該內(nèi)部電路亦形成于該P(yáng)型基底上。該靜電放電防護(hù)電路同時電連接于該接合墊、一第一電壓端(VDD)、一第二電壓端(VSS)以及該內(nèi)部電路，且包含有一PMOS及一NMOS。該P(yáng)MOS包含有一P+護(hù)環(huán)(P+guard ring)、一第一N+擴(kuò)散區(qū)域(N+diffusion region)、一第一N井(N-well)以及一第一離子摻雜區(qū)(dopedregion)。其中該P(yáng)+護(hù)環(huán)形成于該P(yáng)型基底上，該第一N+擴(kuò)散區(qū)域形成于該P(yáng)型基底上而被該P(yáng)+護(hù)環(huán)所圍繞，并與該P(yáng)+護(hù)環(huán)互不接觸，該第一N井亦形成于該P(yáng)型基底上而與該第一N+擴(kuò)散區(qū)域相接觸。該第一離子摻雜區(qū)則形成于該P(yáng)+護(hù)環(huán)及該第一N+擴(kuò)散區(qū)域之下，且與該P(yáng)+護(hù)環(huán)及該第一N+擴(kuò)散區(qū)域相互接觸，以形成一第一等效齊納二極管(Zener diode)。該NMOS包含有一N+護(hù)環(huán)(N+guard ring)、一第一P+擴(kuò)散區(qū)域(P+diffusionregion)、一第二N井以及一第二離子摻雜區(qū)。該N+護(hù)環(huán)形成于該P(yáng)型基底上，一第一P+擴(kuò)散區(qū)域形成于該P(yáng)型基底上而被該N+護(hù)環(huán)所圍繞，并與該N+護(hù)環(huán)互不接觸，該第二N井形成于該N+護(hù)環(huán)之下，并與該N+護(hù)環(huán)相接觸。該第二離子摻雜區(qū)形成于該N+護(hù)環(huán)及該第一P+擴(kuò)散區(qū)域之下，且與該N+護(hù)環(huán)及該第一P+擴(kuò)散區(qū)域相互接觸，以形成一第二等效齊納二極管。
相較于習(xí)知的靜電放電防護(hù)電路會因驟回崩潰現(xiàn)象而使其元件制造不易，本發(fā)明的靜電放電防護(hù)電路利用離子布植的方式在其護(hù)環(huán)及其井接點(diǎn)之下的一P型或N型離子摻雜區(qū)，而在P型基底上形成一等效的齊納二極管，用來將所輸入的靜電導(dǎo)引掉；因此，本發(fā)明可大大簡化制程，降低成本。
102、202 P型基底110、210 P型金屬氧化半導(dǎo)體112D、212D漏極 112G、212G 柵極112S、212S源極 114、214 第一寄生二極管116、216 P+護(hù)環(huán) 118、218 第一N+擴(kuò)散區(qū)域120、220第一N井 122、222 P型離子摻雜區(qū)122A、222A界定虛線 122B、222B 界定虛線132、232第一等效齊納二極管 140、240 N型金屬氧化半導(dǎo)體142D、242D漏極 142G、242G 柵極142S、242S源極 144、244 第二寄生二極管146、246 N+護(hù)環(huán) 148、248 第一P+擴(kuò)散區(qū)域150、250第二N井 152、252 第二P型離子摻雜區(qū)152A、252A界定虛線 152B、252B 界定虛線162、262第二等效齊納二極管 180、280 等效齊納二極管靜電放電防護(hù)電路100包含有一P型金屬氧化半導(dǎo)體(P-type metal-oxide semiconductor，PMOS)110及一N型金屬氧化半導(dǎo)體(N-type metal-oxide semiconductor，NMOS)140，PMOS 110及NMOS 140形成于P型基底102之上。其中，在PMOS 110處會形成一第一寄生二極管(parasiticdiode)114，而在NMOS 140處亦會形成一第二寄生二極管144。與習(xí)知技術(shù)相同的，兩寄生二極管114、144亦是用來作為主要的靜電放電的防護(hù)元件。
請參考圖3及圖4，圖4為圖3靜電放電防護(hù)電路100沿一切線4-4的剖面圖。PMOS 110包含有一P+護(hù)環(huán)(P+guard ring)116、一第一N+擴(kuò)散區(qū)域(N+diffusion region)118、一第一N井(N-well)120、一第一P型離子摻雜區(qū)(P-type doped region)122、一柵極(gate)112G、一源極(source)112S以及一漏極(drain)112D。其中，P+護(hù)環(huán)116形成于P型基底102上，并電連接于第二電壓端VSS，用來防止PMOS 110產(chǎn)生閉鎖(latch up)現(xiàn)象。第一N+擴(kuò)散區(qū)域118形成于P型基底102上而被P+護(hù)環(huán)116所圍繞，并與P+護(hù)環(huán)116互不接觸，第一N+擴(kuò)散區(qū)域118電連接于第一電壓端VDD，用來作為一井接點(diǎn)(well pick-up)，以使第一N井120在第一電壓端VDD加上正電壓后不會處于浮接(floating)狀態(tài)。第一N井120亦形成于P型基底102上而與第一N+擴(kuò)散區(qū)域118相接觸，第一P型離子摻雜區(qū)122則形成于P+護(hù)環(huán)116及第一N+擴(kuò)散區(qū)域118之下，并與P+護(hù)環(huán)116及第一N+擴(kuò)散區(qū)域118相互接觸，因而在P+護(hù)環(huán)116及第一N+擴(kuò)散區(qū)域118之間會形成一第一等效齊納二極管(Zener diode)132。第一P型離子摻雜區(qū)122經(jīng)由打入P+離子布植而成，而如圖3所示，虛線122A與虛線122B之間即是打入P+離子布植以形成第一P型離子摻雜區(qū)122的區(qū)域。PMOS 110的源極112S及漏極112D由兩個位于第一N井120內(nèi)的P+擴(kuò)散區(qū)域(P+diffusionregions)所構(gòu)成并形成于其柵極112G的兩側(cè)，而第一N井120的表面生成有一二氧化硅介電層，以作為柵極112G的一柵極氧化層(gate oxidelayer)，PMOS 110的源極112S與柵極112G相連接且皆電連接于第一電壓端VDD。
相對于PMOS 110，NMOS 140包含有一N+護(hù)環(huán)(N+guard ring)146、一第一P+擴(kuò)散區(qū)域(P+diffusion region)148、一第二N井150、一第二P型離子摻雜區(qū)152、一柵極142G、一源極142S以及一漏極142D。其中，N+護(hù)環(huán)146形成于P型基底102上，并電連接于第一電壓端VDD，用來防止NMOS140產(chǎn)生閉鎖現(xiàn)象。第一P+擴(kuò)散區(qū)域148形成于P型基底102上而被N+護(hù)環(huán)146所圍繞，并與N+護(hù)環(huán)146互不接觸，第一P+擴(kuò)散區(qū)域148電連接于第二電壓端VSS，以使NMOS 140不會產(chǎn)生浮置體效應(yīng)(floating bodyeffect)。第二N井150亦形成于P型基底102上而與N+護(hù)環(huán)146相接觸，第二P型離子摻雜區(qū)152則形成于N+護(hù)環(huán)146及第一P+擴(kuò)散區(qū)域148之下，并與N+護(hù)環(huán)146及第一P+擴(kuò)散區(qū)域148相互接觸，因而于N+護(hù)環(huán)146及第一P+擴(kuò)散區(qū)域148之間會形成一第二等效齊納二極管162。第二P型離子摻雜區(qū)152亦是經(jīng)由打入P+離子布植而形成，如圖3所示，虛線152A與虛線152B之間即是打入P+離子布植以形成第二P型離子摻雜區(qū)152的區(qū)域。此外，NMOS 140的源極142S及漏極142D由兩個位于P型基底102內(nèi)的N+擴(kuò)散區(qū)域所構(gòu)成并形成于其柵極142G的兩側(cè)，NMOS 140的源極142S與柵極142G相連接且皆電連接于第二電壓端VSS，而PMOS 110的漏極112D及NMOS 140的漏極142D相連接并通過一導(dǎo)線94電連接于接合墊92及內(nèi)部電路90。
除此之外，第一寄生二極管114導(dǎo)通時的順向偏壓加上第一等效齊納二極管132的崩潰電壓(breakdown voltage)的和會小于PMOS 110的驟回崩潰電壓(snapback voltage)，因此當(dāng)PMOS 110發(fā)生驟回崩潰現(xiàn)象之前，第一寄生二極管114及第一等效齊納二極管132皆會導(dǎo)通。同樣的，第二寄生二極管144導(dǎo)通時的順向偏壓加上第二等效齊納二極管162的崩潰電壓的和會小于NMOS 140的驟回崩潰電壓，因此當(dāng)NMOS 140發(fā)生驟回崩潰現(xiàn)象之前，第二寄生二極管144及第二等效齊納二極管162皆會導(dǎo)通。另外，兩等效齊納二極管132、162的P端皆電連接于第一電壓端VDD，而其N端皆電連接于第二電壓端VSS，所以若兩等效齊納二極管132、162具有相等或相近的崩潰電壓時，則可將兩等效齊納二極管132、162以另一等效的齊納二極管180來表示，如圖2中所示。為使靜電放電防護(hù)電路100的靜電防護(hù)機(jī)制更容易被了解，下面說明中即以等效齊納二極管180取代兩等效齊納二極管132、162以加以闡述。
當(dāng)有靜電經(jīng)由接合墊92傳入靜電放電防護(hù)電路100時，一般可區(qū)分為以下四種情形1.接合墊92的電位高于第一電壓端VDD的電位；2.接合墊92的電位低于第一電壓端VDD的電位；3.接合墊92的電位高于第二電壓端VSS的電位；4.接合墊92的電位低于第二電壓端VSS的電位。
在第一種情形下，靜電電流會從接合墊92經(jīng)由第一寄生二極管114流至第一電壓端VDD；在第二種情形下，靜電電流會從第一電壓端VDD依序經(jīng)由等效齊納二極管180及第二寄生二極管144流至接合墊92；在第三種情形下，靜電電流會從接合墊92依序經(jīng)由第一寄生二極管114及等效齊納二極管180流至第二電壓端VSS；而在第四種情形下，靜電電流會從第二電壓端VSS經(jīng)由第二寄生二極管144流至接合墊92。另如上所述，第一寄生二極管114導(dǎo)通時的順向偏壓加上第一等效齊納二極管132崩潰電壓的和會小于PMOS 110的驟回崩潰電壓，而第二寄生二極管144導(dǎo)通時的順向偏壓加上第二等效齊納二極管162崩潰電壓的和會小于NMOS 140的驟回崩潰電壓，且齊納二極管180等效于兩等效齊納二極管132、162，故通過兩寄生二極管114、144及兩等效齊納二極管132、162的導(dǎo)通作用，可以防止PMOS 110及NMOS 140產(chǎn)生驟回崩潰現(xiàn)象，同時靜電放電防護(hù)電路100又兼具有防護(hù)內(nèi)部電路90免于因受到靜電放電而造成損壞的功能。
請參考圖5及圖6，圖5為本發(fā)明第二實施例靜電放電防護(hù)電路200電連接于一內(nèi)部電路190時的示意圖，圖6為圖5靜電放電防護(hù)電路200的俯視圖。靜電放電防護(hù)電路200形成于一P型基底202上，并設(shè)于一接合墊192及一內(nèi)部電路190之間，接合墊192用來作為內(nèi)部電路190與其外界的電子信號傳遞媒介，電子信號可通過接合墊192輸入至內(nèi)部電路190或從內(nèi)部電路190輸出，而內(nèi)部電路190亦形成于P型基底202上。靜電放電防護(hù)電路200電連接于接合墊192、一第一電壓端VDD、一第二電壓端VSS以及內(nèi)部電路190，其中第一電壓端VDD用來電連接于一正電壓以將電力供應(yīng)至內(nèi)部電路190，而第二電壓端VSS則用來接地以提供各所述電子元件一零電位基準(zhǔn)，故當(dāng)?shù)谝浑妷憾薞DD的電位高于第二電壓端VSS的電位時，內(nèi)部電路190才得以被供予電力而正常運(yùn)作。
靜電放電防護(hù)電路200包含有一P型金屬氧化半導(dǎo)體(PMOS)210及一N型金屬氧化半導(dǎo)體(NMOS)240，PMOS 210及NMOS 240形成于P型基底202之上。其中，在PMOS 210處會形成一第一寄生二極管214，而在NMOS 240處亦會形成一第二寄生二極管244。與習(xí)知技術(shù)相同的，兩寄生二極管214、244亦是用來作為主要的靜電放電的防護(hù)元件。
請參考圖6及圖7，圖7為圖6靜電放電防護(hù)電路2 00沿一切線7-7的剖面圖。PMOS 210包含有一P+護(hù)環(huán)216、一第一N+擴(kuò)散區(qū)域218、一第一N井220、一第一N型離子摻雜區(qū)(N-type doped region)222、一柵極212G、一源極212S以及一漏極212D。其中，P+護(hù)環(huán)216形成于P型基底202上，并電連接于第二電壓端VSS，用來防止PMOS 210產(chǎn)生閉鎖現(xiàn)象。第一N+擴(kuò)散區(qū)域218形成于P型基底202上而被P+護(hù)環(huán)216所圍繞，但與P+護(hù)環(huán)216互不接觸，第一N+擴(kuò)散區(qū)域218電連接于第一電壓端VDD，用來作為一井接點(diǎn)，以使第一N井220在第一電壓端VDD加上正電壓后不會處于浮接狀態(tài)。第一N井220亦形成于P型基底202上而與第一N+擴(kuò)散區(qū)域218相接觸，第一N型離子摻雜區(qū)222則形成于P+護(hù)環(huán)216及第一N+擴(kuò)散區(qū)域218之下，并與P+護(hù)環(huán)216及第一N+擴(kuò)散區(qū)域218相互接觸且與第一N井220部分重疊，因而在P+護(hù)環(huán)216及第一N+擴(kuò)散區(qū)域218之間會形成一第一等效齊納二極管232。第一N型離子摻雜區(qū)222經(jīng)由打入N+離子布植而成，而如圖6所示，虛線222A與虛線222B之間即是打入N+離子布植以形成第一N型離子摻雜區(qū)222的區(qū)域。PMOS 210的源極212S及漏極212D由兩個位于第一N井220內(nèi)的P+擴(kuò)散區(qū)域所構(gòu)成并形成于其柵極212G的兩側(cè)，而第一N井220的表面生成有一二氧化硅介電層，以作為柵極212G的一柵極氧化層，PMOS 210的源極212S與柵極212G相連接且皆電連接于第一電壓端VDD。
相對于PMOS 210，NMOS 240包含有一N+護(hù)環(huán)246、一第一P+擴(kuò)散區(qū)域248、一第二N井250、一第二N型離子摻雜區(qū)252、一柵極242G、一源極242S以及一漏極242D。其中，N+護(hù)環(huán)246形成于P型基底202上，并電連接于第一電壓端VDD，用來防止NMOS 240產(chǎn)生閉鎖現(xiàn)象。第一P+擴(kuò)散區(qū)域248形成于P型基底202上而被N+護(hù)環(huán)246所圍繞，并與N+護(hù)環(huán)216互不接觸，第一P+擴(kuò)散區(qū)域248電連接于第電壓端VSS，以使NMOS 240不會產(chǎn)生浮置體效應(yīng)。第二N井250亦形成于P型基底202上而與N+護(hù)環(huán)246相接觸，第二N型離子摻雜區(qū)252則形成于N+護(hù)環(huán)246及第一P+擴(kuò)散區(qū)域248之下，且與N+護(hù)環(huán)246及第一P+擴(kuò)散區(qū)域248相互接觸并與第二N井250部分重疊，因而于N+護(hù)環(huán)246及第一P+擴(kuò)散區(qū)域248之間會形成一第二等效齊納二極管262。第二N型離子摻雜區(qū)252亦是經(jīng)由打入N+離子布植而形成，如圖6所示，虛線252A與虛線252B之間即是打入N+離子布植以形成第二N型離子摻雜區(qū)252的區(qū)域。此外，NMOS 240的源極242S及漏極242D由兩個位于P型基底202內(nèi)的N+擴(kuò)散區(qū)域所構(gòu)成并形成于其柵極242G的兩側(cè)，NMOS 240的源極242S與柵極242G相連接且皆電連接于第二電壓端VSS，而PMOS 210的漏極212D及NMOS 240的漏極242D相連接并通過一導(dǎo)線194電連接于接合墊192及內(nèi)部電路190。
除此之外，第一寄生二極管214導(dǎo)通時的順向偏壓加上第一等效齊納二極管232的崩潰電壓的和會小于PMOS 210的驟回崩潰電壓，因此當(dāng)PMOS210發(fā)生驟回崩潰現(xiàn)象之前，第一寄生二極管214及第一等效齊納二極管232皆會導(dǎo)通。同樣的，第二寄生二極管244導(dǎo)通時的順向偏壓加上第二等效齊納二極管262的崩潰電壓的和會小于NMOS 240的驟回崩潰電壓，因此當(dāng)NMOS 240發(fā)生驟回崩潰現(xiàn)象之前，第二寄生二極管244及第二等效齊納二極管262皆會導(dǎo)通。另外，兩等效齊納二極管232、262的P端皆電連接于第二電壓端VSS，而其N端皆電連接于第一電壓端VDD，所以若兩等效齊納二極管232、262具有相等或相近的崩潰電壓時，則可將兩等效齊納二極管232、262以另一等效的齊納二極管280來表示，如圖5中所示。與靜電放電防護(hù)電路100相同的，靜電放電防護(hù)電路200通過兩寄生二極管214、244及兩等效齊納二極管232、262的導(dǎo)通作用，來防止PMOS 210及NMOS 240產(chǎn)生驟回崩潰現(xiàn)象，而又兼具了防護(hù)內(nèi)部電路190免于因受到靜電放電而造成損壞的功能。
相較于習(xí)知的靜電放電防護(hù)電路會因驟回崩潰現(xiàn)象而使其元件制造不易，本發(fā)明的靜電放電防護(hù)電路利用離子布植的方式在其護(hù)環(huán)及其井接點(diǎn)之下的一P型或N型離子摻雜區(qū)，而在P型基底上形成一等效的齊納二極管，用來將所輸入的靜電導(dǎo)引掉。
以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明申請專利范圍所做的均等變化與修飾，皆應(yīng)屬本發(fā)明專利的涵蓋范圍。
權(quán)利要求
1.一種靜電放電防護(hù)電路，形成于一P型基底上，并設(shè)于一接合墊及一形成于該P(yáng)型基底上的內(nèi)部電路之間，該靜電放電防護(hù)電路電連接于該接合墊、一第一電壓端(VDD)、一第二電壓端(VSS)以及該內(nèi)部電路，其特征是其包含有一P型金屬氧化半導(dǎo)體(PMOS)，該P(yáng)MOS包含有一P+護(hù)環(huán)，形成于該P(yáng)型基底上，且電連接于該第二電壓端；一第一N+擴(kuò)散區(qū)域，形成于該P(yáng)型基底上，而被該P(yáng)+護(hù)環(huán)所圍繞，并與該P(yáng)+護(hù)環(huán)互不接觸，且電連接于該第一電壓端；一第一N井，形成于該P(yáng)型基底上，并與該第一N+擴(kuò)散區(qū)域相接觸；以及一第一離子摻雜區(qū)，形成于該P(yáng)+護(hù)環(huán)及該第一N+擴(kuò)散區(qū)域之下，并與該P(yáng)+護(hù)環(huán)及該第一N+擴(kuò)散區(qū)域相互接觸，以形成一第一等效齊納二極管；以及一N型金屬氧化半導(dǎo)體(NMOS)，該NMOS包含有一N+護(hù)環(huán)，形成于該P(yáng)型基底上，且電連接于該第一電壓端；一第一P+擴(kuò)散區(qū)域，形成于該P(yáng)型基底上，而被該N+護(hù)環(huán)所圍繞，并與該N+護(hù)環(huán)互不接觸，且電連接于該第二電壓端；以及一第二N井，形成于該N+護(hù)環(huán)之下，并與該N+護(hù)環(huán)相接觸。
2.如權(quán)利要求1所述的靜電放電防護(hù)電路，其特征是該NMOS包含有一第二離子摻雜區(qū)，形成于該N+護(hù)環(huán)及該第一P+擴(kuò)散區(qū)域之下，并與該N+護(hù)環(huán)及該第一P+擴(kuò)散區(qū)域相互接觸，以形成一第二等效齊納二極管。
3.如權(quán)利要求2所述的靜電放電防護(hù)電路，其特征是當(dāng)該第一等效齊納二極管或該第二等效齊納二極管產(chǎn)生崩潰現(xiàn)象時，可以防止該P(yáng)MOS及該NMOS產(chǎn)生驟回崩潰現(xiàn)象。
4.如權(quán)利要求2所述的靜電放電防護(hù)電路，其特征是該第一離子摻雜區(qū)及該第二離子摻雜區(qū)分別為一P型離子摻雜區(qū)。
5.如權(quán)利要求2所述的靜電放電防護(hù)電路，其特征是該第一離子摻雜區(qū)及該第二離子摻雜區(qū)分別為一N型離子摻雜區(qū)。
6.如權(quán)利要求5所述的靜電放電防護(hù)電路，其特征是該第一離子摻雜區(qū)與該第一N井部分重疊，而該第二離子摻雜區(qū)與該第二N井部分重疊。
7.如權(quán)利要求1所述的靜電放電防護(hù)電路，其特征是當(dāng)該第一等效齊納二極管產(chǎn)生崩潰現(xiàn)象時，可以防止該P(yáng)MOS及該NMOS產(chǎn)生驟回崩潰現(xiàn)象。
8.如權(quán)利要求1所述的靜電放電防護(hù)電路，其特征是當(dāng)該第一電壓端的電位高于該第二電壓端的電位時，該內(nèi)部電路才得以被供予電力而正常運(yùn)作。
9.如權(quán)利要求1所述的靜電放電防護(hù)電路，其特征是該P(yáng)MOS的柵極與該P(yáng)MOS的源極相連接，該NMOS的柵極與該NMOS的源極相連接，而該P(yáng)MOS的漏極及該NMOS的漏極通過一導(dǎo)線電連接于該接合墊及該內(nèi)部電路。
10.如權(quán)利要求9所述的靜電放電防護(hù)電路，其特征是該P(yáng)MOS的源極電連接于該第一電壓端，而該NMOS的源極電連接于該第二電壓端。
11.一種靜電放電防護(hù)電路，形成于一P型基底上，并設(shè)于一接合墊及一形成于該P(yáng)型基底上的內(nèi)部電路之間，該靜電放電防護(hù)電路電連接于該接合墊、一第一電壓端(VDD)、一第二電壓端(VSS)以及該內(nèi)部電路，其特征是其包含有一P型金屬氧化半導(dǎo)體(PMOS)，該P(yáng)MOS包含有一P+護(hù)環(huán)，形成于該P(yáng)型基底上，且電連接于該第二電壓端；一第一N+擴(kuò)散區(qū)域，形成于該P(yáng)型基底上，而被該P(yáng)+護(hù)環(huán)所圍繞，并與該P(yáng)+護(hù)環(huán)互不接觸，且電連接于該第一電壓端；以及一第一N井，形成于該P(yáng)型基底上，并與該第一N+擴(kuò)散區(qū)域相接觸；以及一N型金屬氧化半導(dǎo)體(NMOS)，該NMOS包含有一N+護(hù)環(huán)，形成于該P(yáng)型基底上，且電連接于該第一電壓端；一第一P+擴(kuò)散區(qū)域，形成于該P(yáng)型基底上，而被該N+護(hù)環(huán)所圍繞，并與該N+護(hù)環(huán)互不接觸，且電連接于該第二電壓端；一第二N井，形成于該N+護(hù)環(huán)之下，并與該N+護(hù)環(huán)相接觸；以及一第二離子摻雜區(qū)，形成于該N+護(hù)環(huán)及該第一P+擴(kuò)散區(qū)域之下，并與該N+護(hù)環(huán)及該第一P+擴(kuò)散區(qū)域相互接觸，以形成一第二等效齊納二極管。
12.如權(quán)利要求11所述的靜電放電防護(hù)電路，其特征是該P(yáng)MOS包含有一第一離子摻雜區(qū)，形成于該P(yáng)+護(hù)環(huán)及該第一N+擴(kuò)散區(qū)域之下，并與該P(yáng)+護(hù)環(huán)及該第一N+擴(kuò)散區(qū)域相互接觸，以形成一第一等效齊納二極管。
13.如權(quán)利要求12所述的靜電放電防護(hù)電路，其特征是當(dāng)該第一等效齊納二極管或該第二等效齊納二極管產(chǎn)生崩潰現(xiàn)象時，可以防止該P(yáng)MOS及該NMOS產(chǎn)生驟回崩潰現(xiàn)象。
14.如權(quán)利要求12所述的靜電放電防護(hù)電路，其特征是該第一離子摻雜區(qū)及該第二離子摻雜區(qū)分別為一P型離子摻雜區(qū)。
15.如權(quán)利要求12所述的靜電放電防護(hù)電路，其特征是該第一離子摻雜區(qū)及該第二離子摻雜區(qū)分別為一N型離子摻雜區(qū)。
16.如權(quán)利要求15所述的靜電放電防護(hù)電路，其特征是該第一離子摻雜區(qū)與該第一N井部分重疊，而該第二離子摻雜區(qū)與該第二N井部分重疊。
17.如權(quán)利要求11所述的靜電放電防護(hù)電路，其特征是當(dāng)該第二等效齊納二極管產(chǎn)生崩潰現(xiàn)象時，可以防止該P(yáng)MOS及該NMOS產(chǎn)生驟回崩潰現(xiàn)象。
18.如權(quán)利要求11所述的靜電放電防護(hù)電路，其特征是當(dāng)該第一電壓端的電位高于該第二電壓端的電位時，該內(nèi)部電路才得以被供予電力而正常運(yùn)作。
19.如權(quán)利要求11所述的靜電放電防護(hù)電路，其特征是該P(yáng)MOS的柵極與該P(yáng)MOS的源極相連接，該NMOS的柵極與該NMOS的源極相連接，而該P(yáng)MOS的漏極及該NMOS的漏極通過一導(dǎo)線電連接于該接合墊及該內(nèi)部電路。
20.如權(quán)利要求19所述的靜電放電防護(hù)電路，其特征是該P(yáng)MOS的源極電連接于該第一電壓端，而該NMOS的源極電連接于該第二電壓端。
全文摘要
一種靜電放電防護(hù)電路，形成于一P型基底上，該靜電放電防護(hù)電路設(shè)于一接合墊及一形成于該P(yáng)型基底上的內(nèi)部電路之間，并包含有一PMOS及一NMOS；該P(yáng)MOS包含有一第一離子摻雜區(qū)形成于其一P+護(hù)環(huán)及其一井接點(diǎn)之下，一第二離子摻雜區(qū)形成于其一N+護(hù)環(huán)及其一接點(diǎn)之下，以形成該P(yáng)型基底上形成一第一等效齊納二極管；該NMOS包含有一N+護(hù)環(huán)、一第一P+擴(kuò)散區(qū)域、一第二N井以及一第二離子摻雜區(qū)；該第二離子摻雜區(qū)形成于該N+護(hù)環(huán)及該第一P+擴(kuò)散區(qū)域之下，且與該N+護(hù)環(huán)及該第一P+擴(kuò)散區(qū)域相互接觸，以形成一第二等效齊納二極管；本發(fā)明利用離子布植的方式在P型基底上形成等效的齊納二極管，將所輸入的靜電導(dǎo)引掉，可大大簡化制程，降低成本。
文檔編號H01L27/02GK1445849SQ0215397
公開日2003年10月1日 申請日期2002年12月5日 優(yōu)先權(quán)日2002年3月17日
發(fā)明者陳孝賢, 唐天浩 申請人:聯(lián)華電子股份有限公司