專利名稱：半導(dǎo)體存儲器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明謀求提高CMOS(互補金屬-氧化物-半導(dǎo)體)靜態(tài)RAM(隨機存取存儲器)的抗軟錯誤的性能，特別是涉及能避免成為致命傷的多位錯誤的問題的半導(dǎo)體存儲器。
背景技術(shù)：
圖14是一般的SRAM存儲單元的等效電路圖，是示出在行方向上鄰接的2位存儲單元MC0、MC1的圖。參照圖14，首先說明作為1位的存儲單元的電路的存儲單元MC0。存儲單元MC0具有2個驅(qū)動晶體管N1A、N2A、2個存取晶體管N3A、N4A和2個負(fù)載晶體管P1A、P2A。2個驅(qū)動晶體管N1A、N2A和2個存取晶體管N3A、N4A由nMOS晶體管構(gòu)成，2個負(fù)載晶體管P1A、P2A由pMOS晶體管構(gòu)成。
利用nMOS晶體管N1A和pMOS晶體管P1A構(gòu)成了第1倒相器，利用nMOS晶體管N2A和pMOS晶體管P2A構(gòu)成了第2倒相器。通過將第1和第2倒相器的一方的輸出端子互相連接到另一方的輸入端子上，構(gòu)成了存儲節(jié)點ma、/ma。
nMOS晶體管N3A的源、柵和漏分別與一個存儲端子ma、字線WL和一條位線BLA連接。nMOS晶體管N4A的源、柵和漏分別與另一個存儲端子/ma、字線WL和另一條位線/BLA連接。
通過如上述那樣來連接，構(gòu)成了SRAM存儲單元電路。關(guān)于存儲單元MC1，也具有與上述的存儲單元MC0大致同樣的結(jié)構(gòu)。
而且，在同一行中并排的多個存儲單元MC0、MC1的各存取晶體管N3A、N4A、N3B、N4B的各柵連接到共同的字線WL上。由此，在同一行中并排的存儲單元與字線WL的電位的上升的同時被存取。
例如在特開平9-270468號公報中公開了這樣的SRAM存儲單元的平面布局結(jié)構(gòu)。
圖15是用在行方向上鄰接的2位的存儲單元MC0、MC1示出在上述的公報中示出的現(xiàn)有的SRAM存儲單元的布局結(jié)構(gòu)的概略平面圖。參照圖15，在半導(dǎo)體襯底的表面上形成的n型阱102和p型阱103的表面上分別形成了存儲單元MC0、MC1。如果說明存儲單元MC0，則在p型阱103內(nèi)形成了成為1對驅(qū)動晶體管的2個nMOS晶體管N1A、N2A和成為1對存取晶體管的2個nMOS晶體管N3A、N4A。在n型阱102內(nèi)形成了成為1對負(fù)載晶體管的2個pMOS晶體管P1A、P2A。
驅(qū)動晶體管N1A、N2A分別具有由n型雜質(zhì)區(qū)105a2構(gòu)成的漏、由n型雜質(zhì)區(qū)105a3構(gòu)成的源和在該漏和源之間的區(qū)域上延伸的柵107c或107b。存取晶體管N3A、N4A分別具有由n型雜質(zhì)區(qū)105a1構(gòu)成的漏、由n型雜質(zhì)區(qū)105a2構(gòu)成的源和在該源和漏之間的區(qū)域上延伸的柵107a。
由共同的n型雜質(zhì)區(qū)構(gòu)成了存取晶體管N3A的源105a2和驅(qū)動晶體管N1A的漏105a2。此外，由共同的n型雜質(zhì)區(qū)構(gòu)成了存取晶體管N4A的源105a2和驅(qū)動晶體管N2A的漏105a2。存取晶體管N3A、N4A的各柵107a與單一的字線一體化。
負(fù)載晶體管P1A、P2A分別由p型雜質(zhì)區(qū)105b1構(gòu)成的漏、由p型雜質(zhì)區(qū)105b2構(gòu)成的源和在該漏和源之間的區(qū)域上延伸的柵107c或107b構(gòu)成。負(fù)載晶體管P1A的柵107c和驅(qū)動晶體管N1A的柵107c由共同的導(dǎo)電層構(gòu)成，負(fù)載晶體管P2A的柵107b和驅(qū)動晶體管N2A的柵107b由共同的導(dǎo)電層構(gòu)成。
由導(dǎo)電層112導(dǎo)電性地連接了驅(qū)動晶體管N2A的漏105a2、負(fù)載晶體管P2A的漏105b1與負(fù)載晶體管P1A和驅(qū)動晶體管N1A的各柵107c。由導(dǎo)電層112導(dǎo)電性地連接了驅(qū)動晶體管N1A的漏105a2、負(fù)載晶體管P1A的漏105b1以及負(fù)載晶體管P2A和驅(qū)動晶體管N2A的各柵107b。
此外，由成為GND電位的導(dǎo)電層114導(dǎo)電性地連接了導(dǎo)電性地連接到驅(qū)動晶體管N2A的源105a3上的導(dǎo)電層112與導(dǎo)電性地連接到驅(qū)動晶體管N1A的源105a3上的導(dǎo)電層112。此外，負(fù)載晶體管P1A的源105b2和負(fù)載晶體管P2A的源105b2這兩者導(dǎo)電性地連接到成為VDD電位的導(dǎo)電層114上。此外，存取晶體管N3A的漏105a1導(dǎo)電性地連接到位線BL上，存取晶體管N4A的漏105a1導(dǎo)電性地連接到位線/BL上。
存儲單元MC1具有與上述的存儲單元MC0大致同樣的結(jié)構(gòu)。
在共同的p型阱103內(nèi)形成了該存儲單元MC0的驅(qū)動晶體管N1A、N2A和存取晶體管N3A、N4A以及存儲單元MC1的驅(qū)動晶體管N1B、N2B和存取晶體管N3B、N4B。此外，在共同的n型阱102內(nèi)形成了存儲單元MC0的負(fù)載晶體管P1A、P2A的各漏105b1和各源105b2以及存儲單元MC1的負(fù)載晶體管P1B、P2B的各漏105b1和各源105b2。
隨著存儲單元的微細(xì)化，起因于由從封裝體釋放的α射線或來自宇宙的中子射線發(fā)生的電子而使在存儲節(jié)點中保持的數(shù)據(jù)反轉(zhuǎn)這樣的軟錯誤的問題變得越來越顯著。特別是隨著電源電壓的下降，該錯誤工作顯著地呈現(xiàn)出來。
使存儲節(jié)點中保持的數(shù)據(jù)反轉(zhuǎn)的一個原因是因為由α射線或中子射線在阱內(nèi)發(fā)生的多數(shù)電子、空穴對被形成存儲節(jié)點的雜質(zhì)區(qū)收集，從而改變了其電位。由于在p型阱內(nèi)發(fā)生的電子、空穴對中的電子被同一p型阱內(nèi)的n型雜質(zhì)區(qū)收集，故使該n型雜質(zhì)區(qū)的電位下降。此外，由于在n型阱內(nèi)發(fā)生的電子、空穴對中的空穴被同一n型阱內(nèi)的p型雜質(zhì)區(qū)收集，故使該p型雜質(zhì)區(qū)的電位上升。如果該p型雜質(zhì)區(qū)或n型雜質(zhì)區(qū)是存儲節(jié)點，則引起因已被收集的電子、空穴產(chǎn)生的電位的變化使保持?jǐn)?shù)據(jù)反轉(zhuǎn)這樣的所謂軟錯誤。
迄今為止，為了避免上述軟錯誤的問題，進(jìn)行了對存儲節(jié)點附加電容從而使其難以反轉(zhuǎn)等的各種各樣的改進(jìn)。但是，隨著微細(xì)化的進(jìn)展，越來越趨向低電壓化，存儲節(jié)點的電容變得越來越小。因此，為了附加不反轉(zhuǎn)那樣程度的電容，面積增大是不可避免的。例如，0.18微米這一代的SRAM存儲單元的存儲節(jié)點的電容約為2fF，而因α射線的1次沖擊而被存儲節(jié)點收集的電荷量約為幾個fC。因此，在電源電壓為1.8V的情況下，產(chǎn)生了使相當(dāng)于10fF的電容產(chǎn)生的電子、空穴對。從這一點可知，存儲節(jié)點的數(shù)據(jù)是容易反轉(zhuǎn)的。此外，由于因中子的沖擊而生成的電子、空穴對是α射線的10倍以上，故對于中子射線來說，即使附加小的電容也是沒有效果的。
如上所述，軟錯誤越來越成為問題，但另一方面，即使發(fā)生軟錯誤，也可通過附加錯誤校正電路(ECC電路)來消除對整個系統(tǒng)的影響，在這方面也作了很多努力。一般來說，附加可進(jìn)行2位的錯誤檢測和1位的錯誤校正的冗余碼。如果打算進(jìn)行位數(shù)比上述的位數(shù)多的錯誤校正，則由于電路結(jié)構(gòu)變得非常復(fù)雜、電路規(guī)模的增大變得顯著，故是不希望的。
如果具備能進(jìn)行該1位的錯誤校正的ECC電路，則即使發(fā)生1位的軟錯誤，也可自動地進(jìn)行校正，故對系統(tǒng)沒有影響。但是，如果發(fā)生2位以上的錯誤，則當(dāng)檢測出2位錯誤的發(fā)生時，就引起系統(tǒng)復(fù)位。這樣，在發(fā)生了多位錯誤的情況下，由于難以進(jìn)行錯誤校正，故存在對系統(tǒng)來說成為致命的錯誤的問題。
在圖15示出的現(xiàn)有存儲單元的結(jié)構(gòu)中，在互相鄰接的存儲單元間共有n型阱102和p型阱103。隨著微細(xì)化的進(jìn)展，由于各位間的距離也接近了，故由α射線或中子射線在阱內(nèi)發(fā)生的電子、空穴對被鄰接的多個位單元的雜質(zhì)區(qū)收集，同時引起錯誤的概率提高了。特別是，由于與空穴相比，電子的遷移率高，故與空穴相比，電子產(chǎn)生的影響較大。這樣，如果鄰接的2位的數(shù)據(jù)因軟錯誤的緣故而反轉(zhuǎn)，假定同時存取該數(shù)據(jù)，則發(fā)生上述多位錯誤，存在對系統(tǒng)來說成為致命的錯誤的問題。

發(fā)明內(nèi)容本發(fā)明的目的在于提供能防止多位錯誤的發(fā)生的半導(dǎo)體存儲器。
本發(fā)明的半導(dǎo)體存儲器是具有包含在行方向和列方向上配置的多個存儲單元的存儲單元陣列的半導(dǎo)體存儲器，具備半導(dǎo)體襯底；第1導(dǎo)電型區(qū)域和第2導(dǎo)電型區(qū)域；以及第1和第2字線。半導(dǎo)體襯底具有主表面。第1導(dǎo)電型區(qū)域和第2導(dǎo)電型區(qū)域在半導(dǎo)體襯底的主表面上互相鄰接，同時在列方向上延伸。第1和第2字線分別配置在多個行中。在同一行中并排地配置的多個存儲單元中互相鄰接的第1和第2存儲單元分別具有第1和第2存取晶體管。第1存儲單元的第1和第2存取晶體管以及第2存儲單元的第1和第2存取晶體管在相同的第1導(dǎo)電型區(qū)域內(nèi)形成。第1存儲單元的第1和第2存取晶體管的各柵導(dǎo)電性地連接到第1字線上，而且第2存儲單元的第1和第2存取晶體管的各柵導(dǎo)電性地連接到第2字線上。
按照本發(fā)明的半導(dǎo)體存儲器，由于第1存儲單元的存取晶體管和第2存儲單元的存取晶體管連接到不同的字線上，故通過使第1和第2字線與不同的地址相對應(yīng)，其電位可不同時上升。由此，由于可防止共有第1導(dǎo)電型區(qū)域的2位的相鄰的存儲單元同時被存取，故可減少多位錯誤的發(fā)生。


圖1是示出在本發(fā)明的實施例1中的SRAM存儲單元中在行方向上鄰接的2位的存儲單元的等效電路的圖。
圖2是示出在本發(fā)明的實施例1中的SRAM存儲單元中在行方向上鄰接的2位的存儲單元的布局結(jié)構(gòu)的概略平面圖。
圖3是圖2的沿III-III線的概略剖面圖。
圖4是示出在層疊方向上分開圖2的布局的下層一側(cè)的布局的概略平面圖。
圖5是示出在層疊方向上分開圖2的布局的上層一側(cè)的布局的概略平面圖。
圖6是示出在本發(fā)明的實施例2中的SRAM存儲單元中在行方向上鄰接的2位的存儲單元的等效電路的圖。
圖7是示出在本發(fā)明的實施例2中的SRAM存儲單元中在行方向上鄰接的2位的存儲單元的布局結(jié)構(gòu)的概略平面圖。
圖8是圖7的沿VIII-VIII線的概略剖面圖。
圖9是示出在層疊方向上分開圖7的布局的下層一側(cè)的布局的概略平面圖。
圖10是示出在層疊方向上分開圖7的布局的上層一側(cè)的布局的概略平面圖。
圖11是示出在本發(fā)明的實施例2中的SRAM存儲單元的行方向上鄰接的4位的存儲單元的布局結(jié)構(gòu)的概略平面圖。
圖12是示出在本發(fā)明的實施例1中的SRAM存儲單元的結(jié)構(gòu)中使用了SOI襯底作為襯底的結(jié)構(gòu)的概略剖面圖。
圖13是示出在本發(fā)明的實施例2中的SRAM存儲單元的結(jié)構(gòu)中使用了SOI襯底作為襯底的結(jié)構(gòu)的概略剖面圖。
圖14是示出在現(xiàn)有的SRAM存儲單元中在行方向上鄰接的2位的存儲單元的等效電路的圖。
圖15是示出現(xiàn)有的SRAM存儲單元的平面布局結(jié)構(gòu)的概略平面圖。
具體實施例方式
以下，根據(jù)

本發(fā)明的實施例。
(實施例1)參照圖1，在本實施例中，在存儲單元MC0、MC1被連接到不同的字線WLA、WLB上以使存儲單元MC0、MC1不同時被選擇這一點上與現(xiàn)有的等效電路(圖14)不同。即，在本實施例中，存儲單元MC0的各存取晶體管N3A、N4A的各柵連接到字線WLA上，存儲單元MC1的各存取晶體管N3B、N4B的各柵連接到字線WLB上。
該第1字線WLA和第2字線WLB與不同的地址相對應(yīng)。這樣，由于鄰接的存儲單元MC0和MC1連接到不同的字線WLA、WLB上，故同一行中鄰接的1對存儲單元MC0和MC1不會同時進(jìn)行存取。
再有，由于除此以外的等效電路的結(jié)構(gòu)與圖14中示出的等效電路的結(jié)構(gòu)大致相同，故對于同一要素標(biāo)以同一符號，而省略其說明。
參照圖2～圖5，在n型阱2和p型阱3中分別形成了存儲單元MC0、MC1。在由場氧化膜4進(jìn)行了電隔離的半導(dǎo)體襯底1的表面上形成了該n型阱2和p型阱3。
參照圖4，如果說明存儲單元MC0，則在p型阱3內(nèi)形成了成為1對驅(qū)動晶體管的2個nMOS晶體管N1A、N2A和成為1對存取晶體管的2個nMOS晶體管N3A、N4A。在n型阱2內(nèi)形成了成為1對負(fù)載晶體管的2個pMOS晶體管P1A、P2A。
驅(qū)動晶體管N1A、N2A分別具有由n型雜質(zhì)區(qū)5a2構(gòu)成的漏、由n型雜質(zhì)區(qū)5a3構(gòu)成的源和在該漏與源之間的區(qū)域上經(jīng)柵氧化膜6(圖3)延伸的柵7b。存取晶體管N3A、N4A分別具有由n型雜質(zhì)區(qū)5a1構(gòu)成的漏、由n型雜質(zhì)區(qū)5a2構(gòu)成的源和在該漏與源之間的區(qū)域上經(jīng)柵氧化膜6(圖3)延伸的柵7a。
由共同的n型雜質(zhì)區(qū)構(gòu)成了存取晶體管N3A的源5a2和驅(qū)動晶體管N1A的漏5a2。此外，由共同的n型雜質(zhì)區(qū)構(gòu)成了存取晶體管N4A的源5a2和驅(qū)動晶體管N2A的漏5a2。由共同的n型雜質(zhì)區(qū)構(gòu)成了驅(qū)動晶體管N1A的源5a3和驅(qū)動晶體管N2A的源5a3。由另外的摻雜多晶硅層(導(dǎo)入了雜質(zhì)的多晶硅層)構(gòu)成了存取晶體管N3A、N4A的各柵7a。
負(fù)載晶體管P1A、P2A分別由p型雜質(zhì)區(qū)5b1構(gòu)成的漏、由p型雜質(zhì)區(qū)5b2構(gòu)成的源和在該漏與源之間的區(qū)域上經(jīng)柵氧化膜6(圖3)延伸的柵7b構(gòu)成。
負(fù)載晶體管P1A的柵7b和驅(qū)動晶體管N1A的柵7b由共同的摻雜多晶硅層構(gòu)成，負(fù)載晶體管P2A的柵7b和驅(qū)動晶體管N2A的柵7b由共同的摻雜多晶硅層構(gòu)成。
由第1金屬布線12經(jīng)接觸孔11a導(dǎo)電性地連接了存取晶體管N3A的源5a2、驅(qū)動晶體管N1A的漏5a2、負(fù)載晶體管P1A的漏5b1與負(fù)載晶體管P2A和驅(qū)動晶體管N2A的各柵7b。由第1金屬布線12經(jīng)接觸孔11a導(dǎo)電性地連接了存取晶體管N4A的源5a2、驅(qū)動晶體管N2A的漏5a2、負(fù)載晶體管P2A的漏5b1與負(fù)載晶體管P1A和驅(qū)動晶體管N1A的各柵7b。
參照圖4和圖5，經(jīng)接觸孔11a將第1金屬布線12導(dǎo)電性地連接到驅(qū)動晶體管N1A、N2A的各源5a3上，經(jīng)通孔13a將成為GND電位的第2金屬布線14導(dǎo)電性地連接到該第1金屬布線12上。此外，經(jīng)接觸孔11a將第1金屬布線12導(dǎo)電性地連接到負(fù)載晶體管P1A、P2A的各源5b2上，經(jīng)通孔13a將成為VDD電位的第2金屬布線14導(dǎo)電性地連接到該第1金屬布線12上。
經(jīng)接觸孔11a將第1金屬布線12導(dǎo)電性地連接到存取晶體管N3A的漏5a1上，經(jīng)通孔13a將成為位線BLA的第2金屬布線14導(dǎo)電性地連接到該第1金屬布線12上。經(jīng)接觸孔11a將第1金屬布線12導(dǎo)電性地連接到存取晶體管N4A的漏5a1上，經(jīng)通孔13a將成為位線/BL的第2金屬布線14導(dǎo)電性地連接到該第1金屬布線12上。
經(jīng)接觸孔11a將各自的第1金屬布線12導(dǎo)電性地連接到存取晶體管N3A、N4A的各柵7a上，經(jīng)通孔13a將共同的第2金屬布線14導(dǎo)電性地連接到其各自的第1金屬布線12上，再者，經(jīng)通孔15a將成為字線WLA的第3金屬布線16導(dǎo)電性地連接到該第2金屬布線14上。
存儲單元MC1具有與上述的存儲單元MC0大致同樣的結(jié)構(gòu)。該存儲單元MC1具有相對于位于2個存儲單元MC0和MC1的邊界線上的中心點C(圖2)與存儲單元MC0大致呈點對稱的布局。
存儲單元MC0的存取晶體管N3A、N3B的柵7a和存儲單元MC1的存取晶體管N3A、N3B的柵7a導(dǎo)電性地連接到各自的字線WLA、WLB上。
將在行方向上鄰接的存儲單元形成為共有彼此的阱區(qū)，在存儲單元MC0和MC1中共有p型阱3。此外，雖然在圖2中未示出，但與存儲單元MC0的左鄰鄰接的存儲單元和存儲單元MC0共有n型阱2，與存儲單元MC1的右鄰鄰接的存儲單元和存儲單元MC1共有n型阱2。
再有，n型阱2和p型阱3在列方向上延伸，分布在多個列中。
在本實施例中，n型阱2和p型阱3以與以往的布局結(jié)構(gòu)相同的方式在各自鄰接的存儲單元間被共有。隨著微細(xì)化的進(jìn)展，由于各位間的距離接近，故由α射線或中子射線在阱內(nèi)發(fā)生的電子、空穴對被鄰接的多個位單元的雜質(zhì)區(qū)收集，同時引起錯誤的概率提高了。特別是，由于與空穴相比，電子的遷移率高，故與空穴相比，電子產(chǎn)生的影響較大。
在本實施例中，在同一p型阱3內(nèi)形成并接近地配置形成存儲單元MC0和MC1的各存儲節(jié)點的n型雜質(zhì)區(qū)。但是，通過使各個存儲單元MC0和MC1的各字線分開，不會同時對存儲單元MC0和MC1進(jìn)行存取。這樣，可避免發(fā)生多位錯誤而對系統(tǒng)來說成為致命的錯誤的問題。
(實施例2)參照圖6，本實施例的等效電路的結(jié)構(gòu)與圖1中示出的實施例1的結(jié)構(gòu)相比，在共同地連接鄰接的存儲單元MC0和MC1的位線對BL、/BL這一點上不同。
再有，由于除此以外的等效電路的結(jié)構(gòu)與上述的實施例1的結(jié)構(gòu)大致相同，故對于同一要素標(biāo)以同一符號，而省略其說明。
在本實施例中，由于不會同時對字線WLA、WLB進(jìn)行存取，故可知即使在行方向上鄰接的存儲單元間共同地連接位線也沒有任何問題。即，在字線WLA被選擇、其電位上升的情況下，存儲單元MC0的內(nèi)部存儲節(jié)點ma、/ma分別連接到位線對BL、/BL上，進(jìn)行數(shù)據(jù)的讀出或?qū)懭?。另一方面，在字線WLB被選擇、其電位上升的情況下，存儲單元MC1的內(nèi)部存儲節(jié)點mb、/mb分別連接到位線對BL、/BL上，進(jìn)行數(shù)據(jù)的讀出或?qū)懭搿?br> 參照圖7～圖10，本實施例的結(jié)構(gòu)與實施例1的結(jié)構(gòu)相比，主要在各存取晶體管的柵7a的形狀和連接到各存取晶體管的漏5a1上的第1金屬布線12的形狀方面不同。
各存取晶體管的柵7a從p型阱3內(nèi)到n型阱2內(nèi)延伸。由此，如圖11中所示，在夾住n型阱2鄰接的存儲單元(例如存儲單元MC1和MC2)中可利用單一的摻雜多晶硅層來形成存取晶體管的柵7a。因此，可將夾住n型阱2互相鄰接的存儲單元MC1和MC2的4個存取晶體管的各柵導(dǎo)電性地連接到由單一的字線構(gòu)成的第3金屬布線16上。
此外，可利用第1金屬布線12導(dǎo)電性地連接夾住p型阱3而鄰接的存儲單元MC0和MC1的存取晶體管N3A、N3B的各漏5a1。此外，也可利用第1金屬布線12導(dǎo)電性地連接夾住p型阱3而鄰接的存儲單元MC0和MC1的存取晶體管N4A、N4B的各漏5a1。由此，可使在行方向上鄰接的存儲單元MC0和MC1的位線對BL、/BL成為共同的。
此外，也可將在行方向上鄰接的存儲單元MC0和MC1的各驅(qū)動晶體管的各源5a3導(dǎo)電性地連接到單一的第2金屬布線14(GND)上。
再有，由于除此以外的結(jié)構(gòu)與上述的實施例1的布局結(jié)構(gòu)大致相同，故對于同一要素標(biāo)以同一符號，而省略其說明。
通過如上所述地構(gòu)成布局，在實施例1中為了分開字線而必須加寬與1位相當(dāng)?shù)拇鎯卧臋M向?qū)挾?，但在本布局結(jié)構(gòu)中，由于沒有必要分開字線，故與實施例1相比，可減小布局尺寸，可縮小布局面積。
此外，通過共有橫跨n型阱2而鄰接的存儲單元的位線，可減少位線的布線條數(shù)。由此，由于可加寬布線間隔，故可減少耦合電容，可謀求高速化、低功耗化。此外，通過加寬布線間隔，由于可減小引起因異物等導(dǎo)致的不良的概率，故具有可提高成品率的優(yōu)點。同樣，由于與實施例1相比可減少連接存取晶體管的柵與字線的接點的個數(shù)，故可減少因接點的連接不良等引起的不良的概率，可預(yù)期成品率的提高。
此外，與實施例1同樣，通過使各個存儲單元MC0和MC1的字線分開，由于不會同時對橫跨p型阱3而鄰接的存儲單元進(jìn)行存取，故可避免發(fā)生多位錯誤而對系統(tǒng)來說成為致命的錯誤的問題。
再有，在圖3和圖8中示出的結(jié)構(gòu)中，說明了使用例如由硅構(gòu)成的半導(dǎo)體襯底1的情況，但半導(dǎo)體襯底1也可以是如圖12和圖13中所示那樣在襯底21上層疊了絕緣層22和半導(dǎo)體層23的SOI襯底。此時，在由硅構(gòu)成的半導(dǎo)體層23中形成n型阱2和p型阱3。
此外，說明了使用MOS晶體管作為構(gòu)成SRAM的存儲單元的6個晶體管的情況，但也可使用MIS(金屬-絕緣體-半導(dǎo)體)晶體管。
如以上所說明的那樣，在上述的半導(dǎo)體存儲器中，較為理想的是，在同一行中并排地配置的多個存儲單元具有與第1和第2存儲單元為同一行中并排地配置的、而且與第1存儲單元互相鄰接的第3存儲單元。第1和第3存儲單元分別具有第1和第2負(fù)載晶體管。第1存儲單元的第1和第2負(fù)載晶體管以及第3存儲單元的第1和第2負(fù)載晶體管在相同的第2導(dǎo)電型區(qū)域內(nèi)形成。這樣，在相鄰的2位中可共有第2導(dǎo)電型區(qū)域。
在上述的半導(dǎo)體存儲器中，較為理想的是，第3存儲單元具有第1和第2存取晶體管。第1存儲單元的第1存取晶體管和第3存儲單元的第1存取晶體管的各柵由共同的第1導(dǎo)電層構(gòu)成，第1存儲單元的第2存取晶體管和第3存儲單元的第2存取晶體管的各柵由共同的第2導(dǎo)電層構(gòu)成。通過共有各字線，可消除面積增大，可得到集成度更高的存儲單元。此外，由于可減少連接到字線上的接點的個數(shù)，可減少引起因接點的連接不良等導(dǎo)致的成品率下降的概率。
在上述的半導(dǎo)體存儲器中，較為理想的是，第1和第2導(dǎo)電層分別具有導(dǎo)入了雜質(zhì)的多晶硅。這樣，利用導(dǎo)入了雜質(zhì)的多晶硅可使各字線成為共有的字線。
在上述的半導(dǎo)體存儲器中，較為理想的是，將第1存儲單元的第1存取晶體管和第2存儲單元的第1存取晶體管的各漏導(dǎo)電性地連接到共同的第1位線上，而且將第1存儲單元的第2存取晶體管和第2存儲單元的第2存取晶體管的各漏導(dǎo)電性地連接到共同的第2位線上。由此，可在互相鄰接的2位中共有位線，故可減少位線的數(shù)目。因此，可加寬位線間隔，可減少耦合電容，在謀求存取時間的高速化和低功耗化的同時，也可使成品率提高。
在上述的半導(dǎo)體存儲器中，較為理想的是，半導(dǎo)體襯底具有依次層疊了襯底、絕緣層和半導(dǎo)體層的結(jié)構(gòu)，在該半導(dǎo)體層的主表面上形成了第1導(dǎo)電型區(qū)域和第2導(dǎo)電型區(qū)域。也可將本發(fā)明的結(jié)構(gòu)應(yīng)用于這樣的SOI(絕緣體上的硅)襯底。
這次公開的實施例在全部方面應(yīng)認(rèn)為是例示性的而不是限制性的。本發(fā)明的范圍由權(quán)利要求書的范圍而不是上述的實施例的說明來表示，其意圖是包含與權(quán)利要求的范圍均等的意義和范圍內(nèi)的全部的變更。
權(quán)利要求
1.一種半導(dǎo)體存儲器，它具有包含在行方向和列方向上配置的多個存儲單元的存儲單元陣列，其特征在于具備半導(dǎo)體襯底(1)，具有主表面；第1導(dǎo)電型區(qū)域(3)和第2導(dǎo)電型區(qū)域(2)，在上述半導(dǎo)體襯底(1)的主表面上互相鄰接，同時在列方向上延伸；以及第1和第2字線(WLA、WLB)，分別配置在多個行中，在同一行中并排地配置的多個上述存儲單元中互相鄰接的第1和第2存儲單元(MC0、MC1)分別具有第1和第2存取晶體管(N3A、N4A、N3B、N4B)，上述第1存儲單元(MC0)的上述第1和第2存取晶體管(N3A、N4A)以及上述第2存儲單元(MC1)的上述第1和第2存取晶體管(N3B、N4B)在相同的上述第1導(dǎo)電型區(qū)域(3)內(nèi)形成，上述第1存儲單元(MC0)的上述第1和第2存取晶體管(N3A、N4A)的各柵(7a)導(dǎo)電性地連接到上述第1字線(WLA)上，而且上述第2存儲單元(MC1)的上述第1和第2存取晶體管(N3B、N4B)的各柵(7a)導(dǎo)電性地連接到上述第2字線(WLB)上。
2.如權(quán)利要求1中所述的半導(dǎo)體存儲器，其特征在于在同一行中并排地配置的多個上述存儲單元具有第3存儲單元，上述第3存儲單元在與上述第1和第2存儲單元(MC0、MC1)為同一行中并排地配置，而且與上述第1存儲單元(MC0)互相鄰接，上述第1和第3存儲單元(MC0)分另具有第1和第2負(fù)載晶體管(P1A、P2A、P1B、P2B)，上述第1存儲單元(MC0)的上述第1和第2負(fù)載晶體管(P1A、P2A)以及上述第3存儲單元的上述第1和第2負(fù)載晶體管(P1B、P2B)在相同的上述第2導(dǎo)電型區(qū)域(2)內(nèi)形成。
3.如權(quán)利要求2中所述的半導(dǎo)體存儲器，其特征在于上述第3存儲單元具有第1和第2存取晶體管，上述第1存儲單元(MC0)的上述第1存取晶體管(N3A)和上述第3存儲單元的上述第1存取晶體管(N3B)的各柵由共同的第1導(dǎo)電層(7a)構(gòu)成，上述第1存儲單元(MC0)的上述第2存取晶體管(N4A)和上述第3存儲單元的上述第2存取晶體管(N4B)的各柵由共同的第2導(dǎo)電層(7a)構(gòu)成。
4.如權(quán)利要求3中所述的半導(dǎo)體存儲器，其特征在于上述第1和第2導(dǎo)電層(7a)分別具有被導(dǎo)入了雜質(zhì)的多晶硅。
5.如權(quán)利要求1中所述的半導(dǎo)體存儲器，其特征在于上述第1存儲單元(MC0)的上述第1存取晶體管(N3A)和上述第2存儲單元(MC1)的上述第1存取晶體管(N3B)的各柵(5a1)導(dǎo)電性地連接到共同的第1位線(BL)上，而且上述第1存儲單元(MC0)的上述第2存取晶體管(N4A)和上述第2存儲單元(MC1)的上述第2存取晶體管(N4B)的各柵(5a1)導(dǎo)電性地連接到共同的第2字線(/BL)上。
6.如權(quán)利要求1中所述的半導(dǎo)體存儲器，其特征在于上述半導(dǎo)體襯底(1)具有依次層疊了襯底(21)、絕緣層(22)和半導(dǎo)體層(23)的結(jié)構(gòu)，在上述半導(dǎo)體層(23)的主表面上形成了上述第1導(dǎo)電型區(qū)域(3)和上述第2導(dǎo)電型區(qū)域(2)。
全文摘要
在本發(fā)明的半導(dǎo)體存儲器中，在同一行中互相鄰接的2個存儲單元MC0、MC1的4個存取晶體管N3A、N4A、N3B、N4B在共同的p型阱3內(nèi)形成，存儲單元MC0的存取晶體管N3A、N4A的各柵和存儲單元MC1的存取晶體管N3B、N4B的各柵導(dǎo)電性地連接到不同的字線WLA、WLB上。由此，可得到能減少多位錯誤的發(fā)生的半導(dǎo)體存儲器。
文檔編號H01L27/12GK1445785SQ0215244
公開日2003年10月1日 申請日期2002年11月27日 優(yōu)先權(quán)日2002年3月19日
發(fā)明者新居浩二 申請人:三菱電機株式會社