專(zhuān)利名稱(chēng)：監(jiān)測(cè)自行對(duì)準(zhǔn)硅化物殘留的測(cè)試窗結(jié)構(gòu)的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及半導(dǎo)體這些技術(shù)領(lǐng)域，尤其是一種監(jiān)測(cè)自行對(duì)準(zhǔn)硅化物殘留的測(cè)試窗(test key)結(jié)構(gòu)，尤指一種高靈敏度的測(cè)試窗結(jié)構(gòu)，能夠于一晶片可接受度測(cè)試(wafer acceptance test，WAT)過(guò)程中，偵測(cè)出單邊多晶硅線(xiàn)側(cè)壁子金屬殘留衍生(induced)漏電流。
然而，經(jīng)過(guò)清洗制程之后的半導(dǎo)體晶片表面仍然無(wú)法保證完全干凈，而無(wú)金屬殘留問(wèn)題。若是清洗制程作的不夠徹底，則會(huì)在字元線(xiàn)兩側(cè)的側(cè)壁子上形成金屬殘留缺陷，并且導(dǎo)致可能影響整個(gè)集成電路運(yùn)作效能的衍生漏電流(induced leakage current)。隨著制程最小線(xiàn)寬發(fā)展至次波長(zhǎng)(subwavelength)世代(＜0.15微米)，以及線(xiàn)距(spacing)的縮小，金屬殘留衍生漏電流現(xiàn)象已經(jīng)無(wú)法忽略，有時(shí)甚至可能導(dǎo)致整批晶圓報(bào)廢。因此，為了能夠有效評(píng)估(assess)金屬硅化物制程之后清洗(post-clean)效果，通常會(huì)在清洗后進(jìn)行一所謂的晶片可接受度測(cè)試(wafer acceptance test，WAT)。
晶片可接受度測(cè)試(WAT)基本上是利用形成于一晶方(die)周邊區(qū)域(periphery region)的復(fù)數(shù)個(gè)測(cè)試窗(test key)進(jìn)行電性測(cè)試。測(cè)試窗通常是形成于一切割道(scribe line)上，且每一測(cè)試窗用來(lái)監(jiān)測(cè)晶圓的特性目的不盡相同，例如柵極電壓(threshold voltage)、飽和電流(saturatedcurrent)、柵極氧化層厚度以及漏電流等等。其中用來(lái)監(jiān)測(cè)金屬硅化物制程后清洗漏電流情形的測(cè)試窗構(gòu)造顯示在

圖1(a)以及圖1(b)中。
圖1(a)以及圖1(b)分別為測(cè)試擴(kuò)散區(qū)域上金屬殘留的測(cè)試窗部份布局以及測(cè)試多晶硅線(xiàn)側(cè)壁子上金屬殘留的測(cè)試窗部份布局。習(xí)知用來(lái)監(jiān)測(cè)金屬硅化物制程后金屬殘留衍生漏電流的測(cè)試窗至少有兩個(gè)第一個(gè)，如圖1(a)所示，測(cè)試擴(kuò)散區(qū)域上金屬殘留的測(cè)試窗包括有復(fù)數(shù)個(gè)交錯(cuò)排列的長(zhǎng)條擴(kuò)散區(qū)域12(又可稱(chēng)為擴(kuò)散測(cè)試指(diffusion test finger))形成于硅基底10上，長(zhǎng)條擴(kuò)散區(qū)域12之間則為一淺溝絕緣(shallow trench isolation，STI)區(qū)域14。部份的長(zhǎng)條擴(kuò)散區(qū)域12與A端電路電連接，而剩下的長(zhǎng)條擴(kuò)散區(qū)域12則是與B端電壓電連接。舉例而言，A端通常外接一讀出電路(read out circuit)并被提供一1.5伏特的偏壓，而B(niǎo)端接地(grounded)。當(dāng)金屬殘留16在各長(zhǎng)條擴(kuò)散區(qū)域12兩側(cè)累積至一程度，使相鄰的兩擴(kuò)散區(qū)域12導(dǎo)通時(shí)，讀出電路即可讀到一漏電流值。
如圖1(b)所示，第二個(gè)是測(cè)試多晶硅線(xiàn)側(cè)壁子上金屬殘留的測(cè)試窗，其包括有復(fù)數(shù)個(gè)交錯(cuò)排列的長(zhǎng)條多晶硅線(xiàn)區(qū)域22(又可稱(chēng)為多晶硅測(cè)試指(polysilicon test finger))形成于硅基底10上，長(zhǎng)條擴(kuò)散區(qū)域22之間則為一淺溝絕緣(STI)區(qū)域24。同樣地，部份的長(zhǎng)條多晶硅線(xiàn)區(qū)域22與A′端電路電連接，而剩下的長(zhǎng)條多晶硅線(xiàn)區(qū)域22則是與B′端電壓電連接。舉例而言，A′端通常外接一讀出電路并被提供一1.5伏特的偏壓，而B(niǎo)′端接地(grounded)。當(dāng)金屬殘留26在各長(zhǎng)條擴(kuò)散區(qū)域22兩側(cè)累積至一程度，使相鄰的兩多晶硅線(xiàn)區(qū)域22導(dǎo)通時(shí)，讀出電路即可讀到一漏電流值。
然而，習(xí)知測(cè)試窗布局結(jié)構(gòu)的缺點(diǎn)是不夠靈敏。如前所述，在圖1(b)中，唯有當(dāng)金屬殘留26在各長(zhǎng)條擴(kuò)散區(qū)域22兩側(cè)累積至一程度，使相鄰的兩多晶硅線(xiàn)區(qū)域22導(dǎo)通時(shí)，與A′端相連接的讀出電路才可以讀到一漏電流值。如此一來(lái)，對(duì)于只有單邊殘留有金屬物的情形，習(xí)知測(cè)試窗結(jié)構(gòu)則無(wú)法偵測(cè)。
本發(fā)明的另一目的在于提供一種測(cè)試窗布局，以有效偵測(cè)單邊殘留有金屬物的情形。
依據(jù)本發(fā)明的較佳實(shí)施例，本發(fā)明一種監(jiān)測(cè)自行對(duì)準(zhǔn)硅化物(self-aligned silicide，salicide)殘留的測(cè)試窗(test key)結(jié)構(gòu)包含有一硅基底，其上至少具有一第一擴(kuò)散區(qū)域以及一第二擴(kuò)散區(qū)域橫向設(shè)置于該第一擴(kuò)散區(qū)域的一側(cè)；一第一多晶硅線(xiàn)以及一第二多晶硅線(xiàn)，橫跨于該第一擴(kuò)散區(qū)域以及該第二擴(kuò)散區(qū)域上，且該第一多晶硅線(xiàn)以及該第二多晶硅線(xiàn)分別于該第一擴(kuò)散區(qū)域區(qū)隔出一第一接觸洞區(qū)域以及于該第二擴(kuò)散區(qū)域區(qū)隔出一第二接觸洞區(qū)域，其中該第一接觸洞區(qū)域包含有一第一離子井，該第二接觸洞區(qū)域包含有一第二離子井；至少一介電層覆蓋該第一多晶硅線(xiàn)、該第二多晶硅線(xiàn)、該第一擴(kuò)散區(qū)域以及該第二接觸洞區(qū)域上；以及一第一金屬測(cè)試指(testfinger)以及一第二金屬測(cè)試指，接近正交于該第一多晶硅線(xiàn)以及該第二多晶硅線(xiàn)，設(shè)置于該介電層上，且該第一金屬測(cè)試指經(jīng)由一第一接觸插塞與該第一離子井電連接，該第二金屬測(cè)試指則經(jīng)由一第二接觸插塞與該第二離子井電連接。
其中該第一多晶硅線(xiàn)以及該第二多晶硅線(xiàn)皆具有兩接近垂直側(cè)壁以及一側(cè)壁子(spacer)形成于各該側(cè)壁上。
另外，本發(fā)明還提出一種測(cè)試窗陣列，其包含有一硅基底；復(fù)數(shù)列擴(kuò)散區(qū)域互相平行設(shè)置于該硅基底表面；復(fù)數(shù)行多晶硅線(xiàn)，橫跨于該復(fù)數(shù)列擴(kuò)散區(qū)域上，且該復(fù)數(shù)行多晶硅線(xiàn)將該復(fù)數(shù)列擴(kuò)散區(qū)域區(qū)隔出復(fù)數(shù)個(gè)接觸洞區(qū)域，其中各該接觸洞區(qū)域皆包含有一離子井；一介電層覆蓋該復(fù)數(shù)行多晶硅線(xiàn)以及該復(fù)數(shù)列擴(kuò)散區(qū)域上；以及復(fù)數(shù)列金屬測(cè)試指，設(shè)置于該介電層上，且各該金屬測(cè)試指經(jīng)由一接觸插塞與各該離子井電連接。
相較于習(xí)知的測(cè)試窗結(jié)構(gòu)，本發(fā)明由于具有三層結(jié)構(gòu)的設(shè)計(jì)，因此能夠靈敏的測(cè)出單邊金屬物殘留衍生漏電流，尤其對(duì)于金屬硅化物后清洗制程的清洗效果能有較好的評(píng)估。
圖示的符號(hào)說(shuō)明10硅基底 12長(zhǎng)條擴(kuò)散區(qū)域14STI區(qū)域 16金屬殘留22多晶硅線(xiàn)區(qū)域24 STI區(qū)域26金屬殘留100硅基底102擴(kuò)散區(qū)域 103接觸洞區(qū)域104a，b多晶硅線(xiàn) 106a，b金屬測(cè)試指108接觸插塞 210a，b殘留的金屬物300測(cè)試窗請(qǐng)參照?qǐng)D2，圖2為本發(fā)明測(cè)試窗部份布局的示意圖。如圖2所示，本發(fā)明的測(cè)試窗(test key)結(jié)構(gòu)300包含有一硅基底100，其上至少具有復(fù)數(shù)個(gè)擴(kuò)散區(qū)域102水平形成于硅基底100上。擴(kuò)散區(qū)域102之間為一STI區(qū)域108。復(fù)數(shù)條第一多晶硅線(xiàn)104a以及復(fù)數(shù)條第二多晶硅線(xiàn)104b，則橫跨于擴(kuò)散區(qū)域102以及STI區(qū)域108上。第一多晶硅線(xiàn)104a以及第二多晶硅線(xiàn)104b皆為凹凸曲折的布局圖形，如此一來(lái)，使得第一多晶硅線(xiàn)104a以及第二多晶硅線(xiàn)104b能與擴(kuò)散區(qū)域102區(qū)隔出復(fù)數(shù)個(gè)接觸洞區(qū)域103，其中每一接觸洞區(qū)域103的硅基底100表面皆包含有一離子井(未顯示)。第一多晶硅線(xiàn)104a以及第二多晶硅線(xiàn)104b皆具有兩接近垂直側(cè)壁以及一側(cè)壁子(spacer)(未顯示)形成于各側(cè)壁上。離子井的植入在側(cè)壁子的形成后進(jìn)行。側(cè)壁子的形成與一般的MOS晶體管制程類(lèi)似，其材質(zhì)一般為氮化硅所構(gòu)成。此外，圖2中，接觸洞區(qū)域103的硅基底100表面以及第一多晶硅線(xiàn)104a以及第二多晶硅線(xiàn)104b各另有一金屬硅化物層(silicide layer)(未顯示)。
在本發(fā)明的較佳實(shí)施例中，擴(kuò)散區(qū)域102的距離w1約為0.2微米左右，而第一多晶硅線(xiàn)104a以及復(fù)數(shù)條第二多晶硅線(xiàn)104b的線(xiàn)寬約為0.12微米左右。由第一多晶硅線(xiàn)104a以及第二多晶硅線(xiàn)104b所構(gòu)成凹凸曲折的布局圖形中，最短距離w2約為0.2微米左右。
本發(fā)明的測(cè)試窗(test key)結(jié)構(gòu)300另包含有一介電層(未顯示)覆蓋第一多晶硅線(xiàn)104a、第二多晶硅線(xiàn)104b、擴(kuò)散區(qū)域102以及STI區(qū)域108上。介電層的形成在完成金屬硅化物制程后清洗之后，利用傳統(tǒng)的化學(xué)氣相沉積(CVD)法形成。舉例而言，介電層可以為二氧化硅層、BPSG層、PSG層或低介電常數(shù)材料(FSG等等)。在完成介電層的沉積之后測(cè)試窗300中于后清洗制程中所殘留的金屬物210a以及210b，被包覆在介電層中。一第一金屬測(cè)試指(testfinger)106a以及一第二金屬測(cè)試指106b，接近正交于第一多晶硅線(xiàn)104a以及第二多晶硅線(xiàn)104b，設(shè)置于介電層上。第一金屬測(cè)試指106a以及第二金屬測(cè)試指106b經(jīng)由接觸插塞108與接觸洞區(qū)域103內(nèi)的離子井電連接。接觸插塞108的形成以及金屬測(cè)試指106a以及106b，皆為習(xí)知該所述技藝者所熟知，因此不再贅述。
由上述的結(jié)構(gòu)描述可知，本發(fā)明測(cè)試窗300為一三層結(jié)構(gòu)(擴(kuò)散區(qū)域102、多晶硅線(xiàn)104a以及104b、金屬測(cè)試指106a以及106b)。因此，需等到完成第一層金屬導(dǎo)線(xiàn)的定義之后，才進(jìn)行金屬硅化物殘留衍生漏電流測(cè)試。而當(dāng)進(jìn)行漏電流監(jiān)測(cè)步驟時(shí)，第一多晶硅線(xiàn)104a以及第二多晶硅線(xiàn)104b分別被施以不同的電壓A點(diǎn)以及B點(diǎn)偏壓。舉例而言，第一多晶硅線(xiàn)104a外接一A點(diǎn)讀出電路，并提供一1.5伏特偏壓，而第二多晶硅線(xiàn)104b接地。第一金屬測(cè)試指106a以及第二金屬測(cè)試指106b分別被施以不同的電壓C點(diǎn)以及D點(diǎn)偏壓。舉例而言，第一金屬測(cè)試指106a外接一C點(diǎn)讀出電路，并提供一1.5伏特偏壓，而與第二金屬測(cè)試指106b相偕的D點(diǎn)則為接地。因此，AB點(diǎn)能夠測(cè)出單邊金屬殘留210a的漏電流，CD點(diǎn)則能夠測(cè)出單邊金屬殘留210b的漏電流。
上述實(shí)施例僅為一個(gè)測(cè)試窗的結(jié)構(gòu)，本發(fā)明另一實(shí)施例還可包括由復(fù)數(shù)個(gè)上述測(cè)試窗組成的一種測(cè)試窗陣列，該測(cè)試窗陣列具體包含有一硅基底；復(fù)數(shù)列擴(kuò)散區(qū)域互相平行設(shè)置于該硅基底表面；復(fù)數(shù)行多晶硅線(xiàn)，橫跨于該復(fù)數(shù)列擴(kuò)散區(qū)域上，且該復(fù)數(shù)行多晶硅線(xiàn)將該復(fù)數(shù)列擴(kuò)散區(qū)域區(qū)隔出復(fù)數(shù)個(gè)接觸洞區(qū)域，其中各該接觸洞區(qū)域皆包含有一離子井；一介電層覆蓋該復(fù)數(shù)行多晶硅線(xiàn)以及該復(fù)數(shù)列擴(kuò)散區(qū)域上；以及復(fù)數(shù)列金屬測(cè)試指，設(shè)置于該介電層上，且各該金屬測(cè)試指經(jīng)由一接觸插塞與各該離子井電連接。因該第二實(shí)施例是由第一實(shí)施例的每一個(gè)測(cè)試窗所組成，所以其他細(xì)節(jié)和圖示不再贅述。
以上所述僅為本發(fā)明的較佳實(shí)施例，凡依本發(fā)明申請(qǐng)專(zhuān)利范圍所做的均等變化與修飾，皆應(yīng)屬本發(fā)明專(zhuān)利的涵蓋范圍。
權(quán)利要求
1.一種監(jiān)測(cè)自行對(duì)準(zhǔn)硅化物殘留的測(cè)試窗結(jié)構(gòu)，其特征是該測(cè)試窗結(jié)構(gòu)包含有一硅基底，其上至少具有一第一擴(kuò)散區(qū)域以及一第二擴(kuò)散區(qū)域橫向設(shè)置于該第一擴(kuò)散區(qū)域的一側(cè)；一第一多晶硅線(xiàn)以及一第二多晶硅線(xiàn)，橫跨于該第一擴(kuò)散區(qū)域以及該第二擴(kuò)散區(qū)域上，且該第一多晶硅線(xiàn)以及該第二多晶硅線(xiàn)分別于該第一擴(kuò)散區(qū)域區(qū)隔出一第一接觸洞區(qū)域以及于該第二擴(kuò)散區(qū)域區(qū)隔出一第二接觸洞區(qū)域，其中該第一接觸洞區(qū)域包含有一第一離子井，該第二接觸洞區(qū)域包含有一第二離子井；至少一介電層覆蓋該第一多晶硅線(xiàn)、該第二多晶硅線(xiàn)、該第一擴(kuò)散區(qū)域以及該第二擴(kuò)散區(qū)域上；以及一第一金屬測(cè)試指以及一第二金屬測(cè)試指，接近正交于該第一多晶硅線(xiàn)以及該第二多晶硅線(xiàn)，設(shè)置于該介電層上，且該第一金屬測(cè)試指經(jīng)由一第一接觸插塞與該第一離子井電連接，該第二金屬測(cè)試指則經(jīng)由一第二接觸插塞與該第二離子井電連接。
2.如權(quán)利要求1所述的測(cè)試窗結(jié)構(gòu)，其特征是該第一多晶硅線(xiàn)以及該第二多晶硅線(xiàn)皆具有兩接近垂直側(cè)壁以及一側(cè)壁子形成于各該側(cè)壁上。
3.如權(quán)利要求2所述的測(cè)試窗結(jié)構(gòu)，其特征是該側(cè)壁子由氮化硅所構(gòu)成。
4.如權(quán)利要求1所述的測(cè)試窗結(jié)構(gòu)，其特征是該第一接觸洞區(qū)域以及該第二接觸洞區(qū)域的該硅基底表面各包含有一金屬硅化物層。
5.如權(quán)利要求1所述的測(cè)試窗結(jié)構(gòu)，其特征是該測(cè)試窗結(jié)構(gòu)形成于一晶圓的切割道上。
6.如權(quán)利要求1所述的測(cè)試窗結(jié)構(gòu)，其特征是該第一擴(kuò)散區(qū)域以及該第二擴(kuò)散區(qū)域由一淺溝絕緣區(qū)域隔離。
7.如權(quán)利要求1所述的測(cè)試窗結(jié)構(gòu)，其特征是該第一金屬測(cè)試指以及該第二金屬測(cè)試指外接一測(cè)試電路，用來(lái)量測(cè)一金屬硅化物殘留衍生漏電流。
8.一種測(cè)試窗陣列，其特征是該測(cè)試窗陣列包含有一硅基底；復(fù)數(shù)列擴(kuò)散區(qū)域互相平行設(shè)置于該硅基底表面；復(fù)數(shù)行多晶硅線(xiàn)，橫跨于該復(fù)數(shù)列擴(kuò)散區(qū)域上，且該復(fù)數(shù)行多晶硅線(xiàn)將該復(fù)數(shù)列擴(kuò)散區(qū)域區(qū)隔出復(fù)數(shù)個(gè)接觸洞區(qū)域，其中各該接觸洞區(qū)域皆包含有一離子井；一介電層覆蓋該復(fù)數(shù)行多晶硅線(xiàn)以及該復(fù)數(shù)列擴(kuò)散區(qū)域上；以及復(fù)數(shù)列金屬測(cè)試指，設(shè)置于該介電層上，且各該金屬測(cè)試指經(jīng)由一接觸插塞與各該離子井電連接。
9.如權(quán)利要求8所述的測(cè)試窗陣列，其特征是該各該多晶硅線(xiàn)皆具有兩接近垂直側(cè)壁以及一側(cè)壁子形成于各該側(cè)壁上。
10.如權(quán)利要求9所述的測(cè)試窗陣列，其特征是該側(cè)壁子由氮化硅所構(gòu)成。
11.如權(quán)利要求8所述的測(cè)試窗陣列，其特征是各該接觸洞區(qū)域的該硅基底表面皆包含有一金屬硅化物層。
12.如權(quán)利要求8所述的測(cè)試窗陣列，其特征是該測(cè)試窗陣列形成于一晶圓的切割道。
13.如權(quán)利要求8所述的測(cè)試窗陣列，其特征是該復(fù)數(shù)列擴(kuò)散區(qū)域由一淺溝絕緣區(qū)域隔離。
14.如權(quán)利要求8所述的測(cè)試窗陣列，其特征是該復(fù)數(shù)列金屬測(cè)試指接近正交于該復(fù)數(shù)行多晶硅線(xiàn)。
全文摘要
一種監(jiān)測(cè)自行對(duì)準(zhǔn)硅化物殘留的測(cè)試窗結(jié)構(gòu)，該測(cè)試窗結(jié)構(gòu)包含有一硅基底；復(fù)數(shù)列擴(kuò)散區(qū)域互相平行設(shè)置于該硅基底表面；復(fù)數(shù)行多晶硅線(xiàn)，橫跨于該復(fù)數(shù)列擴(kuò)散區(qū)域上，且該復(fù)數(shù)行多晶硅線(xiàn)將該復(fù)數(shù)列擴(kuò)散區(qū)域區(qū)隔出復(fù)數(shù)個(gè)接觸洞區(qū)域，其中各該接觸洞區(qū)域皆包含有一離子井；一介電層覆蓋該復(fù)數(shù)行多晶硅線(xiàn)以及該復(fù)數(shù)列擴(kuò)散區(qū)域上；以及復(fù)數(shù)列金屬測(cè)試指，接近正交于該復(fù)數(shù)行多晶硅線(xiàn)，設(shè)置于該介電層上，且各該金屬測(cè)試指經(jīng)由一接觸插塞與各該離子井電連接；因本發(fā)明具有三層結(jié)構(gòu)的設(shè)計(jì)，因此能夠靈敏的測(cè)出單邊金屬物殘留衍生漏電流，尤其對(duì)于金屬硅化物后清洗制程的清洗效果能有較好的評(píng)估。
文檔編號(hào)H01L23/544GK1426098SQ0214622
公開(kāi)日2003年6月25日 申請(qǐng)日期2002年10月16日 優(yōu)先權(quán)日2001年11月2日
發(fā)明者林政男 申請(qǐng)人:聯(lián)華電子股份有限公司