專利名稱：用于低k工藝的銅通孔的鉻粘結(jié)層的制作方法
技術(shù)領(lǐng)域：
本發(fā)明的領(lǐng)域是形成具有銅金屬化和低k電介質(zhì)的集成電路的領(lǐng)域。
背景技術(shù)：
在具有氧化物的銅領(lǐng)域中，現(xiàn)有技術(shù)已經(jīng)開發(fā)了一組相容材料，以形成包含銅的溝槽和穿孔的襯里。襯里(lining)必須粘結(jié)到粘附在電介質(zhì)上并阻止擴(kuò)散以及電遷移。
通常，在氧化物介質(zhì)電路中，雙鑲嵌結(jié)構(gòu)(dual damascenestructure)結(jié)合連接到下層平面的通孔與水平互連部件，并包括Ta或TaN的粘結(jié)層、防止銅擴(kuò)散的TaN阻擋層以及在銅籽晶淀積之前的Ta或TaN頂層。
當(dāng)半導(dǎo)體器件的尺寸繼續(xù)縮小時，金屬互連的RC延遲成為器件速度的主要限制因素。為了解決該問題，在低k介質(zhì)材料(減小金屬線路之間的電容C)中進(jìn)行銅互連(減小電阻R)成為半導(dǎo)體工業(yè)將器件縮小為深亞微米尺寸的關(guān)鍵問題。
進(jìn)行銅低k金屬化工藝最經(jīng)濟(jì)的方法是使用具有金屬通孔和金屬線路的雙鑲嵌結(jié)構(gòu)，在一個工序中腐蝕和用銅金屬填充通孔和金屬線路。通過CMP(化學(xué)機(jī)械拋光)除去過量的銅。在雙鑲嵌結(jié)構(gòu)中，金屬通孔和金屬線路都需要銅金屬和介質(zhì)材料之間的阻擋層(或多層)。該阻擋層稱為襯層(liner)。該襯層有兩個作用作為銅擴(kuò)散阻擋層，防止銅擴(kuò)散到介質(zhì)材料中，作為銅金屬通孔和底金屬線(由Cu或W組成)之間的接觸層。
在SiO2介質(zhì)(不認(rèn)為是低k介質(zhì)材料)中的銅雙鑲嵌金屬化結(jié)構(gòu)領(lǐng)域中，現(xiàn)有技術(shù)已經(jīng)開發(fā)了一組用于襯層的可相容材料，例如Ta、TaN以及CVD TiN。已發(fā)現(xiàn)Ta具有與Cu金屬的良好粘附性，CVDTiN更好地覆蓋在線路和通孔的側(cè)壁上，尤其適于高長寬比結(jié)構(gòu)。
但是，在低k介質(zhì)材料中形成銅金屬互連的領(lǐng)域中，產(chǎn)生新的問題在SiO2介質(zhì)中的銅金屬互連沒有對應(yīng)物(counterpart)。例如，低k介質(zhì)之一，如SiLK，具有幾種不存在于SiO2中的材料性質(zhì)。SiLK是聚合物材料，且主要由C制成。SiLK還是具有高熱膨脹系數(shù)的軟材料。因為SiLK材料的這些獨特特性，對那種材料中的銅金屬互連的要求，如通孔側(cè)壁的覆蓋以及襯層和底金屬(Cu或W金屬)之間的粘結(jié)，不同于SiO2介質(zhì)材料中的銅金屬中的相應(yīng)要求。
此外，通孔和金屬線的尺寸減小的事實，伴隨通孔的長寬比相應(yīng)增加，在用于雙鑲嵌結(jié)構(gòu)的襯層方面增加了額外的要求。

發(fā)明內(nèi)容
本發(fā)明涉及使用低k電介質(zhì)的銅互連電路的結(jié)構(gòu)和材料的結(jié)合，提供通孔的底部和下層的銅互連部件之間的所需粘結(jié)，以及足夠低的電阻。
本發(fā)明的特點是通孔底部處的Cr襯層和下層的互聯(lián)之間的粘附力足以承受由熱循環(huán)所引起的應(yīng)力。
本發(fā)明另一特點是通過Cr層的吸氣作用減小通孔底部處的碳污染。


圖1示出根據(jù)本發(fā)明的部分互連。
圖2示出根據(jù)現(xiàn)有技術(shù)的部分互連。
具體實施例方式
在測試結(jié)合銅金屬化和低k電介質(zhì)(例如來自Dow的SiLK)的集成電路中，發(fā)現(xiàn)一個意外的問題。
與具有氧化物層間介質(zhì)的銅互連的現(xiàn)有技術(shù)工作比起來，在熱循環(huán)發(fā)生后具有斷開通孔的不能接受的高失效率。
發(fā)現(xiàn)該問題的原因是通孔底部和下層的銅部件之間機(jī)械分開。
該問題只能在通孔的橫向尺寸縮小(和它們的長寬比增加)時產(chǎn)生。
現(xiàn)在參考圖2，示出了根據(jù)現(xiàn)有技術(shù)的典型通孔。下層的介質(zhì)層20放置在硅襯底10上。第一銅層30從左向右延伸。常規(guī)阻擋層32，稱為覆蓋層，如SiN，淀積在銅層30上。
在圖的中心，通孔從銅層50向下延伸與層30接觸。用CVD TiN襯層62和Ta(和/或TaN)襯層64的常規(guī)組合形成銅的襯里。在說明性的實施例中，對于具有200nm標(biāo)稱基準(zhǔn)(ground rule)的工藝，層40的厚度標(biāo)稱為300nm，通孔尺寸標(biāo)稱為200nm乘200nm，長寬比標(biāo)稱為3.5。當(dāng)尺寸縮小時，長寬比(因此通孔底端的鍵合應(yīng)變)將增加。
已經(jīng)發(fā)現(xiàn)這些組合，盡管在任何熱應(yīng)力之前令人滿意，但是在-65℃和200℃之間重復(fù)熱循環(huán)后，產(chǎn)生不能接受的高失效率。該失效率的原因已確定為通孔底部機(jī)械分開。SiLK的熱膨脹系數(shù)比銅大五倍，以致當(dāng)電路溫度上升時，層間電介質(zhì)在通孔底端的結(jié)點上施加大的應(yīng)力。
該分開的一個可疑原因是腐蝕和清潔通孔的先前步驟過程中從低k電介質(zhì)放出碳(放氣)。這些碳通過常規(guī)清潔工藝如濺射清潔不能完全除去，并妨礙銅的頂面和襯層底面之間形成良好鍵合。此外，當(dāng)晶片暴露于空氣時，氧可以被吸附在通孔露出的底部上。這些效應(yīng)的結(jié)合削弱了Ta和/或TaN與銅之間的鍵合，且在熱應(yīng)力條件下產(chǎn)生斷路的現(xiàn)象。在銅互連和低k電介質(zhì)的有益特點的結(jié)合中這產(chǎn)生了難題。
現(xiàn)在參考圖1，展示了本發(fā)明的實施例，其中用濺射的Cr第一襯層42代替襯層62和64，在通孔底部處標(biāo)稱為10-20nm厚。當(dāng)濺射的Cr沒有很好地覆蓋垂直表面時，側(cè)面上的Cr覆蓋小于底端。已經(jīng)發(fā)現(xiàn)Cr對有機(jī)材料例如SiLK的粘結(jié)性好。在過去的集成電路封裝領(lǐng)域中，Cr用作銅上的粘結(jié)層，其中沒有使用有機(jī)材料，且尺寸和應(yīng)力完全不同于集成電路技術(shù)。
然后，在標(biāo)準(zhǔn)條件淀積標(biāo)稱為5nm-10nm厚的CVD TiN(通過化學(xué)氣相淀積進(jìn)行淀積)襯層46。該層是保形的且補(bǔ)償?shù)谝粚痈采w的欠缺。TiN也很好地粘結(jié)到SiLK，從而如果在通孔壁上有任何露出的SiLK表面，那里仍很好地粘結(jié)在壁上。
襯層的最終層是Ta層48，標(biāo)稱25nm厚，用來增強(qiáng)TiN襯層和銅互連部件之間的鍵合。也可以使用TaN。
試驗結(jié)果表明根據(jù)本發(fā)明的通孔結(jié)構(gòu)顯著地減小失效率。在操作中，按常規(guī)淀積和構(gòu)圖第一銅互連層(優(yōu)選用鑲嵌結(jié)構(gòu))。也按常規(guī)淀積介質(zhì)的第一層。然后，優(yōu)選在雙鑲嵌工藝中，腐蝕一組穿過層間絕緣材料的通孔。放置一組三個襯層，如果愿意，通過常規(guī)的CMP除去溝道外部的第二銅層。
放置和構(gòu)圖第二銅層。需要時重復(fù)該工藝直到所有銅層都放置。
可選實施例先前的討論提及三層襯墊。也可以使用本發(fā)明的其他實施例。例如可以使用單個Cr層42，沒有TiN或Ta。該實施例放棄TiN的保形覆蓋和它作為擴(kuò)散阻擋層的性能。該實施例具有成本更低的優(yōu)點，但是比CVD TiN更少保形。
另一個實施例是由另外濺射的Cr層代替Ta頂襯層48。這提供對上層的互連銅層的良好粘結(jié)且使用更少的材料。
但是另一個層省去TiN層46并保留Ta(或TaN)層48。這比第一實施例將更少保形，但是省去CVD步驟。
在每一個實施例中，通常是常規(guī)濺射的銅籽晶層以促進(jìn)粘結(jié)。
盡管已經(jīng)通過單個優(yōu)選實施例描述了本發(fā)明，但是在權(quán)利要求的精神和范圍內(nèi)，本領(lǐng)域的技術(shù)人員將認(rèn)識到本發(fā)明可以以各種方式實施。
工業(yè)實用性本發(fā)明用于集成電路制造領(lǐng)域。具體在具有銅金屬化和低k電介質(zhì)的集成電路中。
權(quán)利要求
1.一種在集成電路中形成銅互連的方法，包括以下步驟(a)淀積和構(gòu)圖第一銅互連層(30)；(b)淀積第一低介電常數(shù)層間介質(zhì)層(40)；(c)形成一組通孔，所述通孔穿過所述的第一低介電常數(shù)層間介質(zhì)層，在所述第一銅互連層上中止。(d)在所述通孔組內(nèi)淀積Cr第一襯層(42)；以及(e)淀積和構(gòu)圖第二銅互連層(50)；
2.根據(jù)權(quán)利要求1在集成電路中形成銅互連的方法，包括以下附加的步驟(d-1)在所述通孔組內(nèi)淀積CVD TiN第二襯層(46)。
3.根據(jù)權(quán)利要求2在集成電路中形成銅互連的方法，包括以下附加的步驟(d-2)淀積選自Ta和TaN的材料組成的第三襯層(48)。
4.根據(jù)權(quán)利要求2在集成電路中形成銅互連的方法，包括以下附加的步驟(d-2)淀積Cr第三襯層(48)。
5.根據(jù)權(quán)利要求1在集成電路中形成銅互連的方法，包括以下附加的步驟(d-1)淀積選自Ta和TaN的材料組成的第二襯層(46)。
6.根據(jù)權(quán)利要求1在集成電路中形成銅互連的方法，包括以下附加的步驟(d-1)在所述通孔組內(nèi)淀積CVD TiN第二襯層(46)；以及(d-2)淀積選自Ta和TaN的材料組成的第三襯層(48)。
7.根據(jù)權(quán)利要求6的方法，還包括重復(fù)所述的步驟(b)至(g)至少一次。
8.根據(jù)權(quán)利要求6的方法，其中所述的低介電常數(shù)層間介質(zhì)包括SiLK。
9.根據(jù)權(quán)利要求7的方法，其中所述的低介電常數(shù)層間介質(zhì)包括SiLK。
全文摘要
在具有銅互連(30，50)和低k層間介質(zhì)(40)的集成電路中，發(fā)現(xiàn)熱處理后的斷路問題，通過Cr第一襯層(42)、隨后CVD TiN保形襯層(46)、依次隨后的Ta或TaN最終襯層(48)解決該問題，從而提高通孔(50)和下層的銅層(30)之間的粘附力，同時保持低電阻。
文檔編號H01L23/532GK1486504SQ01821902
公開日2004年3月31日 申請日期2001年12月13日 優(yōu)先權(quán)日2001年1月11日
發(fā)明者布雷特·H·恩格爾, 馬克·霍因基斯, 約翰·A·米勒, 徐順天, 王允愈, 黃洸漢, A 米勒, 布雷特 H 恩格爾, 霍因基斯 申請人:國際商業(yè)機(jī)器公司, 英芬能技術(shù)北美公司