專利名稱：半導體器件及其制造方法
技術領域：
本發(fā)明涉及一種半導體器件，在其半導體本體的表面上提供有非易失性存儲器元件。
這種半導體器件見于美國專利US 5,607,871。在已知的半導體器件中，非易失性存儲器元件包括源和漏，以及與包含控制柵的柵結構電絕緣的一個存取柵。上述柵結構與半導體本體通過柵極電介質層電絕緣，帶有一個用作電荷存儲區(qū)的浮柵，其中以電荷的形式存儲數(shù)據(jù)。存取柵具有基本上平行于半導體本體的表面延伸的大致平坦的表面部分。存取柵是通過構圖與該柵結構和相鄰的柵結構重疊的多晶硅層形成的，并伸展超過柵結構的最外面的側壁。在柵結構之間，構圖的多晶硅層位于局域地形成在半導體本體中的漏極之上，源極形成在半導體本體中，與構圖后的多晶硅層對準。
已知的半導體器件的缺點是，由于在柵結構區(qū)域和位于這些區(qū)域上的多晶硅層的大的拓撲結構，多晶硅層的光刻構圖很困難。當在多晶硅層上形成的光刻膠層被曝光以形成光刻圖案時，在多晶硅層的表面上光線被反射到傾斜的方向上。結果使光刻圖案變形，導致多晶硅層構圖的精確性很差。當構圖多晶硅層位于漏極之上時，已知半導體器件的另一缺點是在一個單獨的步驟里不能同時形成源極和漏極，在存儲器元件的工作過程中構圖的多晶硅層和漏極之間會發(fā)生串擾。
上述非易失性存儲器元件包括一個存取晶體管和一個浮柵晶體管，在浮柵晶體管中包括一個可以以電荷形式存儲數(shù)據(jù)的浮柵。如本領域所公知的，可以使用一個所謂電荷陷阱(traping)晶體管來代替上述的浮柵晶體管。這種電荷陷阱管包括一個通過柵極電介質層與半導體本體絕緣的控制柵，柵極電介質層包括可以存儲電荷的相互隔開的陷阱中心。在這種電荷陷阱晶體管中，電荷不但能只在溝道的全部長度范圍內存在，還可以只在溝道的源極側或漏極側存在。由于在讀取過程中可以分辨這些不同的情況，每個存儲器元件可以存儲2個比特。
不論象上述已知的半導體器件那樣將浮柵用于存儲電荷，還是在柵極介質層中包括相互隔開的陷阱中心，都包括上述的缺點。這些缺點也存在于電荷陷阱晶體管中。
因此本發(fā)明的目的是提供一種帶有存儲器元件的半導體器件，其中能更容易地和更精確地制造所述存儲器元件，且能消除上述的操作中的串擾問題。
根據(jù)本發(fā)明的半導體器件包括形成在半導體本體表面上的非易失性存儲器元件，該存儲器元件包括漏極、源極和包括控制柵的柵結構電絕緣的存取柵，所述柵結構與半導體本體通過柵極電介質層電絕緣，其中提供有電荷存儲區(qū)，可以以電荷的形式存儲數(shù)據(jù)，以及該存取柵具有基本平行于半導體本體表面延伸的基本為平坦的表面部分和靠著柵結構放置且與柵結構沒有重疊的塊狀形狀。當通過光刻構圖一個導電層來形成存取柵時，所發(fā)出的用于構圖上覆的光刻膠層的光不會在導電層的表面上反射到傾斜的方向上。因此，能以更大的精確性制造存取柵。此外，通過使用柵結構和存取柵作為一個掩膜，能夠使用一個單獨的步驟形成源和漏，依此方式，消除了漏極和形成存取柵的導電層之間的串擾。
電荷存儲區(qū)可以由例如浮柵形成。在另一個實施例中，電荷存儲區(qū)中含有相互隔開的陷阱中心。例如，帶有相互隔開的陷阱中心的柵極電介質層可以是含有雜質的二氧化硅層，雜質可以是分布在其中的金屬粒子，雜質形成陷阱中心。然而，更普遍的方式是使用包括兩層不同材料的柵介質層，它形成提供相互隔開的陷阱中心的邊界層。為了增大與標準CMOS工藝的兼容性，雙層的柵介質層優(yōu)選地由一層二氧化硅層和一層氮化硅層構成。
在根據(jù)本發(fā)明的半導體器件的另一個實施例中，存取柵的基本平坦的表面部分位于與柵結構的上表面部分基本相同高度的地方。因此，存取柵和柵結構的組合結構基本是平坦的。
在包含一個存取柵的非易失性存儲器元件中，該存儲器元件也稱為雙晶體管元件(2T)，存取柵優(yōu)選地位于鄰近源極的柵結構的一側。如果存取柵位于源極側，則用于開關的編程電壓小于當存取柵位于漏極側的用于開關所需的編程電壓，因此前一種存取晶體管可以具有更薄的柵極電介質層。
根據(jù)本發(fā)明的半導體器件的其它優(yōu)點在從屬權利要求中描述。
本發(fā)明還涉及制造一種半導體器件的方法，在所述半導體器件的半導體本體的表面含有一個非易失性存儲器元件。
這種方法描述于美國專利US5,607,871。在已知的方法中，在施加導電層即多晶硅層之前，在半導體本體上形成位于一個柵結構和相鄰的柵結構之間的漏極。然后構圖多晶硅層，使其與上述柵結構和相鄰的柵結構重疊，并延伸超過這些柵結構的最外面的側壁。在構圖多晶硅后，在半導體本體上形成與構圖后的多晶硅對準的源極。
這種方法的缺點在于，由于在柵結構位置和施加在柵結構上的多晶硅層的大的拓撲結構，多晶硅層的光刻構圖很困難。當形成在多晶硅層上的光刻膠被曝光以形成光刻圖案時，在多晶硅層的表面上光被反射到傾斜的方向上。結果光刻圖案變形，導致構圖光刻膠層的精確性很差。由于構圖的多晶硅層位于漏極上，上述方法的另一缺點是不能在一個單獨的步驟里形成源極和漏極，且在存儲器元件的操作過程中在構圖的多晶硅層和漏極之間存在串擾。
上述的制造帶有浮柵晶體管的半導體器件的方法的缺點也發(fā)生在制造具有電荷陷阱晶體管的半導體器件的方法中。
因此本發(fā)明的目的是提供一種制造帶有非易失性存儲器元件的半導體器件，該方法能更容易和更準確地實施并能消除操作過程中，的上述串擾問題。
在根據(jù)本發(fā)明的方法中，在半導體本體的表面形成包括控制柵的柵結構，它與半導體本體之間通過柵極介質層電絕緣，柵極介質層含有電荷存儲區(qū)，能以電荷形式存儲數(shù)據(jù)，之后，形成一個導電層，其厚度使得與柵結構相鄰的導電層的上表面位于與柵結構的上表面基本相同的高度，或比柵結構的上表面更高，通過平面化處理去除上述導電層的一部分厚度直到暴露出柵結構為止，之后構圖導電層，同時使用掩膜以形成存取柵，所述掩膜從柵結構延伸到毗鄰柵結構的導電層上。在導電層上形成有掩膜的時候，導電層具有基本平坦的表面。因此當通過淀積光測膠層施加掩膜時，通過曝光來構圖光刻膠層，光不會在導電層的表面上反射到傾斜的方向。因此能以更高的精確性形成存取柵。此外，使用柵結構和存取柵作為掩膜可以在一個單獨的步驟里形成源極和漏極。依此方式，漏極和(由導電層形成的)存取柵之間的串擾可以被消除。
根據(jù)本發(fā)明的方法的其它優(yōu)選實施例描述于從屬權利要求中。
本發(fā)明的這些和其它方面可以從后面的優(yōu)選實施方案詳述和附圖中得知。在附圖中

圖1表示根據(jù)本發(fā)明的相鄰的非易失性存儲器元件的第一實施例的示意剖視圖。
圖2-7表示使用本發(fā)明的方法制造圖1所示的相鄰的非易失性存儲器元件制造過程的各個階段的剖視圖。
圖8表示根據(jù)本發(fā)明的相鄰的非易失性存儲器元件的第二實施例的示意剖視圖。
圖9-14表示使用本發(fā)明的方法制造圖8所示的相鄰的非易失性存儲器元件的各個階段的剖視圖。
圖1表示第一導類型的半導體本體1，在本例中，例如是p型的硅。在半導體本體1的表面2上提供有包括相反的第二導電類型的源3和漏4的非易失性存儲器元件，第二導電類型在本例中為n型。源3和漏4在本例中帶有延伸區(qū)5。在存儲器元件的延伸的源3.5和延伸的漏4.5之間，在半導體本體1的表面2上形成有浮柵晶體管6和存取晶體管7。浮柵晶體管6包括柵結構8，柵結構8又包含控制柵9。在柵結構8和半導體本體1之間，提供有導電材料層10，該導電材料層10的所有側壁由電絕緣材料環(huán)繞，形成浮柵。浮柵10用作電荷存儲區(qū)，以電荷形式存儲數(shù)據(jù)。浮柵10和控制柵9可以由例如摻雜磷的多晶硅組成?；蛘?，非晶硅或SiXGe1-X可以用作浮柵10和控制柵9，其中X表示硅的含量，在0.6和1之間。浮柵10和半導體本體1之間通過浮柵電介質層11絕緣，和控制柵9之間通過柵極間介質層12絕緣。浮柵電介質層11和柵極間介質層12可以由例如二氧化硅組成?；蛘吒沤橘|層11和柵極間介質層12可以由介電常數(shù)明顯地硅高的介質材料組成，例如氧化鉭，氧化鋁或氮化硅。其它適用于柵極間介質材料12的介質材料是例如，氮氧化硅(SiON)和氧化硅與氮化硅的夾層結構(ONO)。柵結構8包括絕緣層13作為最上層，絕緣層13優(yōu)選地由氮化硅或氧化硅組成。存取晶體管7具有存取柵14，它與半導體本體1通過柵極電介質層15絕緣。存取柵14可以由例如摻雜磷的多晶硅、非晶硅或SiXGe1-X構成，其中X表示硅的含量，在0.6和1之間。柵極電介質層15可以由例如氧化硅或者介電常數(shù)明顯高于氧化硅的介質材料如氧化鉭、氧化鋁或氮化硅構成。存取晶體管7和存取柵14通過例如為氧化硅或氮化硅的絕緣材料16與柵結構8絕緣。存取柵14具有挨著柵結構8放置的塊狀結構，沒有與柵結構8重疊的部分。存取柵14具有與半導體本體1的表面2基本平行地延伸的基本平坦的表面部分17。存取柵14的基本平坦的表面部分17、源3和漏4帶有金屬硅化物18，例如是硅化鈦的低阻歐姆接觸。在本例中，存取柵14的基本平坦的表面部分17與柵結構8的上表面部分23位于基本相同的高度。
在上述非易失性存儲器元件中，存取柵14位于鄰近源3的柵結構8的一側。顯然，存取柵14可以位于鄰近漏4的柵結構8的一側。或者非易失性存儲器元件包含兩個存取柵，而不是一個，這兩個存取柵位于柵結構8的兩側。帶有兩個存取晶體管的非易失性存儲器元件通常稱為三晶體管元件(3T)。非易失性存儲器元件可以是存儲器元件陣列的一部分，所述陣列嵌在CMDS或BIMOS集成電路中，或者是單獨的非易失性存儲器的一部分。
圖2至7表示使用根據(jù)本發(fā)明的方法制造圖1的非易失性存儲器元件的各個階段的示意性剖視圖。
制造過程從第一導電類型的半導體本體1開始(圖2)，它在本例中是p型的硅本體。半導體本體1的表面2上具有一個堆棧，包括浮柵介質層11、浮柵10、柵極間介質層12和柵結構8，柵結構8已包括控制柵9和絕緣層13，絕緣層13是柵結構8的最上面的層。該堆棧依常規(guī)方式形成，即淀積不同的層，然后構圖這些層以形成堆棧。
在下一個步驟中(圖3)，半導體本體1的表面2的暴露部分提供有介質層19，它在以后的步驟中形成存取晶體管7的柵極介質層15。然后，柵結構8的側壁部分用絕緣材料16蓋覆以與存取柵14絕緣，存了柵14在以后的工藝階段形成。然后，施加導電層14，其厚度使得與柵結構8相鄰的導電層20的上表面24位于與柵結構8的上表面部分23相同的高度，或比之更高。
參考圖4，通過平面化處理去除導電層20的一部分厚度，直到露出柵結構8。為了準確地停止平面化處理，柵結構8優(yōu)選地包括一個絕緣層3作為它的最上層，絕緣層13由對平面化處理的耐受性比導電層20所用的材料更高的材料組成。絕緣層3用作平面化處理的停止層。如果施加多晶硅用作導電層20，絕緣層13優(yōu)選地由氧化硅或氮化硅組成?；瘜W機械拋光(CMP)優(yōu)選地用于去除導電層20的一部分厚度。為此可以使用比較經(jīng)濟的漿料。
在下一步驟(圖5)，構圖導電層20，使用掩膜21以形成存取晶體管7的存取柵14，掩膜21從柵結構8延伸到覆蓋毗鄰柵結構8的導電層20的一部分。優(yōu)選通過光刻來構圖導電層20。為此，光刻膠淀積在導電層20上，光刻膠層被曝光構圖以形成掩膜21，之后去除導電層20的未被掩蔽的部分。由于在通過曝光構圖光刻膠層時，導電層20的表面是基本平坦的，所以光不會被導電層20的表面反射到傾斜的方向上。因此能以較大的準確性表成存取柵14(圖6)，存取柵14與半導體本體1通過柵極介質層15絕緣，柵極介質層由介質層19形成。在形成存取柵14之后，半導體本體1的表面2上形成相反的第2導電類型(在本例中是n型)的源/漏區(qū)5，使用柵結構8與存取柵14作為掩膜，以自對準方式注入少量的例如磷或砷的工藝來完成。
隨后，以已知的方式，例如淀積和各向異性刻蝕氮化硅層或氧化硅層(圖7)，形成側壁間隔層22。在形成側壁間隔層22之后，第2導電類型(在本例中是n型)的高摻雜的源3和高摻雜的漏4，通過使用柵結構8，存取柵14和側壁間隔層22作為掩膜，以自對準方式注入大劑量的例如磷或砷，在側壁間隔層22的兩側形成。然后，半導體本體1經(jīng)過自對準硅化處理，也稱為(Salicide工藝)，以形成存取柵14的基本平坦的表面部分17、帶有金屬硅化物18的源3和漏4；金屬硅化物例如為硅化鈦，其結果示于圖1中。
最后，通過帶規(guī)的CMOS工藝的用于氧化物淀積、接觸限定和一個或多個金屬層的金屬化等工藝步驟(未示出)，完成半導體器件。
圖8表示第1導電類型的半導體本體，在本例中是P型的硅。半導體本體1的表面2上帶有非易失性存儲器元件；它包括具有相反的第2導電類型(在本例中是n型)的源3和漏4。源3和漏4在本例中具有延伸區(qū)5。在存儲器元件的源區(qū)3.5和漏區(qū)4.5之間，在半導體本體1的表面2上帶有電荷陷阱晶體管6和存取晶體管7。電荷陷阱晶體管6包括柵結構8，它與半導體本體1通過柵極介質層25絕緣并包括控制柵9?？刂茤?可以由例如摻雜磷的多晶硅形成?；蛘呖梢杂梅蔷Ч杌騍iXGe1-X形成控制柵9，其中X代表硅的含量，在0.6和1之間。在本例中，柵極介質層25是由丙介氧化層26和夾在其中的一個氮化硅層27組成的堆棧，該堆棧也稱作ONO。在氮化硅層27和鄰近半導體本體1的氧化硅層26之間的界面處，有一個電荷存儲區(qū)，它包括相互隔開的能存儲電荷的陷阱中心。顯然只由一個氧化硅層和其上的氮化硅層組成的堆棧已足以達到相同的效果?；蛘甙ㄏ嗷ジ糸_的陷阱中心的柵極介質層可以是例如摻有雜質例如金屬粒子的氧化硅層。柵結構8還包括絕緣層13作為最上面的層，該絕緣層13優(yōu)選地包括氧化硅或氮化硅。存取晶體管7具有由另一個柵極介質層15與半導體本體1絕緣的存取柵14。存取柵14可以由例如摻雜磷的多晶硅、非晶硅或SiXGe1-X構組成，其中X表示硅的含量，在0.6和1之間。柵極介質層15可以由例如氧化硅或介質常數(shù)明顯地氧化硅高的介質材料例如氧化鉭、氧化鋁或氧化硅組成。存取晶體管7和存取柵14通過例如氧化硅或氮化硅的絕緣材料16與柵結構8電絕緣。存取柵14具有挨著柵結構8放置而又不覆蓋柵結構8的塊狀形狀。存取柵14具有基本平行于半導體本體1的表面2延伸的基本平坦的表面部分17。存取柵14的基本平理的表面部分17、源3和漏4帶有金屬硅化物18，例如硅化鈦的低阻歐姆接觸。在本例中，存取柵14的表面部分17位于與柵結構8的上表面部分23基本相同的高度處。
在上述非易失性存儲器元件中，存取柵14位一臨鄰源3的柵結構8的一側。顯然，存取柵也可以位于臨近漏4的柵結構8的一側。或者非易失性存儲器元件可以包含兩個存取柵，而不是一個，存取柵位于柵結構8的兩側。帶有兩個存取晶體管的非易失性存儲器元件通常稱為三晶體管元件(3T)。非易失性存儲器元件可以是存儲器元件陣列的一部分，嵌在CMOS或BIMOS集成電路中，或者是單獨的非易失性存儲器。
圖9至14是使用本發(fā)明的方法制作圖8所示的非易失性存儲器元件的各個階段的示意性剖視圖。
制造從第一導電類型的類導體本體1(圖9)，在本例中是P型硅本體。半導體本體1的表面2上帶有柵結構8，柵結構8與通過柵極介質層25與半導體本體1絕緣。在本例中，柵極介質層25是由兩層氧化硅層26和夾在中間的氮化硅層27組成的一個堆棧，也稱作ONO結構。包含柵極介質層25和柵結構8的堆棧，可以通過淀積不同的層然后構圖這些層以形成堆棧來以常規(guī)的方式完成，柵結構8包括控制柵9和作為最上層的絕緣層13。
在下一步驟中(圖10)，半導體本體1的表面2的暴露部分上形成有介質層19，它在工藝的以后階面形成存取晶體管7的另一個柵極介質層15。然后，柵結構8的側壁部分用絕緣材料16覆蓋以與在工藝的以后階段形成的存取柵14約緣。然后施加導電層20，其厚度為使得當柵結構8相鄰的導電層20的上表面24位于與柵結構8的上表面部分23基本相同的高度，或比之更高。
參考圖11，通過平面化處理去除導電層20的部分厚度，直到柵結構8露出為止。為了準確地停止平面化處理，柵結構8優(yōu)選地包括絕緣層13作為其最上層，絕緣層13由對平面化處理比導電層20所用的材料更具抵抗力的材料組成。絕緣層13用作平面化處理的停止層。如果施加多晶硅作為停止層20，絕緣層13優(yōu)選地包括氧化硅或氮化硅。優(yōu)選地使用化學機構拋光(CMP)以去除導電層20的一部分厚度。為此，可以使用比較經(jīng)濟的漿料。
在下一個步驟中(圖12)，構圖導電層20，使用掩膜21以形成存取晶體管7的存取柵14，該掩膜21從柵結構8延伸覆蓋毗鄰柵結構8的導電層20的一部分。優(yōu)選地通過光刻來構圖導電層20。為此，在導電層20上淀積光刻膠，通過曝光來構圖光刻膠以形成掩膜21，之后去除導電層20的未被掩蔽的部分。由于在通過曝光來構圖光刻膠時，導電層20的表面部分基本是平坦的，所以在導電層20的表面上光不會被反射到傾斜的方向上。因此能以更大的準確性制造存取柵14(圖13)，存取柵14通過由介質層19形成的另一個柵極介質層15與半導體本體1絕緣。在形成存取柵14之后，通過自對準注入較輕劑量的例如磷或砷的雜質，使用柵結構8與存取柵14作為掩膜，在半導體本體1的表面2上形成相反的第2導電類型(在本例中為n型)的源/漏區(qū)5。
隨后，以已知的方式，例如通過淀積和各向異性腐蝕氮化硅層或氧化硅層(圖14)，形成側壁間隔層22。在形成側壁間隔層22之后，使用柵結構8、存取柵14和側壁間隔層22作為掩膜，通過自對準注入較多劑量的例如磷或砷的雜質，在側壁間隔層的兩側形成第二導電類型(在本例中為n型)的高摻雜源了和高摻雜漏4。對半導體本體1進行自對準硅化處理，也稱為(Salicide工藝)，以使存取柵14的基本平坦的表面部分17、源3和漏4帶有金屬硅化物，例如硅化鈦，其結果示于圖8。
最后，通過常規(guī)CMOS工藝的以下步驟(未示出)氧化物淀積、接觸區(qū)限定和使用一個或多個金屬層進行金屬化，完成半導體器件。
顯然本發(fā)明不局限于上述實施例，對本領域普通技術人員而言，在本發(fā)明范圍內可以有很多變化。例如，源和漏區(qū)可以任選地沒有延伸區(qū)。在上述實施例中，存取柵的基本平坦的表面部分位于與柵結構的上表面的高度基本相等的高度處?？商鎿Q地，存取柵的基本平坦的表面部分的高度可以低于或高于柵結構的上表面部分的高度。前一種情形，例如，可以通過對導電層進行無掩膜腐蝕處理而得到，優(yōu)選地是在平面化導電層之后，在構圖導電層之前，通過各向異性腐蝕進行。后一種情形，例如，可以通過在平面化導電層之后和構圖導電層之前，從控制柵去除部分絕緣層而獲得。
權利要求
1.一種半導體器件，在半導體本體(1)的表面(2)形成有非易失性存儲器元件；包括源(3)、漏(4)和與包含控制柵(9)的柵結構(8)絕緣的存取柵(14)，柵結構(8)與半導體本體(1)通過帶有電荷存儲區(qū)的柵極介質層(11、25)絕緣，在上述電荷存儲區(qū)中以電荷形式存儲數(shù)據(jù)，存取柵(14)具有基本平坦的表面部分(17)，它基本平行于半導體本體(1)的表面(2)延伸并具有挨著柵結構(8)放置且沒有與柵結構(8)重疊的塊狀形狀。
2.根據(jù)權利要求1的半導體器件，其中所述電荷存儲區(qū)由一層在柵結構(8)和半導體本體(1)之間的導電材料層(10)形成，它的所有側面都由絕緣材料包圍，形成一個浮柵。
3.根據(jù)權利要求1的半導體器件，其中所述電荷存儲區(qū)包含相互隔開的陷阱中心。
4.根據(jù)權利要求3的半導體器件，其中所述柵極介質層(25)包括形成邊界層的兩個不同材料的雙層，它提供相互隔開的陷阱中心。
5.根據(jù)權利要求4的半導體器件，其中所述雙層由一層氧化硅層(26)和相鄰的一層氮化硅層(27)形成。
6.根據(jù)上述任一權利要求的半導體器件，其中所述存取柵(14)位于鄰近源(3)的柵結構(8)的一側。
7.根據(jù)前述任一權利要求的半導體器件，其中所述非易失性存儲器元件包括另一個存取柵，它與柵結構絕緣，并具有挨著柵結構位于與前述的存取柵相反的一側的塊狀形狀，所述另一個存取柵具有基本平行于半導體本體的表面延伸的基本平坦的表面部分。
8.根據(jù)前述任一權利要求的半導體器件，其中所述存取柵(14)的基本平坦的表面部分(17)位于與柵結構(8)的上表面部分(23)基本相同高度的位置。
9.根據(jù)前述任一權利要求的半導體器件其中所述存取柵(14)的基本平坦的表面部分(17)具有金屬硅化物(18)。
10.根據(jù)前述任一權利要求的半導體器件，其中柵結構(8)包括一絕緣層(13)作為它的最上面的層。
11.一種制造半導體器件的方法，在所述半導體器件的半導體本體(1)的表面(2)具有一個非易失性存儲器元件，通過該方法在半導體本體(1)的表面(2)上形成包含控制柵(9)的柵結構(8)，柵結構(8)與半導體本體(1)通過柵極介質層(11、25)絕緣，柵極介質層(11、25)帶有能以電荷形式存儲數(shù)據(jù)的電荷存儲區(qū)，之后施加一導電層(20)，其厚度為使得挨著柵結構(8)的導電層(20)的上表面(24)位于與柵結構(8)的上表面部分(23)基本相同的高度處，或比之更高，通過平面化處理去除導電層(20)的一部分厚度直到暴露出柵結構(8)為止，之后構圖導電層(20)，同時使用一個掩膜(21)以形成存取柵(14)，所以存取柵(14)從柵結構(8)延伸到毗鄰柵結構(8)的導電層(20)的一個區(qū)域之上。
12.根據(jù)權利要求11的方法，其中掩膜(21)通過淀積光刻膠層來施加，所述光刻膠層通過曝光來構圖。
13.根據(jù)權利要求11或12的方法，其中在形成存取柵(14)之后，在半導體本體(1)的表面(2)上形成源(3)和漏(4)，同時使用柵結構(8)和存取柵(14)作為掩膜。
14.根據(jù)權利要求11至13中任一個的方法，其中柵結構(8)帶有一個絕緣層(13)作為最上面的層，所述絕緣層(13)由對平面化處理比導電層(20)所用的材料更具抵抗力的材料組成。
15.根據(jù)權利要求14的方法，其中施加氧化硅或氮化硅作為絕緣層，且通過淀積一層多晶硅作為導電層。
16.根據(jù)權利要求11至15中任一個的方法，其中利用化學機械拋光(CMP)作為平面化處理的方法。
全文摘要
一種半導體器件,在其半導體本體(1)的表面(2)上形成非易失性存儲器元件,包括源(3)和漏(4),和與包含控制柵(9)的柵結構(8)電絕緣的存取柵(14),柵結構(8)與半導體本體(1)通過柵極介質層(11、25)絕緣。柵極介質層(11、25)帶有能以電荷形式存儲數(shù)據(jù)的電荷存儲區(qū)。存取柵(14)具有基本平坦的表面部分(17),它基本平行于半導體本體(1)的表面(2)延伸且具有挨著柵結構(8)放置但不覆蓋柵結構(8)的塊狀形狀。
文檔編號H01L21/8246GK1364314SQ01800435
公開日2002年8月14日 申請日期2001年3月5日 優(yōu)先權日2000年3月8日
發(fā)明者N·A·H·F·維爾斯, M·斯洛特博姆, F·P·維德索文 申請人:皇家菲利浦電子有限公司