專利名稱：芯片型多聯(lián)電子器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種芯片型多聯(lián)電子器件、特別是一種在陶瓷制的單元體中內(nèi)藏了多個(gè)電容、電感、電阻等電子元件的芯片型多聯(lián)電子器件。
以往，如圖4所示，在由疊層薄片組成的單元體1上設(shè)置內(nèi)部電極構(gòu)成多個(gè)電容、電感、電阻等電子元件(在圖4中未表示，但內(nèi)藏有4個(gè)元件)，有各種各樣的在單元體1的表面上以一定間隔形成與各元件導(dǎo)電連接的外部電極2的芯片型多聯(lián)電子器件。
單元體1是由電介體、磁性體、非磁性體或絕緣體的陶瓷薄片疊層而成的。外部電極2是由在涂抹或復(fù)制了導(dǎo)電膠后在烘烤了的基底層上電鍍了Cu、Ni、Sn等鍍層組成。各電極2的寬度a、b相同。
但是，在圖4所示的以往的芯片型多聯(lián)電子器件中，在形成外部電極2的鍍層時(shí)，如圖5所示，把形成了基底層后的單元體1和鋼球等導(dǎo)電性媒體3放入電鍍裝置(未圖示)并混合，通過(guò)媒體3進(jìn)行電鍍。
但是，媒體3的直徑相對(duì)較大，因此，與兩端的電極2相比，內(nèi)側(cè)的電極2與媒體3之間的接觸性更差，內(nèi)側(cè)的電極2的鍍層厚度總是相對(duì)較薄，焊錫的焊接性變差，從而導(dǎo)致安裝不良的問(wèn)題。特別是近年來(lái)，隨著電子線路的小型化，也要求電子器件小型化，外部電極2的配設(shè)間隔變小。于是，為了防止電極2的短路、抑制電鍍層的生長(zhǎng)，傾向于抑制電鍍時(shí)間和電流密度，使鍍層厚度整體變薄。在這樣的傾向下，內(nèi)側(cè)的電極2的鍍層厚度變薄的問(wèn)題更加顯著。
本發(fā)明的目的在于提供可以改正外部電極的鍍層厚度不均，特別是可以防止被配設(shè)在內(nèi)側(cè)的外部電極的鍍層厚度變薄并消除往基板的安裝不良問(wèn)題的芯片型多聯(lián)電子器件。
為了達(dá)到以上目的，本發(fā)明的特征在于在具備有由疊層薄片組成的單元體、內(nèi)藏于該單元體中的3個(gè)以上的電子元件和連接在該電子元件上且被排列在上述單元體的表面上的外部電極的芯片型多聯(lián)電子器件中，位于排列方向兩端以內(nèi)的內(nèi)側(cè)上的外部電極的寬度比位于兩端的外部電極的寬度寬。
外部電極是在基底層上形成電鍍層而成的。在形成此電鍍層時(shí)，位于內(nèi)側(cè)的外部電極的寬度比位于兩端的外部電極的寬度寬，因此，位于內(nèi)側(cè)的外部電極與導(dǎo)電性媒體之間的接觸概率增大，從而幾乎與位于兩端的外部電極的接觸概率相同。因此，可以防止位于兩端及內(nèi)側(cè)的外部電極的鍍層厚度之不整齊。
下面對(duì)附圖進(jìn)行簡(jiǎn)單說(shuō)明。


圖1為表示本發(fā)明的一實(shí)施例的芯片型多聯(lián)電容器的外觀的立體圖。
圖2為把上述電容器的薄片分解后的狀態(tài)的立體圖。
圖3為表示安裝上述電容器的基板的連接盤(pán)的俯視圖。
圖4為表示以往的芯片型多聯(lián)電子器件的外觀的立體圖。
圖5為表示上述電子器件和電鍍時(shí)使用的媒體之間的關(guān)系的說(shuō)明圖。圖中，10陶瓷制的單元體，11陶瓷薄片，12內(nèi)部電極，13a、13b外部電極，a、b電極寬度。
發(fā)明的實(shí)施例下面，參照附圖對(duì)與本發(fā)明相關(guān)的芯片型多聯(lián)電子器件的實(shí)施例進(jìn)行說(shuō)明。
圖1為表示本發(fā)明的一實(shí)施例的芯片型多聯(lián)電容器的外觀的立體圖。還有，圖2表示其分解狀態(tài)。
在圖1、2中，在由介電體組成的陶瓷薄片11上形成規(guī)定形狀的內(nèi)部電極12，把這些薄片11和上下由相同的材料構(gòu)成的多片保護(hù)用薄片11重疊、干燥并燒結(jié)后切出圖1、2所示的1個(gè)個(gè)單元，從而形成芯片型多聯(lián)電容器。借助于上下重疊的內(nèi)部電極12形成4聯(lián)的電容器陣列。
在疊層薄片11而成的單元體10的表面上與各電容元件對(duì)應(yīng)著形成有4對(duì)外部電極13a、13b。首先，這些外部電極13a、13b作為基底層在涂抹或復(fù)制了Ag、Ag-Pd、Cu等導(dǎo)電膠后進(jìn)行烘烤，然后，用眾所周知的滾鍍法等電鍍Cu、Ni、Sn等并形成電鍍層。
在本實(shí)施例中的特征是位于內(nèi)側(cè)的外部電極13b的寬度b被設(shè)定為寬于位于兩端的外部電極13a的寬度a。
通常，滾鍍法所使用的導(dǎo)電性媒體的直徑比外部電極的間隔還要大，往位于內(nèi)側(cè)的外部電極13b的接觸概率總是低，但如本實(shí)施例那樣，通過(guò)加寬位于內(nèi)側(cè)的外部電極13b的寬度b可以提高到幾乎與位于兩端的外部電極13a相同的接觸概率。
因此，在本實(shí)施例中，可以在位于內(nèi)側(cè)的電極13b的鍍層厚度與位于兩端的外部電極13a的鍍層厚度幾乎相同的條件下成膜，在往基板安裝時(shí)的連接不良等問(wèn)題可以消除。
在尺寸上順便舉一例說(shuō)明，單元體10的大小為長(zhǎng)2.0mm、寬1.0mm、高0.5mm，外部電極13a的寬度a為0.23mm，外部電極13b的寬度b為0.25mm，電極間隔為0.5mm。還有，滾鍍法所使用的導(dǎo)電性媒體的直徑為0.8mm。
另一方面，如圖3所示，有可能在裝有芯片型多聯(lián)電子器件的基板20上形成有與兩端的電極13a對(duì)應(yīng)的連接盤(pán)21a，該連接盤(pán)比與內(nèi)側(cè)的電極13b對(duì)應(yīng)的連接盤(pán)21b大。在使用這樣的基板20的情況下，與連接盤(pán)21a相比，連接盤(pán)21b其焊錫量減少。但是，在本實(shí)施例中，與連接盤(pán)21b對(duì)應(yīng)的外部電極13b的寬度被加大設(shè)定，因此，可以確保與焊錫量少的連接盤(pán)21b之間的焊接性。
另外的實(shí)施例還有，與本實(shí)施例相關(guān)的芯片型多聯(lián)電子器件并不限于上述實(shí)施例，在其要旨的范圍內(nèi)可以進(jìn)行各種各樣的變更。
特別是作為電子元件除了上述電容器之外還可以有電感和電阻等各種各樣的元件，陶瓷薄片的材料除了電介體之外也可以根據(jù)元件的種類使用磁性體、絕緣體等各種各樣的材料。還有，對(duì)于外部電極也可以采用除上述實(shí)施例所說(shuō)明的之外的材料和方法，也可以是3層構(gòu)造。
由以上的說(shuō)明可知，根據(jù)本發(fā)明，加寬了位于除兩端之外的內(nèi)側(cè)上的外部電極的寬度，因此，可以防止該電極的鍍層變薄，并可以得到與位于兩端的電極的鍍層幾乎同樣的厚度，還可以消除往基板的安裝不良等問(wèn)題。還有，對(duì)于面積小的連接盤(pán)也可以確保足夠的焊接性。
權(quán)利要求
1.一種芯片型多聯(lián)電子器件，具備有由疊層薄片組成的單元體、內(nèi)藏于該單元體中的3個(gè)以上的電子元件和連接在該電子元件上且被排列在上述單元體的表面上的外部電極，其特征在于，位于排列方向兩端以內(nèi)的內(nèi)側(cè)上的外部電極的寬度比位于兩端的外部電極的寬度寬。
2.根據(jù)權(quán)利要求1所述的芯片型多聯(lián)電子器件，其特征在于上述外部電極是由烘烤在上述單元體的表面上形成的導(dǎo)電膠所組成的基底層和被電鍍?cè)谠摶讓由系碾婂儗訕?gòu)成。
全文摘要
一種芯片型多聯(lián)電子器件,在疊層薄片而成的單元體10中內(nèi)藏四個(gè)電容器等電子元件,在單元體10的表面上配設(shè)了外部電極13a、13b。是位于內(nèi)側(cè)的外部電極13b的寬度b被設(shè)定為寬于位于兩端的外部電極13a的寬度a。使之與在電鍍時(shí)使用的導(dǎo)電性媒體之間的接觸概率增大。該芯片型多聯(lián)電子器件可改正外部電極的鍍層厚度的不均,特別是可防止被配設(shè)在內(nèi)側(cè)的外部電極的鍍層厚度變薄并消除往基板的安裝不良問(wèn)題。
文檔編號(hào)H01G4/228GK1329342SQ0111878
公開(kāi)日2002年1月2日 申請(qǐng)日期2001年6月13日 優(yōu)先權(quán)日2000年6月14日
發(fā)明者竹內(nèi)宏幸, 大巖直應(yīng) 申請(qǐng)人:株式會(huì)社村田制作所