專利名稱：穩(wěn)定絕緣體基半導(dǎo)體器件的方法及絕緣體基半導(dǎo)體器件的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及穩(wěn)定SOI(絕緣體基半導(dǎo)體)的半導(dǎo)體器件的方法及由該方法穩(wěn)定的SOI半導(dǎo)體器件。
隨著便攜器件的廣泛應(yīng)用，非常需要開(kāi)發(fā)出能夠用單個(gè)電池電源工作很長(zhǎng)時(shí)間的LSI。而且，已進(jìn)行了期望能高速工作并消耗較少電能的SOI-MOSFET的研究和開(kāi)發(fā)。
通常，需要減少漏電流以實(shí)現(xiàn)較小的SOI-MOSFET功耗。在LSI級(jí)備用狀態(tài)中消耗的電能大到幾百μA，會(huì)導(dǎo)致嚴(yán)重的問(wèn)題。
以短溝道SOI-NMOSFET為例，參考

圖10和11介紹在備用狀態(tài)中它的基本工作原理。
在SOI-NMOSFET的備用狀態(tài)中，例如，正電壓施加到漏極4。因此，電子由源5提取并通過(guò)溝道11行進(jìn)到漏極4。此時(shí)，電子行進(jìn)穿過(guò)SOI-NMOSFET的細(xì)溝道11進(jìn)入電場(chǎng)強(qiáng)度很高的漏極的附近，由此轉(zhuǎn)變成高能狀態(tài)。然后，到達(dá)漏極4的電子發(fā)生碰撞電離并產(chǎn)生電子-空穴對(duì)。由碰撞電離新產(chǎn)生的電子流入到漏極4內(nèi)，而空穴12聚集在與源5相鄰為低電位的表面硅層3的下部。
在所述備用狀態(tài)中漏電流的模型顯示在圖11的等效電路中。根據(jù)圖11，由碰撞電離造成的浮置體效應(yīng)可以認(rèn)為是產(chǎn)生泄漏電流(off-leak)的主要因素。
換句話說(shuō)，由源5排放的電子變?yōu)殡娏鱅ch。電子在漏極4的附近以一定的概率發(fā)生碰撞電離，并由放大系數(shù)(M-1)放大，由此變?yōu)镮i(由碰撞電離產(chǎn)生的電子引起的電流)。另一方面，由漏極4排放的空穴堆積在本體13(表面硅層的下部)。堆積在本體13的空穴12升高了襯底電位Vbs，即產(chǎn)生浮置體效應(yīng)。
當(dāng)產(chǎn)生浮置體效應(yīng)且襯底電位Vbs升高時(shí)，MOSFET的閾值電壓Vth降低。由此，亞閾值電流更容易流過(guò)溝道11。
此外，當(dāng)襯底電位Vbs升高時(shí)，寄生雙極效應(yīng)增加。即，在NMOSFET中，由源/漏區(qū)和兩者之間的本體13形成NPN型雙極結(jié)構(gòu)。因此，本體電位的升高使電子更容易從源5中取出，由此增加了借助NPN雙極晶體管的本體或基極流到漏極內(nèi)的電流Ic。電流Ic和電流Ich一起流動(dòng)，進(jìn)一步增加了碰撞電離。由此，相對(duì)于泄漏電流，寄生雙極效應(yīng)變?yōu)檎答伒囊粋€(gè)因素(在圖11中，電流Ib為碰撞電離和寄生雙極效應(yīng)產(chǎn)生的空穴形成的電流，β為寄生雙極效應(yīng)的電流增益)。
通常，MOSFET的泄漏電流的特性如圖12所示。
當(dāng)漏和源之間的電壓Vds很小時(shí)(區(qū)域I)，SOI-NMOSFET的閾值電壓控制泄漏電流。
此外，當(dāng)電壓Vds增加很小時(shí)(區(qū)域II)，電壓Vbs和反偏效應(yīng)增加，變?yōu)樾孤╇娏鞯闹饕蛩?。總之，寄生雙極效應(yīng)會(huì)增加，會(huì)產(chǎn)生碰撞電離，進(jìn)一步增加了泄漏電流(區(qū)域II)。
當(dāng)電壓Vds進(jìn)一步增加時(shí)(區(qū)域III)，與由寄生雙極效應(yīng)引起的正反饋相關(guān)的碰撞電離具有更主要的作用，由此漏電流快速地增加。
由上所述，以上提到的減少漏電流的措施為1.增加閾值電壓，2.抑制寄生雙極效應(yīng)，以及3.抑制碰撞電離。
通常，已有多種建議減少漏電流。例如，IEEE.SSDM.Tech.Dig.，pp627-630，1995已提出通過(guò)氬離子注入到本體內(nèi)有意地在晶體內(nèi)形成缺陷的方法。由這種方法引入的缺陷作為捕獲電位，縮短載流子的生存時(shí)間，并為抑制寄生雙極效應(yīng)和減少漏電流作出貢獻(xiàn)。
然而，在所述注入氬離子的方法中，在具有SOI結(jié)構(gòu)的襯底的表面硅層內(nèi)形成晶體缺陷，由此減少了載流子的遷移率和晶體管的驅(qū)動(dòng)電流。此外，就工業(yè)實(shí)用而言，該方法存在問(wèn)題，是由于它增加了制造工藝并增加了制造成本。
因此，嘗試通過(guò)利用電應(yīng)力引入捕獲電位的技術(shù)已經(jīng)提出(日本待審專利申請(qǐng)No.Hei 9(1997)-8259)。根據(jù)該技術(shù)，如圖13所示，支撐襯底1保持在100到200℃的溫度，柵極6、漏極4以及源5接地，正電壓施加到支撐襯底1。由此，通過(guò)電應(yīng)力將缺陷8引入到溝道區(qū)域7中。缺陷8作為載流子的捕獲電位，導(dǎo)致備用狀態(tài)中的漏電流減少。順便提及，通過(guò)電荷轟擊法可以檢查由電應(yīng)力形成的缺陷。
然而，在上面介紹的方法中，襯底必須加熱到約200℃，施加電應(yīng)力幾小時(shí)。因此，效率很低并且工業(yè)上很難實(shí)現(xiàn)。此外，電應(yīng)力也施加到前(front)溝道區(qū)域9。由此缺陷也形成在前溝道區(qū)域9內(nèi)。因此，可能會(huì)降低晶體管的驅(qū)動(dòng)電流。
根據(jù)本發(fā)明，提供一種穩(wěn)定SOI半導(dǎo)體器件的方法，包括以下步驟提供SOI半導(dǎo)體器件，該器件由包括支撐基片的SOI襯底、在支撐基片上形成的埋置絕緣膜、在埋置絕緣膜上形成的表面半導(dǎo)體層、形成在表面半導(dǎo)體層中的源/漏區(qū)、在源/漏區(qū)之間的表面半導(dǎo)體層上形成的柵極構(gòu)成，柵絕緣膜介于柵極和表面半導(dǎo)體層之間；在支撐基片和源/漏區(qū)中的一個(gè)之間施加電應(yīng)力，由此在半導(dǎo)體表面層一側(cè)形成抵達(dá)埋置絕緣膜的后(back)溝道，由此至少在所述源/漏區(qū)中的一個(gè)和埋置絕緣膜一側(cè)中的表面半導(dǎo)體層之間的界面附近引入捕獲電位。
此外，本發(fā)明提供一種由以上的方法穩(wěn)定的SOI半導(dǎo)體器件。
換句話說(shuō)，本發(fā)明通過(guò)開(kāi)發(fā)一種基于與存在以上問(wèn)題的常規(guī)技術(shù)徹底不同的原理施加電應(yīng)力的方法。由此，本發(fā)明提供一種穩(wěn)定SOI半導(dǎo)體器件的有效方法，其中將捕獲電位在短時(shí)間內(nèi)(幾秒到幾百秒)僅引入到適當(dāng)?shù)奈恢?，同時(shí)不升高襯底溫度，還提供一種由該方法得到的半導(dǎo)體器件。
通過(guò)下文詳細(xì)的說(shuō)明，本申請(qǐng)的這些和其它目的將變得很顯然。然而，應(yīng)該理解說(shuō)明本發(fā)明優(yōu)選實(shí)施例的詳細(xì)說(shuō)明和具體例子僅用于示例，從所述詳細(xì)的說(shuō)明中，在本發(fā)明的精神和范圍內(nèi)的各種修改和變形對(duì)本領(lǐng)域的技術(shù)人員來(lái)說(shuō)是顯而易見(jiàn)的。
圖1為SOI半導(dǎo)體器件主要部分的示意性剖面圖，圖示出穩(wěn)定本發(fā)明的SOI半導(dǎo)體器件的方法；圖2示出了當(dāng)偏置電壓正向地施加到圖1穩(wěn)定的SOI半導(dǎo)體器件時(shí)SOI半導(dǎo)體器件主要部分的示意性剖面圖；圖3示出了當(dāng)偏置電壓反向地施加到圖1穩(wěn)定的SOI半導(dǎo)體器件時(shí)SOI半導(dǎo)體器件主要部分的示意性剖面圖；圖4示出了當(dāng)偏置電壓正向地施加到圖1的SOI半導(dǎo)體器件時(shí)，漏電流隨施加電應(yīng)力的周期變化的曲線圖；圖5示出了當(dāng)偏置電壓反向地施加到圖1的SOI半導(dǎo)體器件時(shí)，漏電流隨施加電應(yīng)力的周期變化的曲線圖6示出了當(dāng)偏置電壓正向地施加到圖1的SOI半導(dǎo)體器件時(shí)，漏電流隨施加電應(yīng)力的周期變化的曲線圖；圖7示出了當(dāng)偏置電壓反向地施加到圖1的SOI半導(dǎo)體器件時(shí)，漏電流隨施加電應(yīng)力的周期變化的曲線圖；圖8為將圖1所示的電應(yīng)力施加到圖1的SOI半導(dǎo)體器件之后，測(cè)量到的圖2所示驅(qū)動(dòng)電流的變化曲線圖；圖9為將圖1所示的電應(yīng)力施加到圖1的SOI半導(dǎo)體器件之后，測(cè)量到的圖3所示驅(qū)動(dòng)電流的變化曲線圖；圖10示出了備用狀態(tài)中常規(guī)短溝道SOI半導(dǎo)體器件的工作原理圖；圖11示出了備用狀態(tài)中圖10的半導(dǎo)體器件中流動(dòng)電流的等效電路圖；圖12為半導(dǎo)體器件中漏電流的特性曲線；以及圖13為SOI半導(dǎo)體器件主要部分的示意性剖面圖，圖示出穩(wěn)定SOI半導(dǎo)體器件的常規(guī)方法。
穩(wěn)定本發(fā)明的SOI半導(dǎo)體器件的方法中使用的SOI半導(dǎo)體器件主要由SOI襯底構(gòu)成，其中埋置絕緣膜和表面半導(dǎo)體層以此順序?qū)盈B在支撐基片上，源/漏區(qū)形成在SOI襯底的表面半導(dǎo)體層中，柵電極形成在源/漏區(qū)之間的表面半導(dǎo)體層上，柵絕緣膜介于柵電極和表面半導(dǎo)體層之間。
這里，對(duì)SOI襯底沒(méi)有特別的限定，只要它由通常使用的結(jié)構(gòu)和厚度的材料形成。例如，BESOI和SIMOX(注氧隔離)半導(dǎo)體襯底。
作為支撐基片，可以使用多種基片，例如，硅、鍺等的半導(dǎo)體基片，GaAs，InGaAs等的化合物半導(dǎo)體基片，藍(lán)寶石、石英、玻璃、塑料等的絕緣基片。
埋置的絕緣膜可以為例如SiO2膜或SiN膜?？梢愿鶕?jù)設(shè)計(jì)的半導(dǎo)體器件的特性、施加到得到的半導(dǎo)體器件的電壓大小等適當(dāng)?shù)卣{(diào)節(jié)埋置絕緣膜的厚度，但可以為例如50到500nm。
表面半導(dǎo)體層是作為有源層形成晶體管的薄半導(dǎo)體層，可以由如硅或鍺等的半導(dǎo)體或者如GaAs或InGaAs等的化合物半導(dǎo)體薄膜形成。其中，優(yōu)選硅的薄膜?？紤]到要得到的半導(dǎo)體器件的特性，根據(jù)以下各種參數(shù)，例如晶體管的源/漏區(qū)的結(jié)深度、形成在表面半導(dǎo)體層表面上的溝道區(qū)深度以及雜質(zhì)濃度，表面半導(dǎo)體層的厚度可以適當(dāng)?shù)卣{(diào)節(jié)到約30到200nm。以后將介紹這些參數(shù)。此外，表面半導(dǎo)體層提供有以后將介紹的源/漏區(qū)和溝道區(qū)。因此，適當(dāng)?shù)貙⒈砻姘雽?dǎo)體層中的雜質(zhì)濃度(例如，如磷或砷等的N型雜質(zhì)，或如硼等的P型雜質(zhì))設(shè)置為例如約1×1015到1×1018atom/cm3，以便濃度對(duì)應(yīng)于要得到的半導(dǎo)體器件閾值。
在表面半導(dǎo)體層中形成的源/漏區(qū)優(yōu)選形成具有等于表面半導(dǎo)體層厚度的結(jié)深度。不具體限定源/漏區(qū)中的雜質(zhì)濃度為任何類型，可以為N型或P型。此外不具體限定雜質(zhì)濃度。例如，N型雜質(zhì)可以含有約1×1020到1×1021atom/cm3的數(shù)量。此外，源/漏區(qū)可以具有LDD結(jié)構(gòu)。
不具體限定形成在源/漏區(qū)之間表面半導(dǎo)體層上的柵絕緣膜和柵電極，只要它們由半導(dǎo)體器件通常采用的厚度的材料制成。例如，柵絕緣膜可以由厚度約3到10nm的氧化硅膜、氮化硅膜或?qū)盈B膜制成。柵電極可以為厚度約150到300nm的多晶硅；如W、Ta、Ti以及Mo等的難熔金屬的硅化物；由這些硅化物(例如，MoSi2和WSI2)和多晶硅組成的多晶硅硅化物；以及其它金屬。此外，考慮到形成源/漏區(qū)的雜質(zhì)的橫向擴(kuò)散，柵電極可以具有絕緣膜的側(cè)壁間隔層。
使用以上介紹的SOI半導(dǎo)體器件，電應(yīng)力施加在支撐基片和源/漏區(qū)中的一個(gè)之間。具體地，當(dāng)為漏極接地的NMOS時(shí)，約1到5V(2.5到3.5V)的電壓和約5到20V的電壓分別施加到源和襯底。當(dāng)源接地時(shí)，約1到5V(2.5到3.5V)的電壓和約5到20V的電壓分別施加到漏極和襯底。在源或漏極接地的情況中施加電應(yīng)力時(shí)，約-0.1V到約-0.8V，即約-0.5V的電壓施加到柵極，以將表面保持在輕微地堆積狀態(tài)，以便不形成表面溝道。此外，當(dāng)為漏極接地的PMOS時(shí)，約2.5到3.5V的電壓和約-5到-20V的電壓分別施加到源和襯底。當(dāng)源接地時(shí)，約2.5到3.5V的電壓和約-5到-20V的電壓分別施加到漏極和襯底。類似于NMOS，在源或漏極接地的情況中施加電應(yīng)力時(shí)，約-0.1V到約-0.8V，即約-0.5V的電壓施加到柵極，以避免形成表面溝道。
為了施加以上介紹的電應(yīng)力，襯底溫度優(yōu)選接近室溫(約30℃)。然而在本發(fā)明的方法中，不需要嚴(yán)格地控制襯底溫度，因?yàn)樵诒景l(fā)明的方法中施加電應(yīng)力不影響襯底溫度增加。
施加電應(yīng)力約幾秒到幾百秒，特別是約10秒到500秒。為了施加電應(yīng)力，可以在以上介紹的時(shí)間周期施加一次或多次以上介紹的電壓，或可以改變以上介紹的電壓施加的圖形施加電壓。為了簡(jiǎn)化操作，優(yōu)選在需要的時(shí)間周期僅施加一次需要的電壓。
通過(guò)如上所述施加電應(yīng)力之后，后溝道形成在表面半導(dǎo)體層一側(cè)抵達(dá)埋置絕緣膜界，表面半導(dǎo)體層、埋置絕緣膜以及支撐基片可以分別作為有源層、柵絕緣膜以及柵電極。由此，捕獲電位引入到至少源/漏區(qū)之一和埋置絕緣膜一側(cè)上的表面半導(dǎo)體層之間的界面附近。
捕獲電位可以引入到埋置絕緣膜一側(cè)上的表面半導(dǎo)體層的整個(gè)表面。
在本發(fā)明的SOI半導(dǎo)體器件中，備用狀態(tài)中的漏電流可以減少，是由于通過(guò)以上的方法捕獲電位僅引入到需要的位置。此外，通過(guò)僅施加電應(yīng)力，可以減少正向和反向漏電流。
下面參考附圖詳細(xì)地介紹穩(wěn)定SOI半導(dǎo)體器件的方法和SOI半導(dǎo)體器件的一個(gè)例子。
如圖1所示，使用的NMOSFET包括具有硅基片1的SOI襯底、形成在硅襯底1上約1000厚的埋置絕緣膜2和厚度約577的表面硅層3、形成在表面硅層3中的漏極4和源5，以及形成在表面硅層3上的柵電極6，柵絕緣膜介于兩者之間。
NMOSFET的漏極4接地，2.5V和5.0V的電壓分別施加到源5和襯底1。施加應(yīng)力的周期設(shè)置為1到300秒。此時(shí)的襯底溫度約20到30℃。因此，后溝道7形成在表面半導(dǎo)體層3一側(cè)直到埋置絕緣膜2。由此，捕獲電位8引入到埋置絕緣膜一側(cè)的源5和表面半導(dǎo)體層3之間的界面。
在所述半導(dǎo)體器件中，通過(guò)施加通常的電壓形成前溝道評(píng)估施加電應(yīng)力的效果。針對(duì)正電壓施加到漏極4和源5以及硅襯底1接地作為圖2中所示的GND電位的正向偏置電壓的情況，以及正電壓施加到源5和漏極4以及硅襯底1接地作為圖3中所示的GND電位的反向偏置電壓的情況進(jìn)行所述評(píng)估。
結(jié)果顯示在圖4和5中。
圖4示出了在半導(dǎo)體器件中正向偏置狀態(tài)下漏電流與施加在漏極和源之間的電壓Vds之間的關(guān)系，其中施加電應(yīng)力10，20，30，120以及300秒。隨著施加電應(yīng)力的時(shí)間周期的增加，與圖12所示的相比，區(qū)域I和II中的漏電流降低。特別是，區(qū)域II中的漏電流顯著降低。
圖5示出了在半導(dǎo)體器件中反向偏置狀態(tài)下漏電流與施加在漏和源之間的電壓Vds之間的關(guān)系，其中施加電應(yīng)力20，30，120以及300秒。隨著施加電應(yīng)力的時(shí)間周期的增加，與圖4中顯示的結(jié)果類似，可以觀察到漏電流減少。
根據(jù)這些結(jié)果，圖6和7示出了當(dāng)分別施加正向和反向偏置電壓時(shí)漏電流和電應(yīng)力的施加周期之間的關(guān)系。
圖6和7示出了在正向和反向偏置狀態(tài)下可以分別觀察到隨著電應(yīng)力的施加周期的增加，漏電流減少。
也就是，通常由備用狀態(tài)下(柵電壓為零)漏極和源之間施加的電壓產(chǎn)生的碰撞電離升高本體電位。由于本體電位的增加，電子從源5注入到漏極4(雙極效應(yīng))。然而在本發(fā)明中，如上所述施加電應(yīng)力，將捕獲電位8引入到源5和表面硅層3之間界面的下部分。捕獲電位8作為正固定電荷并捕獲注入的電子，由此減少了有效的注入電子的數(shù)量。無(wú)論正電壓是否施加到漏極或源，由于該現(xiàn)象，在兩種情況中電子都被捕獲。因此，即使雙向電壓施加到實(shí)際電路，通過(guò)象本發(fā)明中的一樣施加一次電應(yīng)力可以有效地減少漏電流。
此外，分別確定單獨(dú)地施加正向和反向偏置電壓的情況中驅(qū)動(dòng)電流的變化。然后，如圖8和9所示，很難觀察到驅(qū)動(dòng)電流減少。這表明通過(guò)選擇適當(dāng)?shù)碾姂?yīng)力的施加條件，捕獲電位僅引入到需要的位置，沒(méi)有在表面硅層的前表面上產(chǎn)生任何缺陷。
此外，根據(jù)本發(fā)明，可以以簡(jiǎn)單的方法減少備用狀態(tài)中的漏電流，因?yàn)椴恍枰谑┘与姂?yīng)力時(shí)加熱襯底。
根據(jù)本發(fā)明的半導(dǎo)體器件中，包括具有支撐基片的SOI襯底、埋置絕緣膜、以及源/漏區(qū)形成其內(nèi)的表面半導(dǎo)體層，埋置絕緣膜和表面半導(dǎo)體層形成在支撐基片上，柵電極形成在源/漏區(qū)之間的表面半導(dǎo)體層上，柵絕緣膜介于柵電極和表面半導(dǎo)體層之間，電應(yīng)力施加在支撐基片和源/漏區(qū)中的一個(gè)，在表面半導(dǎo)體層一側(cè)形成抵達(dá)埋置絕緣膜的后溝道，由此，捕獲電位引入到至少源/漏區(qū)之一和埋置絕緣膜一側(cè)上的表面半導(dǎo)體層之間的界面附近。因此，抑制了寄生雙極效應(yīng)，減小了閾值電壓，并抑制了碰撞電離，通過(guò)簡(jiǎn)單、容易和實(shí)用的方法減少了備用狀態(tài)中的漏電流，同時(shí)不降低驅(qū)動(dòng)電流。
權(quán)利要求
1.一種穩(wěn)定SOI半導(dǎo)體器件的方法，包括以下步驟提供SOI半導(dǎo)體器件，該器件由包括支撐基片的SOI襯底、在支撐基片上形成的埋置絕緣膜、在埋置絕緣膜上形成的表面半導(dǎo)體層、形成在表面半導(dǎo)體層中的源/漏區(qū)、在源/漏區(qū)之間的表面半導(dǎo)體層上形成的柵極構(gòu)成，柵絕緣膜介于柵極和表面半導(dǎo)體層之間；在支撐基片和源/漏區(qū)中的一個(gè)之間施加電應(yīng)力，由此在表面半導(dǎo)體層一側(cè)形成抵達(dá)埋置絕緣膜的后溝道，由此至少在所述源/漏區(qū)中的一個(gè)和埋置絕緣膜一側(cè)的表面半導(dǎo)體層之間的界面附近引入捕獲電位。
2.根據(jù)權(quán)利要求1的方法，其中調(diào)節(jié)施加電應(yīng)力的時(shí)間周期，以便將捕獲電位引入到表面半導(dǎo)體層的整個(gè)埋置絕緣膜側(cè)。
3.根據(jù)權(quán)利要求1或2的方法，其中通過(guò)將源/漏區(qū)之一設(shè)置為地電位，另一個(gè)設(shè)置為正電位，施加電應(yīng)力。
4.根據(jù)權(quán)利要求3的方法，其中正電位為1V到5V。
5.根據(jù)權(quán)利要求3的方法，其中通過(guò)進(jìn)一步將支撐基片在N溝道半導(dǎo)體器件時(shí)設(shè)置為正電位或在P溝道半導(dǎo)體器件時(shí)設(shè)置為負(fù)電位來(lái)施加電應(yīng)力。
6.根據(jù)權(quán)利要求5的方法，其中正電位為5V到20V，負(fù)電位為-5V到-20V。
7.根據(jù)權(quán)利要求3或5的方法，其中通過(guò)進(jìn)一步在N溝道半導(dǎo)體器件時(shí)將柵極設(shè)置為正電位或在P溝道半導(dǎo)體器件時(shí)將柵極設(shè)置為負(fù)電位來(lái)施加電應(yīng)力，以便不形成表面溝道。
8.根據(jù)權(quán)利要求5的方法，其中負(fù)電位為-0.1V到-0.8V，正電位為0.1到0.8V。
9.根據(jù)權(quán)利要求1的方法，其中施加電應(yīng)力約幾秒到幾百秒。
10.根據(jù)權(quán)利要求9的方法，其中施加電應(yīng)力約10秒到500秒。
11.由權(quán)利要求1的方法穩(wěn)定的SOI半導(dǎo)體器件。
12.根據(jù)權(quán)利要求5的SOI半導(dǎo)體器件，其中施加電應(yīng)力，由此形成單向后溝道并減少雙向漏電流。
全文摘要
一種穩(wěn)定SOI半導(dǎo)體器件的方法,包括以下步驟:提供SOI半導(dǎo)體器件,該器件由包括支撐基片的SOI襯底、在支撐基片上形成的埋置絕緣膜、在埋置絕緣膜上形成的表面半導(dǎo)體層、形成在表面半導(dǎo)體層中的源/漏區(qū)、在源/漏區(qū)之間的表面半導(dǎo)體層上形成的柵極構(gòu)成,柵絕緣膜介于柵極和表面半導(dǎo)體層之間;在支撐基片和源/漏區(qū)中的一個(gè)之間施加電應(yīng)力,由此在半導(dǎo)體表面層一側(cè)形成抵達(dá)埋置絕緣膜的后溝道,由此至少在所述源/漏區(qū)中的一個(gè)和埋置絕緣膜一側(cè)中的表面半導(dǎo)體層之間的界面附近引入捕獲電位。
文檔編號(hào)H01L21/326GK1275810SQ0010537
公開(kāi)日2000年12月6日 申請(qǐng)日期2000年3月31日 優(yōu)先權(quán)日1999年5月31日
發(fā)明者新美憲一, A·O·阿丹 申請(qǐng)人:夏普公司