半導(dǎo)體器件的制作方法
【專利摘要】本發(fā)明涉及一種半導(dǎo)體器件。為了即使在非易失性存儲器的編程電流增加時(shí)也能保持升壓電路的輸出電壓恒定；在半導(dǎo)體器件中提供的升壓電路中，通過分壓電路檢測電荷泵的輸出電壓，并且對用于驅(qū)動電荷泵的振蕩電路執(zhí)行開啟?關(guān)閉控制使得檢測的輸出電壓變成恒定。此外，檢測電荷泵的輸出電流，并且產(chǎn)生根據(jù)所檢測的輸出電流的幅值的控制電流?？刂齐娏黟佀椭翗?gòu)成分壓電路的多個(gè)串聯(lián)電阻元件之間的耦合節(jié)點(diǎn)或從其提取。
【專利說明】半導(dǎo)體器件
[0001]相關(guān)申請交叉引用
[0002]將2015年2月26日提交的日本專利申請N0.2015-036743的公開內(nèi)容，包括說明書、附圖和摘要，整體并入本文作為參考。
技術(shù)領(lǐng)域
[0003]本發(fā)明涉及一種半導(dǎo)體器件，并且特別涉及一種包括電可重寫非易失性存儲器的半導(dǎo)體器件。
【背景技術(shù)】
[0004]在諸如閃存的非易失性存儲器中，在編程期間，寫入電流流過經(jīng)歷寫入的存儲器單元。在這種情況下，同時(shí)被編程的存儲器單元的數(shù)目的增加使得難以保持編程電壓的電壓電平的恒定。
[0005]為了解決這個(gè)問題，日本未審專利公布N0.2007-193936(專利文獻(xiàn)I)中描述的閃存裝置除閃存單元陣列之外還包括多個(gè)虛擬編程電流產(chǎn)生元件，它們都能通過具有與編程電流相同幅值的虛擬編程電流。而且，執(zhí)行控制以便無論同時(shí)被編程的存儲器單元的數(shù)目多少，多個(gè)編程電流以及多個(gè)虛擬編程電流之和變?yōu)楹愣ā?br>
【發(fā)明內(nèi)容】

[0006]根據(jù)專利文獻(xiàn)I的技術(shù)，在同時(shí)被編程的存儲器單元的數(shù)目減少時(shí)，虛擬編程電流之和增加。這會不利地增加電流消耗。將從本說明書的說明和附圖使其他問題和新穎特征變得顯而易見。
[0007]在根據(jù)一個(gè)實(shí)施例的半導(dǎo)體器件中提供的升壓電壓供應(yīng)電路中，通過分壓電路檢測電荷栗的輸出電壓，且對用于驅(qū)動電荷栗的振蕩電路執(zhí)行開啟關(guān)閉控制，以便檢測的輸出電壓變成恒定。而且，檢測電荷栗的輸出電流，且產(chǎn)生根據(jù)檢測輸出電流的幅值的控制電流?？刂齐娏黟佀瓦M(jìn)入構(gòu)成分壓電路的多個(gè)串聯(lián)電阻元件之間的耦合節(jié)點(diǎn)或從其提取出。
[0008]根據(jù)上述實(shí)施例，即使在編程電流增加時(shí)也能保持升壓電路的輸出電壓恒定。
【附圖說明】
[0009]圖1是示出根據(jù)第一實(shí)施例的半導(dǎo)體器件的構(gòu)造的框圖。
[0010]圖2是用于解釋存儲器單元(分裂柵極閃存裝置)的構(gòu)造和操作的示意圖。
[0011]圖3是用于解釋存儲器單元(堆疊柵極閃存單元)的構(gòu)造和操作的示意圖。
[0012]圖4是示出圖1中所示的閃存模塊16的構(gòu)造的框圖。
[0013]圖5是示出圖4中所示的閃存模塊的局部構(gòu)造的示意圖。
[0014]圖6是示出圖4和5中的升壓電壓供應(yīng)電路400的構(gòu)造的電路圖。
[0015]圖7是將流過圖6中的升壓電壓供應(yīng)電路中的晶體管的電流的值與寫入數(shù)據(jù)關(guān)聯(lián)的圖表。
[0016]圖8是跨圖6中的分壓電路的電阻元件R401的電壓以及寫入電壓的值與寫入數(shù)據(jù)關(guān)聯(lián)的圖表。
[0017]圖9是示出圖6中的升壓電壓供應(yīng)電路輸出的寫入電流IW和寫入電壓VW之間關(guān)系的示意圖。
[0018]圖10是示出圖5的變型的示意圖。
[0019]圖11是示出根據(jù)第二實(shí)施例的半導(dǎo)體器件中的升壓電壓供應(yīng)電路400A的構(gòu)造的示意圖。
[0020]圖12是流過圖11中的升壓電壓供應(yīng)電路中的晶體管的電流的值與寫入數(shù)據(jù)關(guān)聯(lián)的圖表。
[0021]圖13是跨圖11中的分壓電路的電阻元件R401的電壓以及寫入電壓的值與寫入數(shù)據(jù)關(guān)聯(lián)的圖表。
[0022]圖14是示出根據(jù)第三實(shí)施例的半導(dǎo)體器件中的升壓電壓供應(yīng)電路500的構(gòu)造的示意圖。
[0023]圖15是流過圖14中的升壓電壓供應(yīng)電路中的晶體管的電流的值與溫度關(guān)聯(lián)的圖表。
[0024]圖16是跨圖14中的分壓電路的電阻元件R401的電壓以及寫入電壓的值與溫度關(guān)聯(lián)的圖表。
[0025]圖17是示出第一實(shí)施例中的寫入速度、寫入電壓以及溫度之間關(guān)系的示意圖。
[0026]圖18是示出第三實(shí)施例中的寫入速度、寫入電壓以及溫度之間關(guān)系的示意圖。
[0027]圖19是示出根據(jù)第四實(shí)施例的半導(dǎo)體器件中的升壓電壓供應(yīng)電路500A的構(gòu)造的示意圖。
[0028]圖20是流過圖19中的升壓電壓供應(yīng)電路中的晶體管的電流的值與溫度關(guān)聯(lián)的圖表。
[0029]圖21是跨圖19中的分壓電路的電阻元件R401的電壓的值以及寫入電壓與溫度關(guān)聯(lián)的圖表。
【具體實(shí)施方式】
[0030]以下將參考附圖詳細(xì)說明各個(gè)實(shí)施例。相同或等效的部分由相同的參考數(shù)字表示，且將不再重復(fù)其說明。
[0031 ] 第一實(shí)施例
[0032][半導(dǎo)體器件的總體結(jié)構(gòu)]
[0033]圖1是示出根據(jù)第一實(shí)施例的半導(dǎo)體器件的構(gòu)造的框圖。圖1示出作為半導(dǎo)體器件的一個(gè)實(shí)例的并入閃存模塊16的微型計(jì)算機(jī)(MCU)I的構(gòu)造。本實(shí)施例中說明的升壓電壓供應(yīng)電路400也適用于其中僅閃存模塊16安裝在單個(gè)硅襯底上的半導(dǎo)體器件。
[0034]參考圖1，微型計(jì)算機(jī)I利用CMOS(互補(bǔ)金屬氧化物半導(dǎo)體)集成電路制造技術(shù)等形成在例如由單晶硅制成的單個(gè)半導(dǎo)體芯片上。
[0035]如圖1中所示，微型計(jì)算機(jī)I包括中央處理單元(CPU)2，隨機(jī)存取存儲器(RAM)5，以及閃存模塊(FMDL)6。中央處理單元2包括指令控制單元以及執(zhí)行指令的執(zhí)行單元。隨機(jī)存取存儲器5例如用作中央處理單元2的工作區(qū)域。提供閃存模塊6作為用于存儲數(shù)據(jù)和程序的非易失性存儲器模塊。
[0036]微型計(jì)算機(jī)I還包括直接存儲器存取控制器(DMAC)3、總線接口電路(BIF)4、閃存序列產(chǎn)生器$3007、外部1/0端口(？1^)8和9、計(jì)時(shí)器(111010、時(shí)鐘脈沖產(chǎn)生器(0?6)11、高速總線(HBUS) 12以及外圍總線(PBUS) 13。
[0037]總線接口電路4執(zhí)行高速總線12以及外圍總線13的總線接口控制或總線橋接控制。閃存序列產(chǎn)生器7對閃存模塊(FMDL)6執(zhí)行命令存取控制。時(shí)鐘脈沖產(chǎn)生器11產(chǎn)生用于控制微型計(jì)算機(jī)I的內(nèi)部時(shí)鐘CLK。
[0038]雖然微型計(jì)算機(jī)I的總線結(jié)構(gòu)沒有特別限但是在圖1中，提供了高速總線(HBUS) 12以及外圍總線(PBUS) 13。雖然沒有限制，但是高速總線12以及外圍總線13各包括數(shù)據(jù)總線、地址總線以及控制總線。通過提供高速總線12以及外圍總線13的兩個(gè)總線;與所有電路都共同耦合至公共總線相比，能減輕總線負(fù)載且由此確保高速存取操作。
[0039]中央處理單元2、直接存儲存取控制器3、總線接口電路4、隨機(jī)存取存儲器5以及閃存模塊6都耦合至高速總線12。閃存序列產(chǎn)生器7、外部I/O端口 8和9、計(jì)時(shí)器10以及時(shí)鐘脈沖產(chǎn)生器11耦合至外圍總線13。
[0040]微型計(jì)算機(jī)I還包括耦合振蕩器或供應(yīng)有外部時(shí)鐘的時(shí)鐘端子XTAL/EXTAL、用于指定待機(jī)狀態(tài)的外部硬件待機(jī)端子STBY、用于規(guī)定復(fù)位的外部復(fù)位端子RES、外部電源端子VCC以及外部接地端子VSS。
[0041]雖然利用不同CAD工具設(shè)計(jì)作為邏輯電路的閃存序列產(chǎn)生器7以及具有陣列結(jié)構(gòu)的閃存模塊6且因此出于方便考慮在圖1中示出為分立的電路塊，但是認(rèn)為它們構(gòu)成一個(gè)閃存存儲模塊16。
[0042]閃存存儲模塊6通過只讀高速存取端口(HACSP) 15耦合至高速總線(HBUS) 12XPU2或DMAC 3通過高速總線12上的高速存取端口 15對閃存模塊6進(jìn)行讀取訪問。CPU 2或DMAC3在對閃存模塊6進(jìn)行寫入訪問和初始化(擦除)訪問時(shí)，將命令通過總線接口電路4以及外圍總線(PBUS)13發(fā)送給閃存序列產(chǎn)生器7。響應(yīng)于該命令，閃存序列產(chǎn)生器7通過外圍總線PBUS上的低速存取端口(LACSP)對閃存模塊執(zhí)行初始化控制和寫入控制。
[0043][存儲器單元的構(gòu)造和操作]
[0044]圖2和3是用于解釋存儲器單元的構(gòu)造和操作的示意圖。圖2示出分裂柵極閃存裝置，且圖3示出層疊柵極閃存存儲器單元。
[0045]參考圖2Α，分裂柵極閃存裝置包括經(jīng)由柵極絕緣膜設(shè)置在源極區(qū)和漏極區(qū)之間的溝道形成區(qū)上的控制柵極CG以及存儲柵極MG。例如氮化硅的電荷俘獲區(qū)(SiN)設(shè)置在存儲柵極MG和柵極絕緣膜之間。控制柵極CG耦合至字線，且存儲柵極MG耦合至存儲柵極選擇線MGL?？刂茤艠OCG側(cè)上的漏極區(qū)(或源極區(qū))耦合至位線BL，且存儲柵極MG側(cè)上的源極區(qū)(或漏極區(qū))耦合至源極線SL。
[0046]圖2Β示出分裂柵極閃存裝置的讀取和寫入(編程)/擦除期間的位線BL、控制柵極CG、存儲柵極MG、源極線SL以及阱區(qū)(WELL)的電壓設(shè)定的一個(gè)實(shí)例。
[0047]更具體地，為了降低經(jīng)歷數(shù)據(jù)擦除的存儲器單元的閾值電壓Vth，執(zhí)行諸如BL=H1-Z(高阻抗)，CG = 0.0V，MG = -10V，SL = 6V以及WELL = OV的設(shè)定。由此，阱區(qū)(WELL)和存儲柵極MG之間的高電場產(chǎn)生的電子和空穴中的空穴從阱區(qū)(WELL)注入電荷俘獲區(qū)(SiN)。這個(gè)過程以共享存儲柵極的多個(gè)存儲器單元為單位執(zhí)行。
[0048]為了提高經(jīng)歷數(shù)據(jù)寫入的存儲器單元的閾值電壓Vth，執(zhí)行諸如BL= 0V，CG =
1.5V，MG = 10V，SL = 6V以及WELL = OV的設(shè)定。在這種情況下，寫入電流從源極線SL流至位線，因此熱電子產(chǎn)生在控制柵極和存儲柵極之間的邊界處并注入電荷俘獲區(qū)(SiN)。由于基于是否通過位線電流確定電子的注入，以位為單位控制這種過程。
[0049]在讀取時(shí)，執(zhí)行諸如1=1.5￥，06=1.5￥，]\^ = 0￥，51^ = 0￥以及^1^ = 0￥的設(shè)定。如果存儲器單元的閾值電壓Vth低，則存儲器單元的電阻小(開啟態(tài))。如果閾值電壓Vth高，則存儲器單元的電阻大(關(guān)閉態(tài))。
[0050]圖3A中所示的堆疊柵極閃存裝置通過經(jīng)由柵極絕緣膜在源極區(qū)和漏極區(qū)之間的溝道形成區(qū)上堆疊浮置柵極FG和控制柵極CG而構(gòu)造?？刂茤艠OCG耦合至字線WL。漏極區(qū)耦合至位線BL，且源極區(qū)耦合至源極線SL。
[0051]圖3B和3C示出堆疊柵極閃存裝置的讀取和寫入/擦除期間的位線BL、字線WL、源極線SL以及阱區(qū)(WELL)的電壓設(shè)定的實(shí)例。圖3B示出通過熱載流子寫入方法提高閾值電壓Vth以及通過電子發(fā)射進(jìn)入阱區(qū)WELL降低閾值電壓Vth的電壓設(shè)定實(shí)例。
[0052]圖3C示出通過FN隧穿寫入方法提高閾值電壓Vth以及通過電子發(fā)射進(jìn)入源極線SL降低閾值電壓Vth的電壓設(shè)定實(shí)例。
[°°53][閃存模塊的構(gòu)造和操作]
[0054]圖4是示出圖1中所示的閃存模塊16的構(gòu)造的框圖。在圖4和圖5中，示意圖的水平方向是指行方向或X方向，且示意圖的垂直方向是指列方向或Y方向。
[0055]參考圖4，閃存模塊16包括閃存陣列301、Y解碼器電路306、Y選擇器電路303、讀取電路304、寫入電路302、Χ解碼器電路305、高電壓施加電路307以及升壓電壓供應(yīng)電路400。
[0056]閃存陣列301包括布置成矩陣的多個(gè)閃存單元。閃存單元可以是圖2中所示的分裂柵極型或圖3中所示的堆疊柵極型。
[0057]Y解碼器電路306解碼Y地址信號。Y選擇器電路303基于Y地址信號的解碼結(jié)果在閃存陣列301中選擇經(jīng)歷讀取或?qū)懭氲牧小８唧w地，Y選擇器電路303在數(shù)據(jù)讀取期間將經(jīng)歷讀取的列的位線耦合至讀取電路304，且在數(shù)據(jù)寫入期間將經(jīng)歷寫入的列的位線耦合至寫入電路302。
[0058]讀取電路304通過將從由Y選擇器電路303選擇的存儲器單元列讀取的信號與參考信號進(jìn)行比較來輸出讀取數(shù)據(jù)。寫入電路302通過由Y選擇器電路303選擇的列的位線，根據(jù)寫入數(shù)據(jù)通過寫入電流(也稱為編程電流)。
[0059]X解碼器電路305解碼X地址信號且由此選擇閃存陣列301中經(jīng)歷讀取、寫入或擦除的行。更具體地，X解碼器電路305向所選行的字線(在分裂柵極存儲器單元的情況下，字線以及存儲柵極選擇線)施加根據(jù)讀取、寫入以及擦除的各個(gè)操作模式的電壓。
[0060]高電壓施加電路307在數(shù)據(jù)寫入和數(shù)據(jù)擦除期間將高電壓施加至源極線(也在堆疊柵極存儲器單元的情況下，在數(shù)據(jù)擦除期間施加至阱區(qū))。在這種情況下，以塊為單位施加高電壓。
[0061]升壓電壓供應(yīng)電路400產(chǎn)生在寫入和擦除期間采用的正或負(fù)高電壓，并將其供應(yīng)至X解碼器電路305以及高電壓施加電路307。
[0062]圖5是示出圖4中所示的閃存模塊的局部構(gòu)造的示意圖。圖5示出圖4中所示的閃存陣列301和Y選擇器電路303的簡化構(gòu)造。為了有助于示意圖的理解，在閃存陣列301中分別示出16個(gè)存儲器單元MC[0，0]至MC[3，3]。第i行的存儲器單元(i = 0至3)以及第j列(j = 0至3)稱作MC[i，j]。多個(gè)存儲器單元或未指定的存儲器單元的一般名稱被稱為存儲器單元MC。在圖5中，堆疊柵極存儲裝置用作各個(gè)存儲器單元。
[0063]參考圖5，位線BLO至BL3沿Y方向延伸布置并分別對應(yīng)于閃存陣列301的列。各個(gè)位線BL耦合至對應(yīng)列的各個(gè)存儲器單元MC的漏極區(qū)。
[0064]字線WLO至WL3沿X方向延伸布置并分別對應(yīng)于閃存陣列301的行。各個(gè)字線WL耦合至對應(yīng)行的各個(gè)存儲器單元MC的控制柵極。
[0065]源極線SL0、SL1沿閃存陣列301的行方向(X方向)延伸地設(shè)置。在圖5中，每兩行閃存陣列301布置一個(gè)源極線SL，并且該源極線SL耦合至對應(yīng)行中設(shè)置的各個(gè)存儲器單元MC的源極區(qū)。此外，源極線SL0、SL1通過高電壓施加電路307(未示出)耦合至升壓電壓供應(yīng)電路400的輸出節(jié)點(diǎn)602。
[0066]Y選擇器電路303包括分別對應(yīng)于位線BLO至BL3的NM0S(N溝道M0S)晶體管Q300至Q303。各個(gè)NMOS晶體管都耦合在對應(yīng)的位線的一端與接地節(jié)點(diǎn)GND之間，并用作用于耦合和斷開之間切換的開關(guān)。寫入電路302分別基于寫入數(shù)據(jù)信號DO至D3將控制信號WO至W3供應(yīng)至晶體管Q300至Q303的柵極。以下，如果寫入數(shù)據(jù)信號是“O”，則高電平(H電平)的控制信號供應(yīng)至對應(yīng)晶體管的柵極。如果寫入數(shù)據(jù)信號是“I”，則低電平(L電平)的控制信號供應(yīng)至對應(yīng)選擇晶體管的柵極。
[0067]以下，參考圖5，將說明寫入操作的實(shí)例。假設(shè)選擇字線WLO且高電壓(例如10V)施加至所選字線WL0。其它字線WLl至WL3處于非選擇狀態(tài)(處于L電平)。
[0068]例如，如果所有寫入數(shù)據(jù)信號DO至D3是“O”，則從寫入電路302輸出的所有控制信號WO至W3是“ H”，并且所有NMOS晶體管Q300至Q303導(dǎo)通。因此，寫入電流1至13分別流過所選存儲器單元MC[0，0]至MC[0，3]，因此執(zhí)行寫入。
[0069]如果所有寫入數(shù)據(jù)信號DO至D3是“I”，則從寫入電路302輸出的所有控制信號WO至W3是“L”，并且所有匪OS晶體管Q300至Q303截止。因此，寫入電流不會流過所選存儲器單元MC[0，0]至MC[0，3]，因此不執(zhí)行寫入。
[0070]如果寫入數(shù)據(jù)信號DO至D3是“0，I，0，I”，則寫入電路302輸出的控制信號WO和W2是“H”，并且控制信號Wl和W3是“L”。因此，匪OS晶體管Q300和Q302導(dǎo)通，并且NMOS晶體管Q301和Q303截止。因此，寫入電流流過存儲器單元MC[ O，O ]和MC[ O，2 ]，因此對這些存儲器單元執(zhí)行寫入。另一方面，寫入電流不流過存儲器單元MC[0，I ]和MC[0，3]，因此不對這些存儲器單元執(zhí)行寫入。
[0071]因此，根據(jù)寫入數(shù)據(jù)(S卩，取決于寫入數(shù)據(jù)是“I”還是“O”)確定寫入電流是否流過所選存儲器單元。在寫入期間流過一個(gè)所選存儲器單元的寫入電流約為ΙΟμΑ。因此，如果圖5中的所選行的所有存儲器單元MC[0，0]至MC[0，3]處于寫入狀態(tài)，則從升壓電壓供應(yīng)電路400的輸出節(jié)點(diǎn)602流過存儲器單元的寫入電流之和是ΙΟμΑ X 4 = 40μΑ。
[0072]升壓電壓供應(yīng)電路400構(gòu)造為能在保持預(yù)定寫入電壓(例如10V)的輸出電壓的狀態(tài)下將寫入電流(圖5中40μΑ)供應(yīng)至所有所選存儲器單元。閃存單元的特性受到寫入電壓(編程電壓)的影響。如果寫入電壓過高，則寫入時(shí)間變短，但是對存儲器單元的損傷增加。另一方面，如果寫入電壓太低，則對存儲器單元的損傷降低，但是寫入時(shí)間變長。因此，需要將寫入電壓保持在恒定值。
[0073][升壓電壓供應(yīng)電路的構(gòu)造]
[0074]圖6是示出圖4和5中的升壓電壓供應(yīng)電路400的構(gòu)造的電路圖。參考圖6，升壓電壓供應(yīng)電路400包括升壓產(chǎn)生單元101以及升壓電壓調(diào)整單元401。
[0075](1.升壓產(chǎn)生單元)
[0076]升壓產(chǎn)生單元101包括用于產(chǎn)生升壓電壓的電荷栗201、振蕩電路202、比較器203以及參考電壓電路204。振蕩電路202產(chǎn)生用于驅(qū)動電荷栗201的時(shí)鐘信號N204。參考電壓電路204幾乎不受電源電壓、溫度以及制造情況影響地輸出恒定電壓電平的參考電壓N202。比較器203從升壓電壓調(diào)整單元401接收電荷栗201的輸出電壓的分壓電壓N201。比較器203將分壓電壓N201與參考電壓N202比較。
[0077]振蕩電路202的振蕩操作根據(jù)比較器203的比較結(jié)果N203開啟和關(guān)閉。更具體地，當(dāng)分壓電壓N201超過參考電壓N202時(shí)，振蕩電路202停止振蕩操作。當(dāng)分壓電壓N201下降低于參考電壓N202時(shí)，振蕩電路202重新開始振蕩操作。因?yàn)殡姾衫?01在振蕩電路202的操作期間提升了電壓，因此振蕩電路202的間歇操作(開啟-關(guān)閉操作)能使從電荷栗201輸出的升壓電壓保持在近似恒定值。
[0078](2.升壓電壓調(diào)整單元-分壓電路)
[0079]升壓電壓調(diào)整單元401包括分壓電路102、電流檢測電路103以及控制電流產(chǎn)生電路104。分壓電路102包括串聯(lián)耦合在升壓電壓供應(yīng)電路400的輸出節(jié)點(diǎn)602以及接地節(jié)點(diǎn)GND之間的多個(gè)電阻元件。在圖6中，分壓電路102包括在輸出節(jié)點(diǎn)602和分壓節(jié)點(diǎn)610之間耦合的第一電阻元件R401以及在分壓節(jié)點(diǎn)610以及接地節(jié)點(diǎn)GND之間耦合的第二電阻元件R402。分壓節(jié)點(diǎn)610耦合至比較器203的正端子，且因此將分壓電壓N201提供至比較器203。
[0080]電阻元件的構(gòu)造沒有特別限制。多晶硅可用作電阻元件，或者擴(kuò)散區(qū)和阱區(qū)可用作電阻元件。替代地，MOS晶體管可用作電阻元件。
[0081](3.升壓電壓調(diào)整單元-電流檢測電路)
[0082]電流檢測電路103檢測電荷栗201的輸出電流lout。更具體地，電流檢測電路103包括PM0S(P溝道M0S)晶體管Q401和Q402。
[0083]首先，將說明電流檢測電路103的耦合關(guān)系。PMOS晶體管Q401的源極耦合至電荷栗201的輸出節(jié)點(diǎn)601。PMOS晶體管Q401的漏極耦合至升壓電壓供應(yīng)電路400的輸出節(jié)點(diǎn)602，且還耦合至PMOS晶體管Q401的柵極(即PMOS晶體管Q401是二極管耦合的hPMOS晶體管Q401的背柵極(WELL)耦合至PMOS晶體管Q401的源極。PMOS晶體管Q402的源極耦合至PMOS晶體管Q401的源極。PMOS晶體管Q402的柵極耦合至PMOS晶體管Q401的柵極。PMOS晶體管Q402的背柵極(WELL)耦合至PMOS晶體管Q402的源極。
[0084]根據(jù)上述構(gòu)造，PMOS晶體管Q40UQ402構(gòu)成電流鏡；因此，與電荷栗201的輸出電流1ut成比例的檢測電流Idet從PMOS晶體管Q402的漏極輸出。即，設(shè)kl為比例常數(shù)，則保持以下公式:
[0085]Idet = kl X 1ut( I)
[0086](4.升壓電壓調(diào)整單元-控制電流產(chǎn)生電路)
[0087]控制電流產(chǎn)生電路104產(chǎn)生具有根據(jù)檢測電流Idet的幅值的控制電流Icntl。更具體地，控制電流產(chǎn)生電路104包括匪03晶體管0405、0406、0407、0408，？]?03晶體管0403、Q404，以及恒流源402。
[0088]首先，將說明控制電流產(chǎn)生電路104的耦合關(guān)系。NMOS晶體管Q405、Q407以及PMOS晶體管Q403都是二極管耦合的。NMOS晶體管Q405耦合在PMOS晶體管Q402的漏極(節(jié)點(diǎn)N401)以及接地節(jié)點(diǎn)GND之間。匪OS晶體管Q406、Q407并聯(lián)耦合在恒流源402的輸出節(jié)點(diǎn)N403和接地節(jié)點(diǎn)GND之間。匪OS晶體管Q405、Q406的柵極彼此耦合。PMOS晶體管Q403和匪OS晶體管Q408依次串聯(lián)耦合在升壓電壓供應(yīng)電路400的輸出節(jié)點(diǎn)602和接地節(jié)點(diǎn)GND之間。PMOS晶體管Q404耦合在升壓電壓供應(yīng)電路400的輸出節(jié)點(diǎn)602和分壓電路102的分壓節(jié)點(diǎn)610之間(電阻元件R401和R402之間的耦合節(jié)點(diǎn)KPMOS晶體管Q403、Q404的柵極彼此耦合。
[0089]根據(jù)上述構(gòu)造，NMOS晶體管Q405、Q406構(gòu)成電流鏡，匪OS晶體管Q407、Q408構(gòu)成電流鏡，且PMOS晶體管Q403、Q404構(gòu)成電流鏡。因此，流過NMOS晶體管Q406的電流表示為k2 XIdet，其中k2是比例常數(shù)。通過從恒流源402的輸出電流Icnst減去流過NMOS晶體管Q406的電流獲得流過NMOS晶體管Q407的電流，且因此表示為Icnst-k2XIdet。而且，流過PMOS晶體管Q404的控制電流I cn 11如下表示。
[0090]Icntl =k3 X (Icnst~k2 X Idet)
[0091]=k3X (Icnst_k2Xkl X lout) (2)
[0092 ]其中k3是比例常數(shù)?？刂齐娏鱅 cnt I流入分壓電路102的分壓節(jié)點(diǎn)610中；因此，設(shè)IR401和IR402分別為流過構(gòu)成分壓電路102的電阻元件R401和R402的電流，保持以下公式:
[0093]IR401 = IR402_ Icntl
[0094]= IR402-k3 X Icnst+kl Xk2 Xk3 X lout (3)
[0095][升壓電壓供應(yīng)電路]
[0096]以下將利用具體數(shù)值實(shí)例說明升壓電壓供應(yīng)電路400的操作。在以下說明中，電荷栗201的輸出阻抗是1kQ。每個(gè)存儲器單元的寫入電流是ΙΟμΑ。參考電壓電路204輸出的參考電壓Ν202是1.0V。構(gòu)成分壓電路102的電阻元件R401的阻值是989kQ，且電阻元件R402的阻值是10kQ ePMOS晶體管Q401和Q402的溝道寬度W之間的尺寸比是W_Q401:W_Q402 = 50:1 JMOS晶體管Q405和Q406的溝道寬度W之間的尺寸比是W_Q405: W_Q406 = 2:1。匪05晶體管Q406、Q407、Q408的溝道寬度W彼此相等。PMOS晶體管Q403、Q404的溝道寬度W彼此相等。恒流源402的輸出電流Icnst是ΙμΑ。電荷栗201輸出的升壓電壓的電壓電平設(shè)定為10V以便足以寫入。
[0097]圖7是流過圖6中的升壓電壓供應(yīng)電路中的晶體管的電流的值與寫入數(shù)據(jù)關(guān)聯(lián)的圖表。圖8是跨圖6中的分壓電路的電阻元件R401的電壓和寫入電壓值與寫入數(shù)據(jù)關(guān)聯(lián)的圖表。在圖7和8的計(jì)算實(shí)例中，沒有考慮電荷栗201的輸出阻抗造成的電壓降。以下參考圖6至8，將代表性的說明所有寫入數(shù)據(jù)信號DO至D3是“O”，即寫入電路302的所有輸出信號WO至W3處于H電平的情況。
[0098]首先，由于比較器203的輸出的反饋，因此分壓電路102的分壓節(jié)點(diǎn)610(電阻元件R401和R402之間的耦合節(jié)點(diǎn))的電壓電平變成等于從參考電壓電路204輸出的參考電壓N202，S卩1.0V。因此，流過電阻元件R402的電流是1.0V/100kQ =10μΑο10μΑ電流也流過電阻元件R401 (更精確地，流過電阻元件R401的電流是通過從流過電阻元件R402的I ΟμΑ電流減去流入分壓節(jié)點(diǎn)610的控制電流Icntl獲得的值，如將在下文說明)。
[0099]如果所有寫入數(shù)據(jù)信號DO至D3都為“O”，則寫入電路302的所有輸出信號WO至W3都為“H”，且所有NMOS晶體管Q300至Q303都導(dǎo)通，如圖5所述。在這種情況下，流過所選存儲器單元MC[0，0]至MC[0，3]的寫入電流1至13各為ΙΟμΑ，且因此總計(jì)為40μΑ。此時(shí)，作為流過分壓電阻器R402的ΙΟμΑ電流與流過存儲器單元的40μΑ電流之和的50μΑ的電流流過電流檢測電路103中的PMOS晶體管Q401。
[0100]根據(jù)PMOS晶體管Q401和Q402的溝道寬度W之間的比(50:1)，ΙμΑ的電流流過與PMOS晶體管Q401構(gòu)成電流鏡的PMOS晶體管Q402(在公式(I)中kl = 1/50)。ΙμΑ的電流也流過與PMOS晶體管Q402串聯(lián)耦合的NMOS晶體管Q405。
[0101 ] 根據(jù)匪OS晶體管Q405和Q406的溝道寬度W之間的比(2:1)，500ηΑ的電流流過與NMOS晶體管Q405構(gòu)成電流鏡的NMOS晶體管Q406(公式(2)中k2 = 1/2)。通過從作為流過NMOS晶體管Q407的恒流源402的輸出電流Icnst的ΙμΑ減去流過NMOS晶體管Q406的500nA的電流獲得500nA的電流。
[0102]根據(jù)匪OS晶體管Q407和Q408的溝道寬度W之間的比(1:1)，500ηΑ的電流流過與NMOS晶體管Q407構(gòu)成電流鏡的NMOS晶體管Q408(公式(2)中k3 = I) AOOnA的電流也流過與NMOS晶體管Q408串聯(lián)耦合的PMOS晶體管Q403。
[0103]根據(jù)PMOS晶體管Q403和Q404的溝道寬度W之間的比(1:1)，500nA的電流流過與PMOS晶體管Q403構(gòu)成電流鏡的PMOS晶體管Q404。因此，500nA的控制電流Icntl流入分壓節(jié)點(diǎn)610(參見公式(2))。
[0104]流過構(gòu)成分壓電路102的電阻元件R401的電流IR401是通過從流過電阻元件R402的電流IR402(10yA)減去控制電流Icntl (500nA)獲得的值。即，9.5μΑ的電流流過電阻元件R401。因此，跨電阻元件R401的電壓是9.5μΑΧ9891?Ω ? 9.4V。因此，升壓電壓供應(yīng)電路400的輸出節(jié)點(diǎn)602的電壓(即寫入電壓VW)是10.4V，其為跨電阻元件R401的9.4V電壓與跨電阻元件R402的IV電壓之和。
[0105]同樣在另一寫入數(shù)據(jù)的情況下，升壓電壓供應(yīng)電路400的輸出節(jié)點(diǎn)602的電壓(寫入電壓VW)可以相同流程計(jì)算。從定性觀點(diǎn)來看，當(dāng)寫入電流IW增加時(shí)(即當(dāng)電荷栗201的輸出電流1ut增加時(shí))，通過電流檢測電路103檢測的檢測電流Idet增加(參見公式(I))。隨著檢測電流I de t的增加，流入分壓電路102中的分壓節(jié)點(diǎn)610的控制電流I cnt I (即，流過PMOS晶體管Q404的電流)降低(參見公式(2))，且流過電阻元件R401的電流IR401增加(參見公式
(3))。因此，在寫入電流IW增加時(shí)，升壓電壓供應(yīng)電路400的輸出節(jié)點(diǎn)602的電壓(寫入電壓VW)增加。
[0106]在上述結(jié)果中，沒有考慮由電荷栗201的輸出阻抗造成的電壓降。實(shí)際上，在寫入電流IW增加時(shí)，電荷栗201的輸出電壓由于輸出阻抗造成的電壓降而降低，這抵消了通過升壓電壓調(diào)整單元401增加的電壓的效應(yīng)。因此，無論寫入電流IW的幅值如何，實(shí)際寫入電壓VW都保持為近似恒定。
[0107]更具體地，假設(shè)電荷栗201的輸出阻抗是1kQ，則在寫入電流增加ΙΟμΑ時(shí)，電荷栗201的輸出電壓降低0.1V。因此，實(shí)際寫入電壓VW(S卩，升壓電壓供應(yīng)電路400的輸出節(jié)點(diǎn)602的電壓)保持在1.0V的恒定值。
[0108]圖9是示出圖6中的升壓電壓供應(yīng)電路輸出的寫入電流IW和寫入電壓VW之間的關(guān)系，根據(jù)圖7和8的數(shù)值實(shí)例繪制圖9中的曲線b、c。
[0109]在根據(jù)本實(shí)施例的曲線b中，沒有考慮由電荷栗201的輸出阻抗導(dǎo)致的電壓降。通過按原狀繪制圖8的圖表中所示的結(jié)果而繪制曲線b。
[0110]在根據(jù)本實(shí)施例的曲線c中，考慮了由電荷栗201的輸出阻抗造成的電壓降。如上所述，假設(shè)電荷栗201的輸出阻抗是1kQ，在寫入電流增加ΙΟμΑ時(shí)，電壓由于輸出阻抗而降低0.1V。因此，無論寫入數(shù)據(jù)(寫入電流的幅值)如何，寫入電壓VW都保持在近似恒定電壓值下。
[0111]基于其中沒有提供圖6中的電流檢測電路13以及控制電流產(chǎn)生電路104的比較實(shí)例繪制曲線a。在這種情況下，當(dāng)寫入電流IW增加時(shí)，由電荷栗201的輸出阻抗造成的電壓降增加，且從升壓電壓供應(yīng)電路400輸出的寫入電壓VW降低。
[0112]在曲線a的情況下，構(gòu)成分壓電路102的電阻元件R401的阻值為900kQ，電阻元件R402的阻值為10kQ，且從參考電壓電路204輸出的參考電壓N202為1.02V。在這種情況下，分壓節(jié)點(diǎn)610的電壓N201是1.02V，并且升壓電壓供應(yīng)電路400的輸出節(jié)點(diǎn)602的電壓VW是10.2V。而且，假設(shè)電荷栗201的輸出阻抗是1kQ，則當(dāng)寫入電流增加ΙΟμΑ時(shí)，電荷栗201的輸出電壓降低0.1V;因此，獲得圖9中的曲線a的特性。
[0113][第一實(shí)施例的效果]
[0114]如上所述，根據(jù)第一實(shí)施例的半導(dǎo)體器件包括用于檢測電荷栗201的輸出電流1ut的電流檢測電路103以及用于產(chǎn)生隨所檢測的輸出電流1ut增加而降低的控制電流
Icnt I的控制電流產(chǎn)生電路104。所產(chǎn)生的控制電流I cnt I流入分壓電路102的分壓節(jié)點(diǎn)610中。由此，無論寫入電流IW如何，升壓電壓供應(yīng)電路400輸出的寫入電壓VW的幅值都可保持為近似恒定。因?yàn)榭刂齐娏鱅cntl的幅值與寫入電流IW的幅值相比可忽略，因此根據(jù)本實(shí)施例的半導(dǎo)體器件不會無益地增加功耗。
[0115][第一變型例]
[0116]在圖6中，分壓電路102中控制電流Icntl流入的節(jié)點(diǎn)(以下稱為控制節(jié)點(diǎn))對應(yīng)于輸出分壓電壓N201的分壓節(jié)點(diǎn)610。另一方面，即使控制節(jié)點(diǎn)不同于分壓節(jié)點(diǎn)610，也能提供與上述近似相同的有利效果。更具體地，控制電流Icntl可流入構(gòu)成分壓電路102的多個(gè)串聯(lián)電阻元件之間任意的耦合節(jié)點(diǎn)。
[0117][第二變型例]
[0118]在上述實(shí)施例中，堆疊柵極存儲裝置用作各個(gè)存儲器單元。另一方面，如果分裂柵極存儲裝置用作各個(gè)存儲器單元，則也可采用升壓電壓供應(yīng)電路400。以下，將簡要說明在這種情況下的存儲器陣列301和升壓電壓供應(yīng)電路400之間的耦合。
[0119]圖10是示出圖5的變型例的示意圖。在圖5中，16個(gè)存儲器單元MC[0，0]至MC[3，3]分別在閃存陣列301中示出。在圖10中，分裂柵極存儲裝置用作各個(gè)存儲器單元。
[0120]參考圖10，位線BLO至BL3在Y方向上延伸地布置且分別對應(yīng)于閃存陣列301的列。各個(gè)位線BL都耦合至對應(yīng)列的各個(gè)存儲器單元MC的控制柵極側(cè)上的漏極區(qū)(或源極區(qū))。
[0121]字線WLO至WL3在X方向上延伸地布置且分別對應(yīng)于閃存陣列301的行。各個(gè)字線WL都耦合至對應(yīng)行的各個(gè)存儲器單元MC的控制柵極。
[0122]存儲柵極極選擇線MGLO至MGL3在X方向上延伸地布置且分別對應(yīng)于閃存陣列301的行。各個(gè)存儲柵極極選擇線MGL都耦合至對應(yīng)行的各個(gè)存儲器單元MC的存儲柵極極。
[0123]源極線SL0、SL1在閃存陣列301的行方向(X方向)延伸地設(shè)置。在圖10中，每兩行閃存陣列301布置一個(gè)源極線SL，且該源極線SL耦合至對應(yīng)行中設(shè)置的各個(gè)存儲器單元MC的存儲柵極側(cè)上的源極區(qū)(或漏極區(qū))。此外，源極線SL0、SL1通過高電壓施加電路307耦合至升壓電壓供應(yīng)電路400的輸出節(jié)點(diǎn)602(未示出)。
[0124]因?yàn)閅選擇器電路303以及寫入電路302的耦合關(guān)系與圖5中相同，因此相同或等效的部分由相同的參考數(shù)字表示，且將不再重復(fù)它們的說明。
[0125]第二實(shí)施例
[0126][升壓電壓供應(yīng)電路的構(gòu)造]
[0127]圖11是示出根據(jù)第二實(shí)施例的半導(dǎo)體器件中的升壓電壓供應(yīng)電路400A的構(gòu)造的示意圖。圖11中的升壓電壓供應(yīng)電路400A是圖6中的升壓電壓供應(yīng)電路400的變型例，且包括控制電流產(chǎn)生電路105以替代根據(jù)圖6中所示的第一實(shí)施例的控制電流產(chǎn)生電路104。
[0128]更具體地，參考圖11，控制電流產(chǎn)生電路105包括NMOS晶體管0405、0406。匪03晶體管Q405是二極管耦合的，且耦合在PMOS晶體管Q402的漏極(節(jié)點(diǎn)N401)和接地節(jié)點(diǎn)GND之間。匪OS晶體管Q406耦合在分壓電路102的分壓節(jié)點(diǎn)610(電阻元件R401和R402之間的耦合節(jié)點(diǎn))和接地節(jié)點(diǎn)GND之間(即與電阻元件R402并聯(lián)耦合)ο匪OS晶體管Q405、Q406的柵極彼此鋰A
柄口 O
[0129]因?yàn)閳D11中的其它構(gòu)造與圖6中相同，因此相同或等效的部分由相同的參考數(shù)字表示，且將不再重復(fù)其說明。
[0130]根據(jù)上述構(gòu)造，匪OS晶體管Q405、Q406構(gòu)成電流鏡。因此，設(shè)k2為比例常數(shù)，則流過NMOS晶體管Q406的控制電流I cnt I如下表述。
[0131]Icntl =k2 X Idet
[0132]=k2 Xkl X lout (4)
[0133]控制電流Icntl從分壓電路102的分壓節(jié)點(diǎn)610提??；因此，流過分壓電路102的電阻元件R401的電流IR401如下表述。
[0134]IR401 = IR402+Icntl
[0135]=IR402+klXk2X1ut (5)
[0136][升壓電壓供應(yīng)電路的操作]
[0137]以下，將說明根據(jù)第二實(shí)施例的升壓電壓供應(yīng)電路400A的操作，示出為具體數(shù)值實(shí)例。在以下說明中，構(gòu)成分壓電路的電阻元件R401的阻值是890kQ，且電阻元件R402的阻值是10kQ。匪05晶體管0405和0406的溝道寬度1之間的尺寸比是￥_0405:胃_0406 = 40:23。其它數(shù)值與第一實(shí)施例相同。
[0138]圖12是流過圖11中的升壓電壓供應(yīng)電路的晶體管的電流的值與寫入數(shù)據(jù)關(guān)聯(lián)的圖表。圖13是流過圖11中的分壓電路的電阻元件R401上的電壓以及寫入電壓的值與寫入數(shù)據(jù)關(guān)聯(lián)的圖表。在圖12和13的計(jì)算實(shí)例中，沒有考慮電荷栗201的輸出阻抗造成的電壓降。以下，參考圖11至13，將代表性地說明所有寫入數(shù)據(jù)信號DO至D3都為“O”，即寫入電路302的所有輸出信號WO至W3都處于H電平的情況。
[0139]首先，由于比較器203的輸出的反饋，因此分壓電路102的分壓節(jié)點(diǎn)610(電阻元件R401和R402之間的耦合節(jié)點(diǎn))的電壓電平變成等于參考電壓電路204輸出的參考電壓N202，即1.0V。因此，流過電阻元件R402的電流是1.0V/100k Ω = ΙΟμΑ。ΙΟμΑ電流也流過電阻元件R401 (更精確地，流過電阻元件R401的電流是通過從流過電阻元件R402的ΙΟμΑ電流加上從分壓節(jié)點(diǎn)610提取的控制電流I cnt I獲得的值，如將在下文說明)。
[0140]如果所有寫入數(shù)據(jù)信號DO至D3都為“O”，則寫入電路302的所有輸出信號WO至W3都為“H”，且所有NMOS晶體管Q300至Q303都導(dǎo)通，如圖5所述。在這種情況下，流過所選存儲器單元MC[0，0]至MC[0，3]的寫入電流1至13各為ΙΟμΑ，且因此總計(jì)為40μΑ。此時(shí)，作為流過分壓電阻器R402的ΙΟμΑ電流與流過存儲器單元的40μΑ電流之和的50μΑ的電流流過電流檢測電路103中的PMOS晶體管Q401。
[0141]根據(jù)PMOS晶體管Q401和Q402的溝道寬度W之間的比(50:1)，ΙμΑ的電流流過與PMOS晶體管Q401構(gòu)成電流鏡的PMOS晶體管Q402(在公式(4)中kl = 1/50)。ΙμΑ的電流也流過與PMOS晶體管Q402串聯(lián)耦合的NMOS晶體管Q405。
[0142]根據(jù)匪OS晶體管Q405和Q406的溝道寬度W之間的比(40:23)，575ηΑ的電流流過與NMOS晶體管Q405構(gòu)成電流鏡的NMOS晶體管Q406(公式(4)中k2 = 23/40)。因此，從分壓節(jié)點(diǎn)610提取575nA的控制電流Icntl(參見公式(4))。
[0143]流過構(gòu)成分壓電路1 2的電阻元件R401的電流IR401是通過向流過電阻元件R402的電流IR402(10yA)加上控制電流Icntl(575nA)獲得的值。即，10.575μΑ的電流流過電阻元件R401。因此，跨電阻元件R401的電壓是10.575μΑΧ8901?Ω ? 9.4V。因此，升壓電壓供應(yīng)電路400Α的輸出節(jié)點(diǎn)602的電壓(即寫入電壓VW)是10.4V，其為跨電阻元件R401的9.4V電壓與跨電阻元件R402的IV電壓之和。
[0144]同樣在另一寫入數(shù)據(jù)的情況下，升壓電壓供應(yīng)電路400Α的輸出節(jié)點(diǎn)602的電壓(寫入電壓VW)可以相同流程計(jì)算。從定性觀點(diǎn)來看，當(dāng)寫入電流IW增加時(shí)(即當(dāng)電荷栗201的輸出電流1ut增加時(shí))，通過電流檢測電路103檢測的檢測電流Idet增加(參見公式(I))。隨著檢測電流I de t的增加，從分壓電路1 2中的分壓節(jié)點(diǎn)610提取的控制電流I cnt I (即，流過NMOS晶體管Q406的電流)增加(參見公式(4))，且流過電阻元件R401的電流IR401增加(參見公式(5))。因此，在寫入電流IW增加時(shí)，升壓電壓供應(yīng)電路400A的輸出節(jié)點(diǎn)602的電壓(寫入電壓VW)增加。
[0145]在上述結(jié)果中，沒有考慮由電荷栗201的輸出阻抗造成的電壓降。實(shí)際上，在寫入電流IW增加時(shí)，電荷栗201的輸出電壓由于輸出阻抗造成的電壓降而降低，這抵消了通過升壓電壓調(diào)整單元401增加的電壓的效應(yīng)。因此，無論寫入電流IW的幅值如何，實(shí)際寫入電壓VW都保持為近似恒定。
[0146]更具體地，假設(shè)電荷栗201的輸出阻抗是1kQ，則在寫入電流增加ΙΟμΑ時(shí)，電荷栗201的輸出電壓降低0.1V。因此，實(shí)際寫入電壓VW( S卩，升壓電壓供應(yīng)電路400Α的輸出節(jié)點(diǎn)602的電壓)保持在1.0V的恒定值。
[0147][第二實(shí)施例的效果]
[0148]如上所述，根據(jù)第二實(shí)施例的半導(dǎo)體器件包括用于檢測電荷栗201的輸出電流1ut的電流檢測電路103以及用于產(chǎn)生隨所檢測的輸出電流1ut增加而增加的控制電流Icntl的控制電流產(chǎn)生電路105。所產(chǎn)生的控制電流Icntl從分壓電路102的分壓節(jié)點(diǎn)610提取。由此，無論寫入電流IW如何，升壓電壓供應(yīng)電路400A輸出的寫入電壓VW的幅值都可保持為近似恒定。因?yàn)榭刂齐娏鱅cntl的幅值與寫入電流IW的幅值相比可忽略，因此根據(jù)本實(shí)施例的半導(dǎo)體器件不會無益地增加功耗。
[0149]圖11中的升壓電壓供應(yīng)電路400A有利地具有比圖6中的升壓電壓供應(yīng)電路400更簡化的構(gòu)造。但是，圖6中的升壓電壓供應(yīng)電路400可有利地通過構(gòu)造能修整輸出電流Icnst的恒流源402而抑制制造工藝的變化。
[0150][變型例]
[0151]與第一實(shí)施例相同，即使從分壓電路102中提取控制電流Icntl的節(jié)點(diǎn)不同于分壓節(jié)點(diǎn)610，也能提供與上述近似相同的有利效果。此外，各個(gè)存儲器單元可以是堆疊柵極存儲裝置或分裂柵極存儲裝置。
[0152]第三實(shí)施例
[0153][升壓電壓供應(yīng)電路的構(gòu)造]
[0154]圖14是示出根據(jù)第三實(shí)施例的半導(dǎo)體器件中的升壓電壓供應(yīng)電路500的構(gòu)造的示意圖。圖14中的升壓電壓供應(yīng)電路500是圖6中的升壓電壓供應(yīng)電路400的變型例。更具體地，圖14中的升壓電壓供應(yīng)電路500不同于圖6中的升壓電壓供應(yīng)電路400之處在于升壓電壓供應(yīng)電路500還包括溫度依賴電流源106，其隨溫度增加而增加輸出電流。
[0155]參考圖14，溫度依賴電流源106包括恒壓電路501、電阻元件R501，以及NMOS晶體管Q501、Q502。恒壓電路501例如以BGR(帶隙參考)電路構(gòu)造，且無論電源電壓和溫度如何改變，都輸出恒壓。電阻元件R501例如由多晶硅制成并且對于溫度幾乎沒有依賴性。電阻元件R501的一端耦合至恒壓電路501的輸出節(jié)點(diǎn)N50UNM0S晶體管Q501是二極管耦合的并耦合在電阻元件R501的另一端和接地節(jié)點(diǎn)GND之間。NMOS晶體管Q502耦合在恒流源402的輸出節(jié)點(diǎn)N403和接地節(jié)點(diǎn)GND之間。NMOS晶體管Q501、Q502的柵極彼此耦合，且由此構(gòu)成電流鏡。
[0156]根據(jù)溫度依賴電流源106的構(gòu)造，因?yàn)榉薕S晶體管Q501的閾值電壓隨溫度增加而降低，因此溫度依賴電流源106的輸出電流Itdep隨溫度增加而增加。因?yàn)檫M(jìn)一步從恒流源402的輸出節(jié)點(diǎn)N403提取輸出電流Itd印，因此如下重寫在公式(2)中的控制電流Icntl。
[0157]Icntl=k3X (Icnst_Itdep-k2Xkl X lout) (6)
[0158]即，控制電流Icntl隨溫度增加而降低。
[0159]因?yàn)閳D14的其它構(gòu)造與圖6相同，因此相同或等效部分由相同參考數(shù)字表示，且將不再重復(fù)其說明。
[0160][升壓電壓供應(yīng)電路的操作]
[0161]以下，將說明根據(jù)第三實(shí)施例的升壓電壓供應(yīng)電路500的操作，示出為具體數(shù)值實(shí)例。在以下說明中，恒壓電路501的輸出節(jié)點(diǎn)N501的電壓是2V，且恒流源402的輸出電流Icnst是2μΑ。電阻元件R501的阻值是260kQ。匪03晶體管Q501和Q502的溝道寬度W之間的尺寸比(胃_0501:胃_0502)是5:1。其它數(shù)值與第一實(shí)施例相同。
[0162]圖15是流過圖14中的升壓電壓供應(yīng)電路的晶體管的電流的值與溫度關(guān)聯(lián)的圖表。圖16是跨圖14中的分壓電路的電阻元件R401的電壓以及寫入電壓的值與溫度關(guān)聯(lián)的圖表。在圖15和16的計(jì)算實(shí)例中，所有寫入數(shù)據(jù)信號DO至D3都為“O”。此外，沒有考慮電荷栗201的輸出阻抗造成的電壓降。
[0163]參考圖14至16，如果所有寫入數(shù)據(jù)信號DO至D3都為“O”，則總計(jì)40μΑ的寫入電流IW流動。此時(shí)，作為流過分壓電阻器R402的ΙΟμΑ電流與流過存儲器單元的40μΑ電流之和的50μA的電流流過電流檢測電路103中的PMOS晶體管Q401。
[0164]根據(jù)PMOS晶體管Q401和Q402的溝道寬度W之間的比(50:1)，ΙμΑ的電流流過與PMOS晶體管Q401構(gòu)成電流鏡的PMOS晶體管Q402(在公式(6)中kl = 1/50)。ΙμΑ的電流也流過與PMOS晶體管Q402串聯(lián)耦合的NMOS晶體管Q405。
[0165]根據(jù)匪OS晶體管Q405和Q406的溝道寬度W之間的比(2:1)，500ηΑ的電流流過與NMOS晶體管Q405構(gòu)成電流鏡的NMOS晶體管Q406(在公式(6)中k2 = 1/2)。
[0166]假設(shè)匪OS晶體管Q501的閾值電壓在25°C的溫度下是0.7V且閾值電壓的溫度依賴性是-0.3V/100°C。在這種假設(shè)中，_40°C下的閾值電壓是0.7￥+0.195￥ = 0.895￥，且125°(:下的閾值電壓是0.7￥-0.3￥ = 0.4￥。因此，-40°(:下流過電阻元件1?501的電流是(2￥-0.895￥)/260k Ω =4.244。4.24六的電流也流過與電阻元件1?501串聯(lián)耦合的匪03晶體管0501?？梢匀缟舷嗤姆绞接?jì)算25 °C和125 °C溫度下流過NMOS晶體管Q501的電流。以下將說明_40 °C溫度下的情況。
[0167]根據(jù)NMOS晶體管Q501和Q502的溝道寬度W之間的比(5:1)，840nA的電流Itdep流過與匪OS晶體管Q501構(gòu)成電流鏡的NMOS晶體管Q502。因此，通過從作為流過匪OS晶體管Q407的恒流源402的輸出電流Icnst的2μΑ減去流過NMOS晶體管Q406的500nA電流以及流過NMOS晶體管Q502的電流Itd印(840nA)獲得660nA的電流。
[0168]根據(jù)匪OS晶體管Q407和Q408的溝道寬度W之間的比(1:1)，660nA的電流流過與NMOS晶體管Q407構(gòu)成電流鏡的NMOS晶體管Q408(公式(6)中k3 = I) ΑΘΟηΑ的電流也流過與NMOS晶體管Q408串聯(lián)耦合的PMOS晶體管Q403。
[0169]根據(jù)PMOS晶體管Q403和Q404的溝道寬度W之間的比(1:1)，660ηΑ的電流流過與PMOS晶體管Q403構(gòu)成電流鏡的PMOS晶體管Q404。因此，660ηΑ的控制電流Icntl流入分壓節(jié)點(diǎn)610(參見公式(6))。
[0170]流過構(gòu)成分壓電路1 2的電阻元件R401的電流IR401是通過從流過電阻元件R402的電流IR40 2 (I ΟμΑ)減去控制電流I cnt I (660ηΑ)獲得的值。即，9.34μΑ的電流流過電阻元件R401。因此，跨電阻元件R401的電壓是9.34μΑΧ9891?Ω ? 9.2V。因此，升壓電壓供應(yīng)電路500的輸出節(jié)點(diǎn)602的電壓(即寫入電壓VW)是10.2V，其為跨電阻元件R401的9.2V電壓與跨電阻元件R402的IV電壓之和。
[0171]25°C和125°C的溫度下的其他情況在圖15和16中示出。從定性觀點(diǎn)來看，當(dāng)溫度增加時(shí)，溫度依賴電流源的輸出電流I tdep增加，且控制電流I cnt I降低(參見公式(6))。因此，在溫度增加時(shí)，升壓電壓供應(yīng)電路500的輸出節(jié)點(diǎn)602的電壓(寫入電壓VW)增加。
[0172][第三實(shí)施例的效果]
[0173]在第三實(shí)施例中，流入分壓電路102的分壓節(jié)點(diǎn)610的控制電流Icntl不僅取決于寫入電流IW而且取決于溫度。更具體地，控制電流Icntl隨寫入電流IW增加而降低，且隨溫度增加而降低。因此，升壓電壓供應(yīng)電路500的輸出節(jié)點(diǎn)602的電壓(寫入電壓VW)相對于第一實(shí)施例中所述的寫入電流IW保持近似恒定值，但是隨溫度增加而增加。以下，將說明致使寫入電壓VW具有溫度依賴性的原因。
[0174]圖17是示出第一實(shí)施例中的寫入速度、寫入電壓以及溫度之間關(guān)系的示意圖。如圖17中所示，無論溫度如何，寫入電壓都是恒定的。在這種情況下，寫入速度隨溫度增加而降低。
[0175]圖18是示出第三實(shí)施例中的寫入速度、寫入電壓以及溫度之間關(guān)系的示意圖。如圖18中所示，寫入電壓隨溫度增加而增加。在這種情況下，圖17中所示的寫入速度隨溫度的增加而降低可通過增加寫入電壓而補(bǔ)償，因此無論溫度如何，寫入速度都可保持恒定。因此，第三實(shí)施例除了第一實(shí)施例的有利效果之外，還可提供無論溫度如何變化，都能保持寫入速度恒定的有利效果。
[0176][變型例]
[0177]如第一實(shí)施例，即使分壓電路102中的控制電流Icntl流入的節(jié)點(diǎn)不同于分壓節(jié)點(diǎn)610，也能提供與上述近似相同的有利效果。此外，各個(gè)存儲器單元可以是層疊柵極存儲裝置或分裂柵極存儲裝置。
[0178]第四實(shí)施例
[0179][升壓電壓供應(yīng)電路的構(gòu)造]
[0180]圖19是示出根據(jù)第四實(shí)施例的半導(dǎo)體器件中的升壓電壓供應(yīng)電路500A的構(gòu)造的示意圖。圖19中的升壓電壓供應(yīng)電路500A是圖11中的升壓電壓供應(yīng)電路400A的變型例。更具體地，圖19中的升壓電壓供應(yīng)電路500A不同于圖11中的升壓電壓供應(yīng)電路400A之處在于升壓電壓供應(yīng)電路500A還包括溫度依賴電流源106，其輸出電流隨溫度增加而增加。
[0181]因?yàn)闇囟纫蕾囯娏髟?06的構(gòu)造與圖14中相同，因此相同或等效部分由相同參考數(shù)字表示，且將不再重復(fù)其說明。在圖19中，NMOS晶體管Q502耦合在NMOS晶體管Q406的漏極(節(jié)點(diǎn)612)以及接地節(jié)點(diǎn)GND之間。
[0182]公式(4)重寫為
[0183]Icntl=k2Xkl X 1ut+Itdep (7)
[0184]其中I tdep是溫度依賴電流源106的輸出電流。即，從分壓電路102的分壓節(jié)點(diǎn)610提取的控制電流Icntl隨電荷栗201的輸出電流1ut(寫入電流IW)的增加而增加，且隨溫度依賴電流源106的輸出電流Itdep的增加而增加。因?yàn)闇囟纫蕾囯娏髟?06的輸出電流Itdep隨溫度增加而增加，因此從分壓節(jié)點(diǎn)610提取的控制電流Icntl隨溫度增加而增加。
[0185][升壓電壓供應(yīng)電路的操作]
[0186]以下，將說明根據(jù)第四實(shí)施例的升壓電壓供應(yīng)電路500A的操作，示出為具體數(shù)值實(shí)例。在以下說明中，恒壓電路5 OI的輸出節(jié)點(diǎn)N 5 OI的電壓是2 V。電阻元件R 5 OI的阻值是260kΩ。匪05晶體管0501和0502的溝道寬度￥之間的尺寸比(￥_0501:胃_0502)是4:1。構(gòu)成分壓電路的電阻元件R401的阻值是793k Ω，且電阻元件R402的阻值是10kQ。匪OS晶體管Q405和Q406的溝道寬度W之間的尺寸比是W_Q405:W_Q406 = 40:23。與第三實(shí)施例相同，假設(shè)NMOS晶體管Q501的閾值電壓在25°C的溫度下是0.7V且閾值電壓的溫度依賴性是-0.3V/100°C。其他數(shù)值與第一實(shí)施例相同。
[0187]圖20是流過圖19中的升壓電壓供應(yīng)電路中的晶體管的電流值與溫度關(guān)聯(lián)的圖表。圖21是跨圖19中的分壓電路的電阻元件R401的電壓以及寫入電壓的值與溫度關(guān)聯(lián)的圖表。在圖20和21的計(jì)算實(shí)例中，所有寫入數(shù)據(jù)信號DO至D3都為“O”。而且，沒有考慮由電荷栗201的輸出阻抗造成的電壓降。
[0188]參考圖19至21，如果所有寫入數(shù)據(jù)信號DO至D3都為“O”，則總計(jì)40μΑ的寫入電流IW流動。此時(shí)，作為流過分壓電阻器R402的ΙΟμΑ電流與流過存儲器單元的40μΑ電流之和的50μA的電流流過電流檢測電路103中的PMOS晶體管Q401。
[0189]根據(jù)PMOS晶體管Q401和Q402的溝道寬度W之間的比(50:1)，ΙμΑ的電流流過與PMOS晶體管Q401構(gòu)成電流鏡的PMOS晶體管Q402(在公式(7)中kl = 1/50)。ΙμΑ的電流也流過與PMOS晶體管Q402串聯(lián)耦合的NMOS晶體管Q405。
[0190]根據(jù)匪OS晶體管Q405和Q406的溝道寬度W之間的比(40:23)，575ηΑ的電流流過與NMOS晶體管Q405構(gòu)成電流鏡的NMOS晶體管Q406(公式(7)中k2 = 23/40)。
[0191]以下，將說明-40°C的溫度下的情況。如第三實(shí)施例中所述，4.2μΑ的電流流過與電阻元件R501串聯(lián)耦合的匪OS晶體管Q501。根據(jù)NMOS晶體管Q501和Q502的溝道寬度W之間的比(4:1)，1.05μΑ的電流Itdep流過與NMOS晶體管Q501構(gòu)成電流鏡的NMOS晶體管Q502。因此，從分壓節(jié)點(diǎn)610提取的控制電流Icntl是1.625μΑ，其為流過NMOS晶體管Q406的575ηΑ的電流與流過NMOS晶體管Q502的1.05μΑ的電流Itd印之和(參見公式(7))。
[0192]流過構(gòu)成分壓電路12的電阻元件R401的電流IR401是通過將控制電流I cnt I(1.625μΑ)加上流過電阻元件R402的電流IR402(10yA)獲得的值。即,11.625μΑ的電流流過電阻元件R401。因此，跨電阻元件R401的電壓是11.625μΑΧ7931?Ω ? 9.2V。因此，升壓電壓供應(yīng)電路500Α的輸出節(jié)點(diǎn)602的電壓(即寫入電壓VW)是10.2V，其為跨電阻元件R401的9.2V電壓與跨電阻元件R402的IV電壓之和。
[0193]25°C和125°C的溫度下的其他情況在圖20和21中示出。從定性觀點(diǎn)來看，當(dāng)溫度增加時(shí)，溫度依賴電流源的輸出電流I tdep增加，且控制電流I cnt I增加(參見公式(7))。因此，在溫度增加時(shí)，升壓電壓供應(yīng)電路500A的輸出節(jié)點(diǎn)602的電壓(寫入電壓VW)增加。
[0194][第四實(shí)施例的效果]
[0195]在第四實(shí)施例中，從分壓電路102的分壓節(jié)點(diǎn)610提取的控制電流Icntl不僅取決于寫入電流IW而且取決于溫度。即，控制電流Icntl隨寫入電流IW增加而增加，且隨溫度增加而增加。因此，升壓電壓供應(yīng)電路500A的輸出節(jié)點(diǎn)602的電壓(寫入電壓VW)相對于第二實(shí)施例中所述的寫入電流IW保持近似恒定值，但是隨溫度增加而增加。因此，通過使寫入電壓VW具有溫度依賴性，能提供如第三實(shí)施例中所述的無論溫度如何變化都能提供保持寫入速度恒定的有利效果。
[0196][變型例]
[0197]如第二實(shí)施例，即使分壓電路102中提取控制電流Icntl的節(jié)點(diǎn)不同于分壓節(jié)點(diǎn)610，也能提供與上述近似相同的有利效果。此外，各個(gè)存儲器單元可以是層疊柵極存儲裝置或分裂柵極存儲裝置。
[0198]雖然已經(jīng)根據(jù)所述實(shí)施例具體說明了本發(fā)明人提出的本發(fā)明，但是本發(fā)明不限于此。毋容質(zhì)疑的是在不脫離本發(fā)明精神和范圍的情況下可進(jìn)行各種改變和變型。
【主權(quán)項(xiàng)】
1.一種半導(dǎo)體器件，包括: 存儲器陣列，在所述存儲器陣列中，電可重寫存儲器單元布置成矩陣；以及升壓電壓供應(yīng)電路，所述升壓電壓供應(yīng)電路用于在數(shù)據(jù)寫入期間，將升壓電壓供應(yīng)至所述存儲器陣列，以使寫入電流通過經(jīng)歷寫入的多個(gè)存儲器單元， 所述升壓電壓供應(yīng)電路包括: 電荷栗，所述電荷栗用于產(chǎn)生所述升壓電壓； 振蕩電路，所述振蕩電路用于產(chǎn)生用于驅(qū)動所述電荷栗的時(shí)鐘信號； 分壓電路，所述分壓電路用于輸出所述升壓電壓的分壓電壓； 比較器，所述比較器用于將所述分壓電壓與參考電壓比較，并且基于比較結(jié)果執(zhí)行所述振蕩電路的開啟-關(guān)閉控制； 電流檢測電路，所述電流檢測電路用于檢測所述電荷栗的輸出電流；以及控制電流產(chǎn)生電路，所述控制電流產(chǎn)生電路用于產(chǎn)生具有根據(jù)檢測到的輸出電流的幅值的控制電流， 其中，所述控制電流產(chǎn)生電路被構(gòu)造為將產(chǎn)生的控制電流饋送進(jìn)入任意的耦合節(jié)點(diǎn)或從所述任意的耦合節(jié)點(diǎn)提取產(chǎn)生的控制電流，所述任意的耦合節(jié)點(diǎn)在構(gòu)成所述分壓電路的多個(gè)串聯(lián)耦合的電阻元件之間。2.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中，所述控制電流產(chǎn)生電路被構(gòu)造為從所述分壓電路的所述耦合節(jié)點(diǎn)提取所述控制電流，并且 其中，隨著通過所述電流檢測電路檢測到的輸出電流增加，所述控制電流產(chǎn)生電路增加產(chǎn)生的所述控制電流。3.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件， 其中，所述電流檢測電路通過采用電流鏡來產(chǎn)生與所述電荷栗的輸出電流成比例的檢測電流， 其中，所述分壓電路包括: 第一電阻元件，所述第一電阻元件耦合在所述電荷栗的輸出節(jié)點(diǎn)與所述分壓電路的所述耦合節(jié)點(diǎn)之間；以及 第二電阻元件，所述第二電阻元件耦合在所述分壓電路的所述耦合節(jié)點(diǎn)與接地節(jié)點(diǎn)之間，并且 其中，所述控制電流產(chǎn)生電路包括與所述第二電阻元件并聯(lián)耦合的第一晶體管，并且被構(gòu)造為通過采用電流鏡來使作為所述控制電流的、與所述電流檢測電路的所述檢測電流相等或成比例的電流通過所述第一晶體管。4.根據(jù)權(quán)利要求2所述的半導(dǎo)體器件，其中，所述控制電流產(chǎn)生電路隨著溫度增加而增加產(chǎn)生的所述控制電流。5.根據(jù)權(quán)利要求3所述的半導(dǎo)體器件， 其中，所述控制電流產(chǎn)生電路進(jìn)一步包括與所述第一晶體管以及與所述第二電阻元件并聯(lián)耦合的第二晶體管， 其中，所述升壓電壓供應(yīng)電路進(jìn)一步包括溫度依賴電流源，所述溫度依賴電流源隨溫度增加而增加輸出電流，并且 其中，所述溫度依賴電流源被構(gòu)造為通過采用電流鏡來使作為所述控制電流的一部分的、與所述溫度依賴電流源的輸出電流相等或成比例的電流通過所述第二晶體管。6.根據(jù)權(quán)利要求1所述的半導(dǎo)體器件， 其中，所述控制電流產(chǎn)生電路被構(gòu)造為將所述控制電流饋送進(jìn)入所述分壓電路的所述耦合節(jié)點(diǎn)，并且 其中，所述控制電流產(chǎn)生電路隨著通過所述電流檢測電路檢測到的輸出電流增加而降低產(chǎn)生的所述控制電流。7.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件， 其中，所述電流檢測電路通過采用電流鏡來產(chǎn)生與所述電荷栗的輸出電流成比例的檢測電流， 其中，所述分壓電路包括: 第一電阻元件，所述第一電阻元件耦合在所述電荷栗的輸出節(jié)點(diǎn)與所述耦合節(jié)點(diǎn)之間；以及 第二電阻元件，所述第二電阻元件耦合在所述耦合節(jié)點(diǎn)與接地節(jié)點(diǎn)之間， 其中，所述控制電流產(chǎn)生電路包括: 第一晶體管，所述第一晶體管與所述第一電阻元件并聯(lián)耦合； 恒流源； 第二晶體管，所述第二晶體管耦合在所述恒流源的輸出節(jié)點(diǎn)與所述接地節(jié)點(diǎn)之間；以及 第三晶體管，所述第三晶體管與所述第二晶體管并聯(lián)耦合，并且其中，所述控制電流產(chǎn)生電路被構(gòu)造為通過采用電流鏡來使與所述電流檢測電路的所述檢測電流相等或成比例的電流通過所述第二晶體管，并且使作為所述控制電流的、與流過所述第三晶體管的電流相等或成比例的電流通過所述第一晶體管。8.根據(jù)權(quán)利要求6所述的半導(dǎo)體器件，其中，所述控制電流產(chǎn)生電路隨溫度增加而降低產(chǎn)生的所述控制電流。9.根據(jù)權(quán)利要求7所述的半導(dǎo)體器件， 其中，所述控制電流產(chǎn)生電路進(jìn)一步包括與所述第二晶體管和所述第三晶體管并聯(lián)耦合的第四晶體管， 其中，所述升壓電壓供應(yīng)電路進(jìn)一步包括溫度依賴電流源，所述溫度依賴電流源隨溫度增加而增加輸出電流，并且 其中，所述溫度依賴電流源被構(gòu)造為通過采用電流鏡來使作為所述控制電流的一部分的、與所述溫度依賴電流源的輸出電流相等或成比例的電流通過所述第四晶體管。10.一種半導(dǎo)體器件，包括: 存儲器陣列，在所述存儲器陣列中，電可重寫存儲器單元布置成矩陣；以及升壓電壓供應(yīng)電路，所述升壓電壓供應(yīng)電路在數(shù)據(jù)寫入期間，將升壓電壓供應(yīng)至所述存儲器陣列，以使寫入電流通過經(jīng)歷寫入的多個(gè)存儲器單元， 所述升壓電壓供應(yīng)電路包括: 電荷栗，所述電荷栗用于產(chǎn)生所述升壓電壓； 振蕩電路，所述振蕩電路用于產(chǎn)生用于驅(qū)動所述電荷栗的時(shí)鐘信號；以及 分壓電路，所述分壓電路用于從分壓節(jié)點(diǎn)輸出所述升壓電壓的分壓電壓， 所述分壓電路包括: 第一電阻元件，所述第一電阻元件耦合在所述電荷栗的輸出節(jié)點(diǎn)與所述分壓節(jié)點(diǎn)之間；以及 第二電阻元件，所述第二電阻元件耦合在所述分壓節(jié)點(diǎn)與接地節(jié)點(diǎn)之間， 所述升壓電壓供應(yīng)電路進(jìn)一步包括: 比較器，所述比較器用于將所述分壓電壓與參考電壓比較，并且基于比較結(jié)果執(zhí)行所述振蕩電路的開啟-關(guān)閉控制； 電流檢測電路，所述電流檢測電路用于通過采用電流鏡來產(chǎn)生與所述電荷栗的輸出電流成比例的檢測電流；以及 控制電流產(chǎn)生電路，所述控制電流產(chǎn)生電路用于產(chǎn)生控制電流， 所述控制電流產(chǎn)生電路包括與所述第二電阻元件并聯(lián)耦合的第一晶體管， 其中，所述控制電流產(chǎn)生電路被構(gòu)造為通過采用電流鏡來使作為所述控制電流的、與所述檢測電流相等或成比例的電流通過所述第一晶體管。11.一種半導(dǎo)體器件，包括: 存儲器陣列，在所述存儲器陣列中，電可重寫存儲器單元布置成矩陣；以及升壓電壓供應(yīng)電路，所述升壓電壓供應(yīng)電路在數(shù)據(jù)寫入期間，將升壓電壓供應(yīng)至所述存儲器陣列，以使寫入電流通過經(jīng)歷寫入的多個(gè)存儲器單元， 所述升壓電壓供應(yīng)電路包括: 電荷栗，所述電荷栗用于產(chǎn)生所述升壓電壓； 振蕩電路，所述振蕩電路用于產(chǎn)生用于驅(qū)動所述電荷栗的時(shí)鐘信號；以及 分壓電路，所述分壓電路用于從分壓節(jié)點(diǎn)輸出所述升壓電壓的分壓電壓， 所述分壓電路包括: 第一電阻元件，所述第一電阻元件耦合在所述電荷栗的輸出節(jié)點(diǎn)與所述分壓節(jié)點(diǎn)之間；以及 第二電阻元件，所述第二電阻元件耦合在所述分壓節(jié)點(diǎn)與接地節(jié)點(diǎn)之間， 所述升壓電壓供應(yīng)電路進(jìn)一步包括: 比較器，所述比較器用于將所述分壓電壓與參考電壓比較，并且基于比較結(jié)果執(zhí)行所述振蕩電路的開啟-關(guān)閉控制； 電流檢測電路，所述電流檢測電路用于通過采用電流鏡來產(chǎn)生與所述電荷栗的輸出電流成比例的檢測電流；以及 控制電流產(chǎn)生電路，所述控制電流產(chǎn)生電路用于產(chǎn)生控制電流， 所述控制電流產(chǎn)生電路包括: 第一晶體管，所述第一晶體管與所述第一電阻元件并聯(lián)耦合； 恒流源； 第二晶體管，所述第二晶體管耦合在所述恒流源的輸出節(jié)點(diǎn)與所述接地節(jié)點(diǎn)之間；以及 第三晶體管，所述第三晶體管與所述第二晶體管并聯(lián)耦合， 其中，所述控制電流產(chǎn)生電路被構(gòu)造為通過采用電流鏡來使與所述電流檢測電路的所述檢測電流相等或成比例的電流通過所述第二晶體管，并且使作為所述控制電流的、與流過所述第三晶體管的電流相等或成比例的電流通過所述第一晶體管。
【文檔編號】G11C16/30GK105931669SQ201610034578
【公開日】2016年9月7日
【申請日】2016年1月19日
【發(fā)明人】加藤明, 加藤一明
【申請人】瑞薩電子株式會社