一種基于磁場(chǎng)觸發(fā)的超晶格相變單元的邏輯門(mén)電路的制作方法
【專(zhuān)利摘要】本發(fā)明公開(kāi)了一種基于磁場(chǎng)觸發(fā)的超晶格相變單元的邏輯門(mén)電路，包括磁場(chǎng)發(fā)生模塊，超晶格相變模塊、分壓電阻以及可控開(kāi)關(guān)元件；通過(guò)給超晶格相變模塊施加脈沖磁場(chǎng)與電壓脈沖來(lái)控制其阻態(tài)切換；分壓電阻與超晶格相變模塊連接，其連接點(diǎn)作為邏輯門(mén)電路的輸出端；可控開(kāi)關(guān)元件設(shè)于超晶格相變模塊與分壓電阻之間的連接線(xiàn)上；通過(guò)閉合可控開(kāi)關(guān)元件，在超晶格相變模塊施加高電壓或低電壓脈沖信號(hào)實(shí)現(xiàn)邏輯寫(xiě)入；通過(guò)斷開(kāi)可控開(kāi)關(guān)元件，在邏輯門(mén)電路的輸出端讀取邏輯運(yùn)算結(jié)果；可實(shí)現(xiàn)與、或、非、或非、與非、同或、異或、蘊(yùn)涵、逆蘊(yùn)涵、多端與、多端與非、多端或、多端或非的邏輯功能；電路結(jié)構(gòu)簡(jiǎn)單，實(shí)現(xiàn)的邏輯功能多樣，電路結(jié)構(gòu)簡(jiǎn)單、功耗低、具有非易失性。
【專(zhuān)利說(shuō)明】
一種基于磁場(chǎng)觸發(fā)的超晶格相變單元的邏輯門(mén)電路
技術(shù)領(lǐng)域
[0001]本發(fā)明屬于數(shù)字電路領(lǐng)域，更具體地，涉及一種基于磁場(chǎng)觸發(fā)的超晶格相變單元的邏輯門(mén)電路。
【背景技術(shù)】
[0002]現(xiàn)代計(jì)算機(jī)所遵循的架構(gòu)是馮.諾依曼機(jī)結(jié)構(gòu)，處理與存儲(chǔ)分離，極大的制約了計(jì)算機(jī)處理實(shí)時(shí)海量數(shù)據(jù)的性能，造成“馮.諾依曼性能瓶頸”。為解決該問(wèn)題，基于非易失性存儲(chǔ)器的邏輯器件應(yīng)運(yùn)而生。該類(lèi)器件相比于CMOS電路存儲(chǔ)器有著更簡(jiǎn)單的結(jié)構(gòu)、更快的讀寫(xiě)速度、更高的耐久度、更低的功耗;且其斷電后仍能保持?jǐn)?shù)據(jù);并且，非易失性存儲(chǔ)器具有明顯高阻與低阻的區(qū)分，能夠表征邏輯狀態(tài)O和I，從而實(shí)現(xiàn)狀態(tài)邏輯的運(yùn)算，且運(yùn)算的結(jié)果可直接通過(guò)其電阻狀保存，從而實(shí)現(xiàn)信息處理與存儲(chǔ)的融合。
[0003]現(xiàn)有技術(shù)中基于非易失性存儲(chǔ)器的邏輯器件主要由相變存儲(chǔ)器PCM、磁隨機(jī)存儲(chǔ)器MRAM、阻變存儲(chǔ)器RRAM實(shí)現(xiàn);相變存儲(chǔ)器是利用硫族化合物(典型材料為GST)在晶態(tài)與非晶態(tài)巨大的導(dǎo)電性能差異來(lái)實(shí)現(xiàn)數(shù)據(jù)存儲(chǔ)，在工藝上和標(biāo)準(zhǔn)CMOS技術(shù)完全兼容，在低壓、低功耗、高速度和嵌入式存儲(chǔ)方面具有廣闊的應(yīng)用前景;但是GST材料的set/reset脈沖電流較大，需要靠晶體管的驅(qū)動(dòng)實(shí)現(xiàn)相變，從而導(dǎo)致其功耗較大。磁隨機(jī)存儲(chǔ)器利用外加磁場(chǎng)來(lái)改變MTJ(磁隧道結(jié)，Magnetic Tunnel Junct1n)自由層的磁化方向，從而改變存儲(chǔ)單元的電阻，實(shí)現(xiàn)無(wú)限次的擦寫(xiě)，且讀寫(xiě)速度快，但是磁隧道結(jié)的TMR(隧穿磁電阻，TunnelMagneto Resistance)值相對(duì)較小，需要復(fù)雜的讀出電路來(lái)區(qū)分其阻態(tài)，且制備MTJ的工藝相對(duì)復(fù)雜；阻變存儲(chǔ)器利用材料在電激勵(lì)下發(fā)生阻變效應(yīng)的特點(diǎn)實(shí)現(xiàn)處理與存儲(chǔ)，結(jié)構(gòu)簡(jiǎn)單、制作成本低、讀寫(xiě)速度快，但其器件的穩(wěn)定性不高。

【發(fā)明內(nèi)容】

[0004]針對(duì)現(xiàn)有技術(shù)的以上缺陷或改進(jìn)需求，本發(fā)明提供了一種基于磁場(chǎng)觸發(fā)的超晶格相變單元的邏輯門(mén)電路，解決現(xiàn)有基于非易失性存儲(chǔ)器的邏輯器件結(jié)構(gòu)復(fù)雜、功耗高、穩(wěn)定性差的技術(shù)問(wèn)題。
[0005]為實(shí)現(xiàn)上述目的，按照本發(fā)明的一個(gè)方面，提供了一種基于磁場(chǎng)觸發(fā)的超晶格相變單元的邏輯門(mén)電路，包括超晶格相變模塊、分壓電阻以及可控開(kāi)關(guān)元件；
[0006]超晶格相變模塊與分壓電阻連接，連接點(diǎn)作為基于該邏輯門(mén)電路的輸出端;可控開(kāi)關(guān)元件設(shè)于超晶格相變模塊與分壓電阻之間的連接線(xiàn)上，用于控制電壓脈沖的流向:僅流經(jīng)超晶格相變模塊或同時(shí)流經(jīng)超晶格相變模塊與分壓電阻；
[0007]通過(guò)給超晶格相變模塊施加脈沖磁場(chǎng)與電壓脈沖來(lái)控制其阻態(tài)切換；
[0008]通過(guò)閉合可控開(kāi)關(guān)元件，在超晶格相變模塊施加復(fù)位電壓脈沖，將其寫(xiě)至高阻態(tài)后，在超晶格相變模塊施加高或低電壓脈沖信號(hào)模擬邏輯O或I來(lái)實(shí)現(xiàn)邏輯寫(xiě)入;通過(guò)斷開(kāi)可控開(kāi)關(guān)元件，并在超晶格相變模塊施加讀取電壓脈沖，從而在所述邏輯門(mén)電路的輸出端獲取輸出的電壓脈沖幅值以讀取邏輯運(yùn)算結(jié)果。
[0009]優(yōu)選的，上述邏輯門(mén)電路還包括磁場(chǎng)發(fā)生模塊，用于產(chǎn)生穩(wěn)定可控的脈沖磁場(chǎng)。
[0010]優(yōu)選的，磁場(chǎng)發(fā)生模塊采用螺線(xiàn)管實(shí)現(xiàn)，在螺線(xiàn)管上施加電壓脈沖以產(chǎn)生脈沖磁場(chǎng)。
[0011]優(yōu)選的，超晶格相變模塊包括超晶格相變單元;通過(guò)電壓脈沖結(jié)合脈沖磁場(chǎng)作用于所述超晶格相變單元，實(shí)現(xiàn)對(duì)其阻態(tài)控制；
[0012]當(dāng)該模塊中包括一個(gè)超晶格相變單元時(shí)，外加一個(gè)電壓脈沖作用于該超晶格相變單元，結(jié)合上述脈沖磁場(chǎng)實(shí)現(xiàn)對(duì)其阻態(tài)的控制;所構(gòu)成的基于磁場(chǎng)觸發(fā)的超晶格相變單元的邏輯門(mén)電路可實(shí)現(xiàn)雙端以及單端輸入的邏輯功能；
[0013]當(dāng)該模塊中包括兩個(gè)串聯(lián)的超晶格相變單元時(shí)，外加兩個(gè)電壓脈沖分部作用于兩個(gè)超晶格相變單元，結(jié)合脈沖磁場(chǎng)實(shí)現(xiàn)對(duì)其阻態(tài)的控制;所構(gòu)成的基于磁場(chǎng)觸發(fā)的超晶格相變單元的邏輯門(mén)電路可實(shí)現(xiàn)三端以及四端輸入的邏輯功能。
[0014]優(yōu)選的，上述超晶格相變單元采用的超晶格相變材料是兩種或多種相變材料以超晶格方式的組合;具有如下特性:加上磁場(chǎng)后，超晶格相變單元從非晶態(tài)到晶態(tài)相變的閾值電壓明顯增大;對(duì)應(yīng)的R-V特性曲線(xiàn)中，set/reset電壓脈沖幅值也明顯增大；由此可見(jiàn)，超晶格相變單元的阻值受外加電壓脈沖和磁場(chǎng)的共同影響，在施加或者不加磁場(chǎng)的情況下(施加磁場(chǎng)表征邏輯I，不加磁場(chǎng)表征邏輯O)，選擇不同的電壓脈沖幅值(較高的脈沖幅值表征邏輯I，較低的脈沖幅值表征邏輯O)，可使超晶格相變單元處于高阻或低阻態(tài)，從而表征邏輯輸出O和I，實(shí)現(xiàn)邏輯運(yùn)算功能。
[0015]優(yōu)選的，一種基于磁場(chǎng)觸發(fā)的超晶格相變單元的邏輯門(mén)電路，包括超晶格相變單元、螺線(xiàn)管、可控開(kāi)關(guān)元件和電阻；
[0016]其中，超晶格相變單元的第一端作為邏輯門(mén)電路的第一輸入端，螺線(xiàn)管的輸入端作為邏輯門(mén)電路的第二輸入端;可控開(kāi)關(guān)元件的第一端與超晶格相變單元的第二端和電阻的第一端連接，其連接點(diǎn)作為邏輯門(mén)電路的輸出端;可控開(kāi)關(guān)元件的第二端接地，電阻的第二端接地；
[0017]通過(guò)閉合可控開(kāi)關(guān)元件，在所述第一輸入端輸入復(fù)位電壓脈沖，將超晶格相變單元寫(xiě)至高阻態(tài)使其復(fù)位后，在第一輸入端輸入第一電壓脈沖模擬邏輯O或I，以及在第二輸入端輸入第二電壓脈沖模擬邏輯O或I，通過(guò)第二電壓脈沖作用于螺線(xiàn)管產(chǎn)生脈沖磁場(chǎng)；以及第一電壓脈沖與脈沖磁場(chǎng)作用于超晶格相變單元，使其實(shí)現(xiàn)阻態(tài)切換來(lái)實(shí)現(xiàn)邏輯與、非、或非、同或和逆蘊(yùn)涵功能；
[0018]通過(guò)斷開(kāi)可控開(kāi)關(guān)元件，并在第一輸入端輸入低電平的讀取電壓脈沖，在所述邏輯門(mén)電路的輸出端獲取輸出的電壓脈沖幅值以讀取邏輯運(yùn)算結(jié)果。
[0019]優(yōu)選的，上述邏輯門(mén)電路中電阻的阻值為超晶格相變單元的晶態(tài)阻值。
[0020]優(yōu)選的，一種基于磁場(chǎng)觸發(fā)的超晶格相變單元的邏輯門(mén)電路，包括超晶格相變單元、螺線(xiàn)管、可控開(kāi)關(guān)元件和電阻；
[0021]其中，電阻的第一端作為邏輯門(mén)電路的第一輸入端，螺線(xiàn)管的輸入端作為邏輯門(mén)電路的第二輸入端;可控開(kāi)關(guān)元件的一端與電阻的第一端連接，另一端與電阻的第二端連接;超晶格相變單元的一端與電阻的第二端連接，其連接端作為邏輯門(mén)電路的輸出端，超晶格相變單元的另一端接地；
[0022]通過(guò)閉合可控開(kāi)關(guān)元件，在所述第一輸入端輸入復(fù)位電壓脈沖，將超晶格相變單元寫(xiě)至高阻態(tài)使其復(fù)位后，在第一輸入端輸入第一電壓脈沖模擬邏輯O或I，以及在第二輸入端輸入第二電壓脈沖模擬邏輯O或I，通過(guò)第二電壓脈沖作用于螺線(xiàn)管產(chǎn)生脈沖磁場(chǎng)；以及第一電壓脈沖與脈沖磁場(chǎng)作用于超晶格相變單元，使其實(shí)現(xiàn)阻態(tài)切換來(lái)實(shí)現(xiàn)邏輯或、與非、異或和蘊(yùn)涵功能；
[0023]通過(guò)斷開(kāi)可控開(kāi)關(guān)元件，并在第一輸入端輸入低電平的讀取電壓脈沖，在所述邏輯門(mén)電路的輸出端獲取輸出的電壓脈沖幅值以讀取邏輯運(yùn)算結(jié)果。
[0024]優(yōu)選的，上述邏輯門(mén)電路中電阻的阻值為一個(gè)超晶格相變單元的非晶態(tài)阻值。
[0025]優(yōu)選的，一種基于磁場(chǎng)觸發(fā)的超晶格相變單元的邏輯門(mén)電路，包括第一超晶格相變單元、第二超晶格相變單元，第一螺線(xiàn)管、第二螺線(xiàn)管，可控開(kāi)關(guān)元件和電阻；
[0026]其中，第一超晶格相變單元的第一端作為邏輯門(mén)電路的第一輸入端，第一螺線(xiàn)管的輸入端作為邏輯門(mén)電路的第二輸入端，第二螺線(xiàn)管的輸入端作為邏輯門(mén)電路的第三輸入端，第二超晶格相變單元的第一端作為邏輯門(mén)電路的第四輸入端;可控開(kāi)關(guān)元件的一端與第一超晶格相變單元的第二端和第二超晶格相變單元的第二端連接，可控開(kāi)關(guān)元件的另一端接地;電阻的一端與第二超晶格相變單元的第一端連接，電阻的另一端接地;第二超晶格相變單元的第一端作為邏輯門(mén)電路的輸出端；
[0027]通過(guò)閉合可控開(kāi)關(guān)元件，在所述第一輸入端和第四輸入端同時(shí)輸入復(fù)位電壓脈沖，將第一超晶格相變單元和第二超晶格相變單元寫(xiě)至高阻態(tài)使其復(fù)位后，在第一輸入端輸入第一電壓脈沖模擬邏輯O或I，第二輸入端輸入第二電壓脈沖模擬邏輯O或I，第三輸入端輸入第三電壓脈沖模擬邏輯O或I，第四輸入端輸入第四電壓脈沖模擬邏輯O或I，通過(guò)第二電壓脈沖和第三電壓脈沖作用于螺線(xiàn)管產(chǎn)生脈沖磁場(chǎng)；以及第一電壓脈沖、第四電壓脈沖與脈沖磁場(chǎng)作用于兩個(gè)超晶格相變單元，使其實(shí)現(xiàn)阻態(tài)切換來(lái)實(shí)現(xiàn)四端輸入的邏輯與、或非功能；
[0028]當(dāng)?shù)诙妷好}沖和第三電壓脈沖完全一致時(shí)，通過(guò)將第二輸入端與第三輸入端合并為一個(gè)輸入端，實(shí)現(xiàn)三端輸入的邏輯與、或非功能；
[0029]通過(guò)斷開(kāi)可控開(kāi)關(guān)元件，并在第一輸入端輸入低電平的讀取電壓脈沖，在所述邏輯門(mén)電路的輸出端獲取輸出的電壓脈沖幅值以讀取邏輯運(yùn)算結(jié)果。
[0030]優(yōu)選的，上述邏輯門(mén)電路中電阻的阻值為其中任一個(gè)超晶格相變單元的晶態(tài)阻值。
[0031]優(yōu)選的，一種基于磁場(chǎng)觸發(fā)的超晶格相變單元的邏輯門(mén)電路，包括第一超晶格相變單元、第二超晶格相變單元，第一螺線(xiàn)管、第二螺線(xiàn)管，第一可控開(kāi)關(guān)元件、第二可控開(kāi)關(guān)元件、第三可控開(kāi)關(guān)元件和電阻；
[0032]其中，電阻的第一端作為邏輯門(mén)電路的第一輸入端，第一螺線(xiàn)管的輸入端作為邏輯門(mén)電路的第二輸入端，第二螺線(xiàn)管的輸入端作為邏輯門(mén)電路的第三輸入端，第二超晶格相變單元的第一端作為邏輯門(mén)電路的第四輸入端;第一可控開(kāi)關(guān)元件的一端與電阻的第一端連接，另一端與電阻的第二端連接;第一超晶格相變單元的第一端與電阻的第二端連接，其連接端作為邏輯門(mén)電路的輸出端;第二可控開(kāi)關(guān)元件的第一端與第一超晶格相變單元的第二端和第二晶格相變單元的第二端連接，第二可控開(kāi)關(guān)元件的第二端接地;第三可控開(kāi)關(guān)元件的第一端與第二晶格相變單元的第一端連接，第三可控開(kāi)關(guān)元件的第二端接地；
[0033]通過(guò)閉合第一可控開(kāi)關(guān)元件和第二可控開(kāi)關(guān)元件，并斷開(kāi)第三可控開(kāi)關(guān)元件，在所述第一輸入端和第四輸入端同時(shí)輸入復(fù)位電壓脈沖，將第一超晶格相變單元和第二超晶格相變單元寫(xiě)至高阻態(tài)使其復(fù)位后，在第一輸入端輸入第一電壓脈沖模擬邏輯O或I，在第二輸入端輸入第二電壓脈沖模擬邏輯O或I，第三輸入端輸入第三電壓脈沖模擬邏輯O或I，第四輸入端輸入第四電壓脈沖模擬邏輯O或I，通過(guò)第二電壓脈沖和第三電壓脈沖作用于螺線(xiàn)管產(chǎn)生脈沖磁場(chǎng)，以及第一電壓脈沖、第四電壓脈沖與脈沖磁場(chǎng)作用于兩個(gè)超晶格相變單元，使其實(shí)現(xiàn)阻態(tài)切換來(lái)實(shí)現(xiàn)四端輸入的邏輯與非、或功能；
[0034]當(dāng)?shù)诙妷好}沖和第三電壓脈沖完全一致時(shí)，通過(guò)將第二輸入端與第三輸入端合并為一個(gè)輸入端，實(shí)現(xiàn)三端輸入的邏輯與非、或功能；
[0035]通過(guò)斷開(kāi)第一可控開(kāi)關(guān)元件和第二可控開(kāi)關(guān)元件，并閉合第三可控開(kāi)關(guān)元件，并在第一輸入端輸入低電平的讀取電壓脈沖，在所述邏輯門(mén)電路的輸出端獲取輸出的電壓脈沖幅值以讀取邏輯運(yùn)算結(jié)果。
[0036]優(yōu)選的，上述邏輯門(mén)電路中電阻的阻值為其中任意一個(gè)超晶格相變單元的非晶態(tài)阻值。
[0037]總體而言，通過(guò)本發(fā)明所構(gòu)思的以上技術(shù)方案與現(xiàn)有技術(shù)相比，具有以下有益效果:
[0038](I)本發(fā)明提供的基于磁場(chǎng)觸發(fā)的超晶格相變單元的邏輯門(mén)電路，采用超晶格相變單元實(shí)現(xiàn)布爾邏輯運(yùn)算與存儲(chǔ);通過(guò)對(duì)輸入的一個(gè)或多個(gè)電壓脈沖進(jìn)行電磁轉(zhuǎn)換生成脈沖磁場(chǎng)，并通過(guò)脈沖磁場(chǎng)結(jié)合電壓脈沖作用于超晶格相變單元，控制其阻態(tài)切換，進(jìn)而實(shí)現(xiàn)邏輯運(yùn)算；由于超晶格相變材料具有非易失性，且邏輯運(yùn)算結(jié)果O和I完全對(duì)應(yīng)超晶格相變單元的低阻和高阻態(tài)，從而使邏輯運(yùn)算的結(jié)果直接保存在超晶格相變單元的阻態(tài)中，實(shí)現(xiàn)了對(duì)運(yùn)算結(jié)果的存儲(chǔ);進(jìn)而達(dá)到在一個(gè)邏輯門(mén)電路同時(shí)進(jìn)行信息的存儲(chǔ)和處理得目的；
[0039]—方面，與現(xiàn)有技術(shù)的MRAM相比，由于本發(fā)明采用的超晶格相變單元具有超大的高低電阻之比，能夠輕松區(qū)分高阻和低阻兩態(tài)，因此不需要復(fù)雜的讀出電路來(lái)區(qū)分其阻態(tài)，極大的簡(jiǎn)化了邏輯門(mén)器件的電路結(jié)構(gòu)；
[0040]另一方面，與現(xiàn)有技術(shù)的RRAM相比，它又有著超長(zhǎng)的擦寫(xiě)壽命和超高的耐久度，因此可極大提高其所構(gòu)成的邏輯門(mén)器件的穩(wěn)定性；
[0041]又一方面，與現(xiàn)有技術(shù)的GST相變存儲(chǔ)器相比，超晶格相變單元set的電壓脈沖幅值和reset的電壓脈沖幅值大大減小，從而降低了其所構(gòu)成的邏輯門(mén)器件的功耗；
[0042](2)本發(fā)明提供的基于磁場(chǎng)觸發(fā)的超晶格相變單元的邏輯門(mén)電路，由于超晶格相變單元在極短的電壓脈沖作用下就發(fā)生相變，因此其構(gòu)成的邏輯門(mén)電路的存儲(chǔ)速度具有優(yōu)越的特性；
[0043](3)本發(fā)明提供的基于磁場(chǎng)觸發(fā)的超晶格相變單元的邏輯門(mén)電路，電路結(jié)構(gòu)簡(jiǎn)單，邏輯操作方便，且實(shí)現(xiàn)的邏輯功能多樣化;并且，在電磁轉(zhuǎn)換后，利用生成的脈沖磁場(chǎng)作為超晶格相變單元的輸入端之一，其能量只消耗在產(chǎn)生磁場(chǎng)的導(dǎo)線(xiàn)上，由于導(dǎo)線(xiàn)電阻低，故消耗的能量低，從而進(jìn)一步降低了邏輯門(mén)電路的功耗。
【附圖說(shuō)明】
[0044]圖1為本發(fā)明實(shí)施例所使用的超晶格相變單元的1-V特性曲線(xiàn)，分別在加0.1T的磁場(chǎng)和不加磁場(chǎng)的條件下測(cè)得；
[0045]圖2本發(fā)明實(shí)施例所使用的超晶格相變單元的R-V特性曲線(xiàn)，分別在加0.1T的磁場(chǎng)和不加磁場(chǎng)的條件下測(cè)得；
[0046]圖3為本發(fā)明實(shí)施例所提供的邏輯門(mén)電路的功能模塊示意圖；
[0047]圖4為實(shí)施例1提供的一種邏輯門(mén)電路；能夠?qū)崿F(xiàn)雙端輸入的AND、N0R、XN0R、NMP以及單端輸入的NOT;
[0048]圖5為實(shí)施例2提供的一種邏輯門(mén)電路;能夠?qū)崿F(xiàn)雙端輸入的NAND、0R、X0R、IMP;
[0049]圖6為實(shí)施例3提供的一種邏輯門(mén)電路;能夠?qū)崿F(xiàn)三端以及四段輸入的AND和N0R;
[0050]圖7為實(shí)施例4提供的一種邏輯門(mén)電路;能夠?qū)崿F(xiàn)三端以及四段輸入的NAND和0R。
【具體實(shí)施方式】
[0051]為了使本發(fā)明的目的、技術(shù)方案及優(yōu)點(diǎn)更加清楚明白，以下結(jié)合附圖及實(shí)施例，對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說(shuō)明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅僅用以解釋本發(fā)明，并不用于限定本發(fā)明。此外，下面所描述的本發(fā)明各個(gè)實(shí)施方式中所涉及到的技術(shù)特征只要彼此之間未構(gòu)成沖突就可以相互組合。
[0052]本發(fā)明的目的在于提供一種基于超晶格相變單元的非易失性邏輯門(mén)電路，通過(guò)電磁轉(zhuǎn)換將邏輯門(mén)電路的至少一個(gè)輸入端接收的電壓脈沖轉(zhuǎn)換為脈沖磁場(chǎng)，采用脈沖磁場(chǎng)結(jié)合電壓脈沖作用于超晶格相變單元，利用超晶格相變單元在磁場(chǎng)條件下阻態(tài)切換的閾值電壓明顯增大的特點(diǎn)，實(shí)現(xiàn)與、或、非、或非、與非、同或、異或、蘊(yùn)涵、逆蘊(yùn)涵、多端與、多端與非、多端或、多端或非的邏輯功能；電路結(jié)構(gòu)簡(jiǎn)單，實(shí)現(xiàn)的邏輯功能多樣;且由于超晶格相變材料具有非易失性，且邏輯運(yùn)算結(jié)果O和I完全對(duì)應(yīng)超晶格相變單元的低阻和高阻態(tài)，從而使得邏輯運(yùn)算的結(jié)果直接存儲(chǔ)在超晶格相變單元的電阻狀態(tài)中，實(shí)現(xiàn)了信息處理與存儲(chǔ)的融合，有望用于解決計(jì)算機(jī)發(fā)展所面臨的馮諾依曼瓶頸問(wèn)題。
[0053]本發(fā)明利用的是超晶格相變單元在不加磁場(chǎng)以及加磁場(chǎng)條件下的電學(xué)特性;其所使用的超晶格相變材料包括但不限于GeTe/Sb2Te3，可以是任何兩種或多種相變材料以超晶格方式的組合。
[0054]圖1為本發(fā)明實(shí)施例中超晶格相變單元的典型1-V特性曲線(xiàn)，圖2為其典型R-V特性曲線(xiàn)。參考圖1，未加磁場(chǎng)時(shí)，超晶格相變單元從高阻變?yōu)榈妥璧拈撝惦妷杭s為0.87V，加上
0.1T的磁場(chǎng)后，該閾值電壓明顯增大，從0.87V增大到了 1.52V;參考圖2，加上0.1T的磁場(chǎng)后，超晶格相變單元的set/reset電壓脈沖幅值也從未加磁場(chǎng)時(shí)的0.8V/1.8V增大到了
2.6V/3.8V;可見(jiàn)，加上外磁場(chǎng)后，要實(shí)現(xiàn)超晶格相變單元從高阻到低阻的切換，需要施加與超晶格相變單元的電壓脈沖幅值比未加磁場(chǎng)時(shí)采用的電壓脈沖幅值更高。
[0055]本發(fā)明實(shí)施例所提供的邏輯門(mén)電路的功能模塊示意圖如圖3所示，包括磁場(chǎng)發(fā)生模塊，超晶格相變模塊、分壓電阻以及可控開(kāi)關(guān)元件；電壓脈沖作用于磁場(chǎng)發(fā)生模塊生成脈沖磁場(chǎng)，該脈沖磁場(chǎng)與電壓脈沖一起作用于超晶格相變模塊，可控開(kāi)關(guān)元件與超晶格相變模塊和分壓電阻連接;下面將結(jié)合具體實(shí)施例來(lái)闡述各個(gè)邏輯門(mén)功能的具體實(shí)現(xiàn)方法。
[0056]在實(shí)施例中，將邏輯上的高、低電平定義如下:對(duì)于施加于螺線(xiàn)管用于產(chǎn)生脈沖磁場(chǎng)的電壓脈沖而言:施加電壓脈沖時(shí)為高電平(邏輯I)，不加電壓脈沖時(shí)為低電平(邏輯O);
[0057]對(duì)于直接施加于超晶格相變單元的電壓脈沖而言，定義如下:AND、NAND:3V為高電平閾值(邏輯1)，2V為低電平閾值(邏輯0);0R、N0R、N0T:2V為高電平閾值(邏輯1)，1V為低電平閾值(邏輯O); XOR、XNOR: 3V為高電平閾值(邏輯I )，IV為低電平閾值(邏輯O); MP、N頂P:4V為高電平閾值(邏輯I)，3V為低電平閾值(邏輯O)。
[0058]實(shí)施例1
[0059]實(shí)施例1提供的邏輯門(mén)電路如圖4所示意的:包括超晶格相變單元101、螺線(xiàn)管107、可控開(kāi)關(guān)元件102和電阻103;
[0060]其中，超晶格相變單元101的第一端作為邏輯門(mén)電路的第一輸入端104，螺線(xiàn)管107的輸入端作為邏輯門(mén)電路的第二輸入端106;可控開(kāi)關(guān)元件102的第一端與超晶格相變單元101的第二端和電阻103的第一端連接，其連接點(diǎn)作為所述邏輯門(mén)電路的輸出端105;可控開(kāi)關(guān)元件102的第二端接地，電阻103的第二端接地。
[0061]以下結(jié)合實(shí)施例1提供的邏輯門(mén)電路，具體闡述該邏輯門(mén)電路實(shí)現(xiàn)邏輯功能的原理及過(guò)程。
[0062]當(dāng)在第一輸入端104施加的電壓脈沖幅值大于等于3V時(shí)，定義該端輸入為高電平(邏輯I);當(dāng)在第一輸入端104施加的電壓脈沖幅值小于等于2V時(shí)，定義該端輸入為低電平(邏輯O);
[0063]當(dāng)在第二輸入端106施加一個(gè)電壓脈沖時(shí)，定義該端輸入為高電平(邏輯I)，當(dāng)?shù)诙斎攵?06無(wú)電壓脈沖輸入時(shí)，定義該端輸入為低電平(邏輯O)。
[0064]首先闡述采用實(shí)施例1提供的邏輯門(mén)電路實(shí)現(xiàn)邏輯與運(yùn)算的原理及過(guò)程:由于超晶格相變單元在施加磁場(chǎng)后，其從高阻到低阻的閾值電壓會(huì)發(fā)生變化，故在邏輯運(yùn)算前，應(yīng)使超晶格相變單元處于高阻態(tài):具體地，通過(guò)閉合可控開(kāi)關(guān)元件103，并在第一輸入端104施加一個(gè)4V-50ns的電壓脈沖，使超晶格相變單元1I處于高阻的非晶態(tài)；
[0065]當(dāng)?shù)诙斎攵?06無(wú)電壓脈沖輸入(邏輯O)，且第一輸入端104施加2V-50ns電壓脈沖(邏輯O)時(shí)；由于第一輸入端104上輸入的電壓脈沖幅值超過(guò)了超晶格相變單元101在該條件下的RESET脈沖幅值，故超晶格相變單元101保持高阻，而電路中串聯(lián)電阻103為低阻；此時(shí)，高阻態(tài)的超晶格相變單元101將分去大部分的電壓，故邏輯門(mén)電路的輸出端105處的電壓很小，判定為邏輯O;
[0066]當(dāng)?shù)诙斎攵?06無(wú)電壓脈沖輸入(邏輯O)，且第一輸入端104施加3V-50ns的電壓脈沖(邏輯I)時(shí)，與上種情況一樣，邏輯門(mén)電路的輸出端105處輸出低電壓，判定為邏輯O;
[0067]當(dāng)?shù)诙斎攵?06施加電壓脈沖(邏輯I)，且第一輸入端104施加2V_50ns的電壓脈沖(邏輯O)時(shí)，由于第一輸入端104施加的電壓脈沖幅值沒(méi)有達(dá)到超晶格相變單元1lset的脈沖幅值，故超晶格相變單元101保持高阻態(tài)，輸出端105處輸出低電平，判定為邏輯O;
[0068]當(dāng)?shù)诙斎攵?06施加電壓脈沖(邏輯I)，且第一輸入端104施加3V-50ns的電壓脈沖(邏輯I)時(shí)，由于3V-50ns的脈沖電壓幅值達(dá)到了該條件下超晶格相變單元101晶化的條件，超晶格相變單元101由高阻變?yōu)榈妥?，輸出?05處輸出一個(gè)高電壓，判定為邏輯I;綜上，只有當(dāng)?shù)谝惠斎攵?04與第二輸入的端106均輸入邏輯I，輸出才為1，實(shí)現(xiàn)了邏輯與運(yùn)算的功能。
[0069]采用實(shí)施例1提供的邏輯門(mén)電路，還可以實(shí)現(xiàn)兩端輸入的或非N0R、同或XN0R、逆蘊(yùn)含NMP和單端輸入的非運(yùn)算NOT;對(duì)于本處所羅列的邏輯運(yùn)算而言，實(shí)現(xiàn)過(guò)程與原理相同，區(qū)別在于電壓脈沖的幅值與高低電平之間的對(duì)應(yīng)關(guān)系;具體如下:
[0070]對(duì)于邏輯或非運(yùn)算而言:定義2V為高電平閾值(邏輯I)，IV為低電平閾值(邏輯O);只有當(dāng)?shù)诙斎攵?06無(wú)電壓脈沖輸入(邏輯O)，且第一輸入端104施加lV-50ns的電壓脈沖(邏輯O)時(shí)，超晶格相變單元101才會(huì)從高阻變?yōu)榈妥?，輸出?05處輸出一個(gè)高電平(邏輯I);其它情況下，輸出端105處均輸出低電平(邏輯O)。
[0071 ]對(duì)于邏輯同或運(yùn)算而言:定義3V為高電平閾值(邏輯I)，IV為低電平閾值(邏輯O);在第二輸入端106有電壓脈沖輸入(邏輯I)時(shí)，只有當(dāng)?shù)谝惠斎攵?04施加3V-50ns的電壓脈沖(邏輯I)，超晶格相變單元101才會(huì)從高阻變?yōu)榈妥?，從而在輸出?05處輸出高電平(邏輯I);當(dāng)?shù)诙斎攵?06不加電壓脈沖(邏輯O)時(shí)，只有當(dāng)?shù)谝惠斎攵?04施加lV-50ns的電壓脈沖(邏輯O)，超晶格相變單元101才會(huì)從高阻變?yōu)榈妥?，從而在輸出?05處輸出高電平(邏輯I);由此可見(jiàn)，只有當(dāng)?shù)谝惠斎攵?04與第二輸入端106同時(shí)輸入高或低電平時(shí)，輸出邏輯I;否則輸出為邏輯0，實(shí)現(xiàn)了邏輯同或運(yùn)算的功能。
[0072]對(duì)于邏輯逆蘊(yùn)含運(yùn)算而言:定義4V為高電平閾值(邏輯I)，3V為低電平閾值(邏輯O);實(shí)施例1里，具體為第二輸入端電平NIMP第一輸入端電平;逆蘊(yùn)涵式中，只有當(dāng)前件真(邏輯I)且后件假(邏輯O)時(shí)輸出為真(邏輯I)，其余情況下輸出均為假(邏輯O);當(dāng)?shù)诙斎攵?06施加電壓脈沖(邏輯I)，且第一輸入端104施加3V-50ns的電壓脈沖(邏輯O)時(shí)，超晶格相變單元101從高阻變?yōu)榈妥瑁瑥亩谳敵龆?05處輸出高電平(邏輯I);其余情況均輸出低電平(邏輯O)，實(shí)現(xiàn)逆蘊(yùn)涵式的邏輯功能。
[0073]對(duì)于邏輯非運(yùn)算而言:定義2V為高電平閾值(邏輯I)，1V為低電平閾值(邏輯O)，此時(shí)，第二輸入端106固定為不加電壓脈沖，當(dāng)?shù)谝惠斎攵?04施加2V-50ns電壓脈沖(邏輯I)時(shí)，超晶格相變單元1I保持高阻不變，輸出端105處輸出低電平(邏輯O);當(dāng)?shù)谝惠斎攵?04施加lV-50ns電壓脈沖(邏輯O)時(shí)，超晶格相變單元101發(fā)生相變，變?yōu)榈妥?，從而在輸出?05處輸出高電平(邏輯I)，實(shí)現(xiàn)邏輯非運(yùn)算的功能。
[0074]實(shí)施例2
[0075]實(shí)施例2提供的邏輯門(mén)電路如圖5所示意的:包括超晶格相變單元203、螺線(xiàn)管207、可控開(kāi)關(guān)元件202和電阻201 ；
[0076]其中，電阻201的第一端作為邏輯門(mén)電路的第一輸入端204，螺線(xiàn)管207的輸入端作為邏輯門(mén)電路的第二輸入端206;可控開(kāi)關(guān)元件202的一端與電阻201的第一端連接，另一端與電阻201的第二端連接;超晶格相變單元203的一端與電阻201的第二端連接，其連接端作為邏輯門(mén)電路的輸出端205，超晶格相變單元203的另一端接地。
[0077]實(shí)施例2提供的邏輯門(mén)電路可實(shí)現(xiàn)邏輯或0R、與非NAND、異或X0R、蘊(yùn)涵頂P功能；以下結(jié)合實(shí)施例2提供的邏輯門(mén)電路及圖5，具體闡述該邏輯門(mén)電路實(shí)現(xiàn)邏輯功能的原理及過(guò)程。
[0078]首先闡述采用實(shí)施例2提供的邏輯門(mén)電路實(shí)現(xiàn)邏輯或運(yùn)算的原理及過(guò)程:同實(shí)施例I 一樣，在邏輯運(yùn)算前進(jìn)行復(fù)位操作，具體地，通過(guò)閉合可控開(kāi)關(guān)元件202，并在第一輸入端204施加一個(gè)4V-50ns的電壓脈沖，使超晶格相變單元203處于高阻的非晶態(tài)；
[0079]當(dāng)?shù)诙斎攵?06不施加電壓脈沖(邏輯O)時(shí)，在第一輸入端204施加lV_50ns電壓脈沖(邏輯O);由于lV-50ns脈沖電壓超過(guò)了該條件下超晶格相變單元203晶化的條件，超晶格相變單元203由高阻變?yōu)榈妥瑁欢?lián)的電阻201為高阻，電壓大部分被電阻201分壓，故在輸出端205處輸出較低的電壓，判定為邏輯O;
[0080]當(dāng)?shù)诙斎攵?06不施加電壓脈沖(邏輯O)時(shí)，在第一輸入端204施加2V-50ns的電壓脈沖(邏輯I);由于2V-50ns的電壓脈沖的幅值超過(guò)了在該條件下的Reset脈沖幅值，故超晶格相變單元203保持高阻，故在輸出端205處輸出較高的電壓，判定為邏輯I;
[0081 ]當(dāng)?shù)诙斎攵?06施加電壓脈沖(邏輯I)時(shí)，在第一輸入端204施加lV-50ns電壓脈沖(邏輯O)，該電壓脈沖沒(méi)有達(dá)到超晶格相變單元203set的脈沖幅值，故超晶格相變單元203保持高阻態(tài)，在輸出端205處輸出高電平，判定為邏輯I;
[0082]當(dāng)?shù)诙斎攵?06施加電壓脈沖(邏輯I)時(shí)，在第一輸入端204施加2V-50ns電壓脈沖(邏輯O)，由于2V-50ns的脈沖電壓依舊沒(méi)有達(dá)到set的脈沖幅值，故超晶格相變單元203保持高阻態(tài)，在輸出端205處輸出高電平，判定為邏輯I;綜上，只有當(dāng)兩端輸入均為O時(shí)，輸出才為0，實(shí)現(xiàn)了邏輯或的功能。
[0083]采用實(shí)施例2提供的邏輯門(mén)電路，還可以實(shí)現(xiàn)兩端輸入的與非NAND、異或X0R、蘊(yùn)涵IMP功能;對(duì)于本處所羅列的邏輯運(yùn)算而言，實(shí)現(xiàn)過(guò)程與原理相同，區(qū)別在于電壓脈沖的幅值與高低電平之間的對(duì)應(yīng)關(guān)系;具體如下:
[0084]對(duì)于邏輯與非運(yùn)算而言:定義3V為高電平閾值(邏輯I)，2V為低電平閾值(邏輯O);只有在第二輸入端206施加電壓脈沖(邏輯I)，且第一輸入端204施加3V-50ns的電壓脈沖(邏輯I)，超晶格相變單元203才會(huì)從高阻變?yōu)榈妥瑁瑥亩谳敵龆?05處輸出低電平(邏輯O)，其它情況均輸出高電平(邏輯I)，從而實(shí)現(xiàn)邏輯與非運(yùn)算的功能。
[0085]對(duì)于邏輯異或運(yùn)算而言:定義3V為高電平閾值(邏輯I)，IV為低電平閾值(邏輯O);當(dāng)?shù)诙斎攵?06施加電壓脈沖(邏輯I)時(shí)，只有第一輸入端204施加3V-50ns的電壓脈沖(邏輯I)，超晶格相變單元203才會(huì)從高阻變?yōu)榈妥?，從而在輸出?05處輸出低電平(邏輯O);當(dāng)?shù)诙斎攵?06不加電壓脈沖(邏輯O)時(shí)，只有當(dāng)?shù)谝惠斎攵?04施加lV-50ns的電壓脈沖(邏輯O)，超晶格相變單元203才從高阻變?yōu)榈妥?，從而在輸出?05處輸出低電平(邏輯O);綜上，當(dāng)?shù)谝惠斎攵?04和第二輸入端206同時(shí)輸入高或低電平時(shí)，輸出邏輯O;否則，輸出邏輯I，實(shí)現(xiàn)了邏輯異或的功能。
[0086]對(duì)于邏輯蘊(yùn)涵而言:定義4V為高電平閾值(邏輯I)，3V為低電平閾值(邏輯O);實(shí)施例2里，這里具體為第二輸入端電平IMP第一輸入端電平;蘊(yùn)涵式中，只有當(dāng)前件真(邏輯I)且后件假(邏輯O)時(shí)輸出為假(邏輯O)，其余情況下均輸出真(邏輯I);只有當(dāng)?shù)诙斎攵?06施加電壓脈沖(邏輯I)，且第一輸入端204施加3V-50ns的電壓脈沖(邏輯O)，超晶格相變單元203才從高阻變?yōu)榈妥?，從而在輸出?05處輸出低電平(邏輯O)，其余情況均輸出高電平(邏輯I);從而實(shí)現(xiàn)邏輯蘊(yùn)涵功能。
[0087]實(shí)施例3
[0088]實(shí)施例3提供的邏輯門(mén)電路如圖6所示意的:包括第一超晶格相變單元301、可控開(kāi)關(guān)元件302、第二超晶格相變單元303、電阻304、第一螺線(xiàn)管308和第二螺線(xiàn)管309;
[0089]其中，第一超晶格相變單元301的第一端作為邏輯門(mén)電路的第一輸入端305，第一螺線(xiàn)管308的輸入端作為邏輯門(mén)電路的第二輸入端310，第二螺線(xiàn)管309的輸入端作為邏輯門(mén)電路的第三輸入端311，第二超晶格相變單元303的第一端作為邏輯門(mén)電路的第四輸入端306;可控開(kāi)關(guān)元件302的一端與第一超晶格相變單元301的第二端和第二超晶格相變單元303的第二端連接，可控開(kāi)關(guān)元件302的另一端接地；電阻304的一端與第二超晶格相變單元303的第一端連接，電阻304的另一端接地;第二超晶格相變單元303的第一端作為邏輯門(mén)電路的輸出端307。
[0090]實(shí)施例3提供的邏輯門(mén)電路可實(shí)現(xiàn)三端輸入的邏輯與、異或NOR功能，以及四端輸入的邏輯與、異或NOR功能；以下結(jié)合實(shí)施例3提供的邏輯門(mén)電路及圖6，具體闡述該邏輯門(mén)電路實(shí)現(xiàn)邏輯功能的原理及過(guò)程。
[0091]首先闡述采用實(shí)施例3提供的邏輯門(mén)電路實(shí)現(xiàn)四端輸入的邏輯與運(yùn)算的原理及過(guò)程:同實(shí)施例1、2—樣，在邏輯運(yùn)算前進(jìn)行復(fù)位操作，具體地，通過(guò)閉合可控開(kāi)關(guān)元件302，并在第一輸入端305和第四輸入端306分別施加4V-50ns的電壓脈沖，使第一超晶格相變單元301和第二超晶格相變單元303均處于高阻的非晶態(tài)；
[0092]當(dāng)?shù)诙斎攵?10、第三輸入端311均不施加電壓脈沖(邏輯O)時(shí)，此時(shí)在第一輸入端305無(wú)論是施加2V-50ns(邏輯O)還是3V-50ns(邏輯I)的電壓脈沖，均超過(guò)了此時(shí)第一超晶格相變單元301的reset電壓，同樣，在第四輸入端306無(wú)論是施加2V_50ns(邏輯O)還是3V-50ns (邏輯I)的電壓脈沖，均超過(guò)了此時(shí)第二超晶格相變單元303的reset電壓，兩個(gè)超晶格相變單元均處于高阻態(tài)，在輸出端307處輸出低電平，判定為邏輯O;
[0093]當(dāng)?shù)诙斎攵?10不加電壓脈沖(邏輯O)，第三輸入端311施加電壓脈沖(邏輯I)時(shí)，在第一輸入端305無(wú)論是施加2V-50ns(邏輯O)還是3V-50ns(邏輯I)的電壓脈沖，均超過(guò)了此時(shí)第一超晶格相變單元301的reset電壓，第一超晶格相變單元301處于高阻態(tài)，而第二超晶格相變單元303無(wú)論處于何態(tài)，兩個(gè)超晶格相變單元的串聯(lián)阻值為高阻態(tài)，在輸出端307處輸出低電平，判定為邏輯O;
[0094]當(dāng)?shù)诙斎攵?10施加電壓脈沖(邏輯I)，第三輸入端311不加電壓脈沖(邏輯O)時(shí)，在第四輸入端306無(wú)論是施加2V-50ns(邏輯O)還是3V-50ns(邏輯I)的電壓脈沖，均超過(guò)了此時(shí)第二超晶格相變單元303的reset電壓，第二超晶格相變單元303處于高阻態(tài)，而第一超晶格相變單元301無(wú)論處于何態(tài)，兩個(gè)超晶格相變單元的串聯(lián)阻值均為高阻態(tài)，在輸出端307處輸出低電平，判定為邏輯O;
[0095]當(dāng)?shù)诙斎攵?10、第三輸入端311均施加電壓脈沖(邏輯I)時(shí)，只有在第一輸入端305和第四輸入端306均施加3V-50ns (邏輯I)的電壓脈沖，才能達(dá)到超晶格相變單元set的脈沖幅值，從而使第一超晶格相變單元301和第二超晶格相變單元303均變?yōu)榈妥钁B(tài)，兩個(gè)超晶格相變單元的串聯(lián)阻值為低阻態(tài)，在輸出端307處輸出高電平，判定為邏輯I;綜上，只有當(dāng)4個(gè)輸入端均為邏輯I時(shí)，輸出才為I，實(shí)現(xiàn)了四端輸入的與門(mén)。
[0096]特別的，當(dāng)?shù)诙斎攵?10和第三輸入端311的輸入電壓脈沖完全一致時(shí)，此時(shí)這兩個(gè)輸入端可以合并為同一個(gè)輸入端，即第一超晶格相變單元301和第二超晶格相變單元303上施加的磁場(chǎng)由同一個(gè)電壓脈沖控制，實(shí)現(xiàn)三輸入端的邏輯與的功能。
[0097]對(duì)于四輸入端的邏輯或非運(yùn)算而言:定義2V為高電平閾值(邏輯I)，1V為低電平閾值(邏輯O);只有當(dāng)?shù)诙斎攵?10、第三輸入端311不加電壓脈沖(邏輯O)，且第一輸入端305和第四輸入端306的脈沖輸入幅值均為lV-50ns(邏輯O)時(shí)，第一超晶格相變單元301和第二超晶格相變單元303均為低阻態(tài)，其串聯(lián)阻值為低阻，從而輸出高電平(邏輯I)，其余情況均輸出低電平(邏輯O);
[0098]特別的，當(dāng)?shù)诙斎攵?10和第三輸入端311的輸入電壓脈沖完全一致時(shí)，此時(shí)這兩個(gè)輸入端可以合并為同一個(gè)輸入端，即第一超晶格相變單元301和第二超晶格相變單元303上施加的磁場(chǎng)由同一個(gè)電壓脈沖控制，實(shí)現(xiàn)三輸入端的或非門(mén)。
[0099]實(shí)施例4
[0100]實(shí)施例4提供的邏輯門(mén)電路如圖7所示意的，包括第一超晶格相變單元402、第二超晶格相變單元404，第一螺線(xiàn)管411、第二螺線(xiàn)管413，第一可控開(kāi)關(guān)元件409、第二可控開(kāi)關(guān)元件403、第三可控開(kāi)關(guān)元件405和電阻401 ；
[Ο?Ο? ]其中，電阻401的第一端作為邏輯門(mén)電路的第一輸入端406，第一螺線(xiàn)管411的輸入端作為邏輯門(mén)電路的第二輸入端410，第二螺線(xiàn)管413的輸入端作為邏輯門(mén)電路的第三輸入端412，第二超晶格相變單元401的第一端作為邏輯門(mén)電路的第四輸入端407;第一可控開(kāi)關(guān)元件409的一端與電阻401的第一端連接，另一端與電阻401的第二端連接;第一超晶格相變單元402的第一端與電阻401的第二端連接，其連接端作為邏輯門(mén)電路的輸出端408;第二可控開(kāi)關(guān)元件403的第一端與第一超晶格相變單元402的第二端和第二晶格相變單元404的第二端連接，第二可控開(kāi)關(guān)元件403的第二端接地;第三可控開(kāi)關(guān)元件405的第一端與第二晶格相變單元404的第一端連接，第三可控開(kāi)關(guān)元件405的第二端接地。
[0102]實(shí)施例4提供的邏輯門(mén)電路可實(shí)現(xiàn)三端輸入的邏輯與非NAND、邏輯非OR功能，以及四端輸入的邏輯與非NAND、邏輯非OR功能；以下結(jié)合實(shí)施例4提供的邏輯門(mén)電路及圖7，具體闡述該邏輯門(mén)電路實(shí)現(xiàn)邏輯功能的原理及過(guò)程。
[0103]首先闡述采用實(shí)施例4提供的邏輯門(mén)電路實(shí)現(xiàn)四端輸入的邏輯非運(yùn)算的原理及過(guò)程:同實(shí)施例1、2、3—樣，在邏輯運(yùn)算前進(jìn)行復(fù)位操作，具體地，通過(guò)閉合第一可控開(kāi)關(guān)元件409和第二可控開(kāi)關(guān)元件403，并斷開(kāi)第三可控開(kāi)關(guān)元件405，并在第一輸入端406和第四輸入端407分別施加4V-50ns的電壓脈沖，使超晶格相變單元402和超晶格相變單元404均處于高阻的非晶態(tài)；
[0104]當(dāng)?shù)诙斎攵?10、第三輸入端412均加電壓脈沖(邏輯I)時(shí)，在第一輸入端406無(wú)論是施加lV-50ns(邏輯O)還是2V-50ns(邏輯I)的電壓脈沖，均沒(méi)有超過(guò)此時(shí)第一超晶格相變單元402的set電壓;在第四輸入端407無(wú)論是施加lV-50ns (邏輯O)還是2V-50ns (邏輯I)的電壓脈沖，均沒(méi)有超過(guò)此時(shí)第一超晶格相變單元402的set電壓，此時(shí)兩個(gè)超晶格相變單元均處于高阻態(tài)，在輸出端408處輸出高電平，判定為邏輯I;
[0105]當(dāng)?shù)诙斎攵?10施加電壓脈沖(邏輯I)，第三輸入端412不加電壓脈沖(邏輯O)時(shí)，在第一輸入端406無(wú)論是施加lV-50ns(邏輯O)還是2V-50ns(邏輯I)的電壓脈沖，均沒(méi)有超過(guò)此時(shí)第一超晶格相變單元402的set電壓，第一超晶格相變單元402處于高阻態(tài)，而第二超晶格相變單元404無(wú)論處于何態(tài)，兩超晶格相變單元的串聯(lián)阻值為高阻態(tài)，在輸出端408處輸出高電平，判定為邏輯I;
[0106]當(dāng)?shù)诙斎攵?10不加電壓脈沖(邏輯O)，第三輸入端412施加電壓脈沖(邏輯I)時(shí)，在第四輸入端407無(wú)論是施加lV-50ns(邏輯O)還是2V-50ns(邏輯I)的電壓脈沖，均沒(méi)有超過(guò)此時(shí)第二超晶格相變單元404的set電壓，第二超晶格相變單元404處于高阻態(tài)，而第一超晶格相變單元402無(wú)論處于何態(tài)，兩超晶格相變單元的串聯(lián)阻值為高阻態(tài)，在輸出端408處輸出高電平，判定為邏輯I;
[0107]當(dāng)?shù)诙斎攵?10、第三輸入端412均不加電壓脈沖(邏輯O)時(shí)，只有在第一輸入端406和第四輸入端407均施加IV-50ns (邏輯O)的電壓脈沖時(shí)，才能達(dá)到超晶格相變單元set的脈沖幅值且不超過(guò)其reset脈沖幅值，從而使第一超晶格相變單元402和第二超晶格相變單元404均變?yōu)榈妥钁B(tài)，兩超晶格相變單元的串聯(lián)阻值為低阻態(tài)，在輸出端408處輸出低電平，判定為邏輯O;綜上，只有當(dāng)4個(gè)輸入端均為邏輯O時(shí)，輸出才為0，實(shí)現(xiàn)四端輸入的或門(mén)功會(huì)K;
[0108]特別的，當(dāng)?shù)诙斎攵?10和第三輸入端412的輸入電壓脈沖完全一致時(shí)，這兩個(gè)輸入端可以合并為同一個(gè)輸入端，即在第一超晶格相變單元402和第二超晶格相變單元404上施加的磁場(chǎng)由一個(gè)電壓脈沖控制，實(shí)現(xiàn)三輸入端的或門(mén)；
[0109]對(duì)于四輸入端的邏輯與非運(yùn)算而言:定義3V為高電平閾值(邏輯I)，2V為低電平閾值(邏輯O);只有當(dāng)?shù)诙斎攵?10、第三輸入端412均加電壓脈沖(邏輯I)，且第一輸入端406和第四輸入端407的脈沖輸入幅值均為3V-50ns(邏輯O)時(shí)，第一超晶格相變單元402和第二超晶格相變單元404均為低阻態(tài)，其串聯(lián)阻值為低阻，從而輸出低電平(邏輯O)，其余情況均輸出高電平(邏輯I);
[0110]特別的，當(dāng)?shù)诙斎攵?10和第三輸入端412上施加的電壓脈沖完全一致時(shí)，這兩個(gè)輸入端可以合并為同一個(gè)輸入端，即第一超晶格相變單元402和第二超晶格相變單元404上施加的磁場(chǎng)由同一個(gè)電壓脈沖控制，實(shí)現(xiàn)三輸入端的與非門(mén)。
[0111]上述4個(gè)實(shí)施例提供的基于磁場(chǎng)觸發(fā)的超晶格相變單元的邏輯門(mén)電路，電路結(jié)構(gòu)簡(jiǎn)單，邏輯操作方便，且實(shí)現(xiàn)的邏輯功能多樣化;其中，超晶格相變單元的set/reset電壓脈沖幅值較低，使得該邏輯門(mén)電路具有低功耗的優(yōu)勢(shì)。
[0112]本領(lǐng)域的技術(shù)人員容易理解，以上所述僅為本發(fā)明的較佳實(shí)施例而已，并不用以限制本發(fā)明，凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【主權(quán)項(xiàng)】
1.一種基于磁場(chǎng)觸發(fā)的超晶格相變單元的邏輯門(mén)電路，其特征在于，包括超晶格相變模塊、分壓電阻和可控開(kāi)關(guān)元件； 所述分壓電阻與超晶格相變模塊連接，其連接點(diǎn)作為所述邏輯門(mén)電路的輸出端;所述可控開(kāi)關(guān)元件設(shè)于超晶格相變模塊與分壓電阻之間的連接線(xiàn)上;通過(guò)給所述超晶格相變模塊施加脈沖磁場(chǎng)與電壓脈沖來(lái)控制其阻態(tài)切換； 通過(guò)閉合可控開(kāi)關(guān)元件，在所述超晶格相變模塊施加復(fù)位電壓脈沖，將其寫(xiě)至高阻態(tài)后，在超晶格相變模塊施加高電壓或低電壓脈沖信號(hào)模擬邏輯O或I來(lái)實(shí)現(xiàn)邏輯寫(xiě)入;通過(guò)斷開(kāi)可控開(kāi)關(guān)元件，并在超晶格相變模塊施加讀取電壓脈沖，從而在所述邏輯門(mén)電路的輸出端獲取輸出的電壓脈沖幅值以讀取邏輯運(yùn)算結(jié)果。2.如權(quán)利要求1所述的邏輯門(mén)電路，其特征在于，所述邏輯門(mén)電路還包括磁場(chǎng)發(fā)生模塊，用于產(chǎn)生所述脈沖磁場(chǎng)。3.如權(quán)利要求2所述的邏輯門(mén)電路，其特征在于，所述磁場(chǎng)發(fā)生模塊采用螺線(xiàn)管實(shí)現(xiàn)，在螺線(xiàn)管上施加電壓脈沖以產(chǎn)生所述脈沖磁場(chǎng)。4.如權(quán)利要求1所述的邏輯門(mén)電路，其特征在于，所述超晶格相變模塊包括超晶格相變單元;通過(guò)電壓脈沖結(jié)合脈沖磁場(chǎng)作用于所述超晶格相變單元，實(shí)現(xiàn)對(duì)其阻態(tài)控制。5.如權(quán)利要求4所述的邏輯門(mén)電路，其特征在于，所述超晶格相變單元采用的超晶格相變材料是兩種或多種相變材料以超晶格方式的組合。6.—種基于磁場(chǎng)觸發(fā)的超晶格相變單元的邏輯門(mén)電路，其特征在于，包括超晶格相變單元、螺線(xiàn)管、可控開(kāi)關(guān)元件和電阻； 所述超晶格相變單元的第一端作為邏輯門(mén)電路的第一輸入端，螺線(xiàn)管的輸入端作為邏輯門(mén)電路的第二輸入端;所述可控開(kāi)關(guān)元件的第一端與超晶格相變單元的第二端和電阻的第一端連接，其連接點(diǎn)作為所述邏輯門(mén)電路的輸出端;可控開(kāi)關(guān)元件的第二端接地，電阻的第二端接地； 通過(guò)閉合可控開(kāi)關(guān)元件，在所述第一輸入端輸入復(fù)位電壓脈沖，將所述超晶格相變單元寫(xiě)至高阻態(tài)使其復(fù)位后，在第一輸入端輸入第一電壓脈沖模擬邏輯O或I，以及在第二輸入端輸入第二電壓脈沖模擬邏輯O或I，通過(guò)所述第二電壓脈沖作用于螺線(xiàn)管產(chǎn)生脈沖磁場(chǎng)；以及所述第一電壓脈沖與脈沖磁場(chǎng)作用于超晶格相變單元，使其實(shí)現(xiàn)阻態(tài)切換來(lái)實(shí)現(xiàn)邏輯與、非、或非、同或和逆蘊(yùn)涵功能； 通過(guò)斷開(kāi)可控開(kāi)關(guān)元件，并在第一輸入端輸入低電平的讀取電壓脈沖，在所述邏輯門(mén)電路的輸出端獲取輸出的電壓脈沖幅值以讀取邏輯運(yùn)算結(jié)果。7.—種基于磁場(chǎng)觸發(fā)的超晶格相變單元的邏輯門(mén)電路，其特征在于，包括超晶格相變單元、螺線(xiàn)管、可控開(kāi)關(guān)元件和電阻； 所述電阻的第一端作為邏輯門(mén)電路的第一輸入端，螺線(xiàn)管的輸入端作為邏輯門(mén)電路的第二輸入端;所述可控開(kāi)關(guān)元件的一端與電阻的第一端連接，另一端與電阻的第二端連接；超晶格相變單元的一端與電阻的第二端連接，其連接端作為邏輯門(mén)電路的輸出端，超晶格相變單元的另一端接地； 通過(guò)閉合可控開(kāi)關(guān)元件，在所述第一輸入端輸入復(fù)位電壓脈沖，將超晶格相變單元寫(xiě)至高阻態(tài)使其復(fù)位后，在第一輸入端輸入第一電壓脈沖模擬邏輯O或I，以及在第二輸入端輸入第二電壓脈沖模擬邏輯O或I，通過(guò)所述第二電壓脈沖作用于螺線(xiàn)管產(chǎn)生脈沖磁場(chǎng)；以及所述第一電壓脈沖與脈沖磁場(chǎng)作用于超晶格相變單元，使其實(shí)現(xiàn)阻態(tài)切換來(lái)實(shí)現(xiàn)邏輯或、與非、異或和蘊(yùn)涵功能； 通過(guò)斷開(kāi)可控開(kāi)關(guān)元件，并在第一輸入端輸入低電平的讀取電壓脈沖，在所述邏輯門(mén)電路的輸出端獲取輸出的電壓脈沖幅值以讀取邏輯運(yùn)算結(jié)果。8.—種基于磁場(chǎng)觸發(fā)的超晶格相變單元的邏輯門(mén)電路，其特征在于，包括第一超晶格相變單元、第二超晶格相變單元，第一螺線(xiàn)管、第二螺線(xiàn)管，可控開(kāi)關(guān)元件和電阻； 所述第一超晶格相變單元的第一端作為邏輯門(mén)電路的第一輸入端，所述第一螺線(xiàn)管的輸入端作為邏輯門(mén)電路的第二輸入端，第二螺線(xiàn)管的輸入端作為邏輯門(mén)電路的第三輸入端，第二超晶格相變單元的第一端作為邏輯門(mén)電路的第四輸入端;所述可控開(kāi)關(guān)元件的一端與第一超晶格相變單元的第二端和第二超晶格相變單元的第二端連接，可控開(kāi)關(guān)元件的另一端接地;電阻的一端與第二超晶格相變單元的第一端連接，電阻的另一端接地;所述第二超晶格相變單元的第一端作為邏輯門(mén)電路的輸出端； 通過(guò)閉合可控開(kāi)關(guān)元件，在所述第一輸入端和第四輸入端同時(shí)輸入復(fù)位電壓脈沖，將第一超晶格相變單元和第二超晶格相變單元寫(xiě)至高阻態(tài)使其復(fù)位后，在第一輸入端輸入第一電壓脈沖模擬邏輯O或I，第二輸入端輸入第二電壓脈沖模擬邏輯O或I，第三輸入端輸入第三電壓脈沖模擬邏輯O或I，第四輸入端輸入第四電壓脈沖模擬邏輯O或I，通過(guò)所述第二電壓脈沖和第三電壓脈沖作用于螺線(xiàn)管產(chǎn)生脈沖磁場(chǎng)；以及所述第一電壓脈沖、第四電壓脈沖與脈沖磁場(chǎng)作用于超晶格相變單元，使其實(shí)現(xiàn)阻態(tài)切換來(lái)實(shí)現(xiàn)四端輸入的邏輯與、或非功能； 當(dāng)?shù)诙妷好}沖和第三電壓脈沖完全一致時(shí)，通過(guò)將所述第二輸入端和第三輸入端合并為一個(gè)輸入端，實(shí)現(xiàn)三端輸入的邏輯與、或非功能。 通過(guò)斷開(kāi)可控開(kāi)關(guān)元件，并在第一輸入端輸入低電平的讀取電壓脈沖，在所述邏輯門(mén)電路的輸出端獲取輸出的電壓脈沖幅值以讀取邏輯運(yùn)算結(jié)果。9.一種基于磁場(chǎng)觸發(fā)的超晶格相變單元的邏輯門(mén)電路，其特征在于，包括第一超晶格相變單元、第二超晶格相變單元，第一螺線(xiàn)管、第二螺線(xiàn)管，第一可控開(kāi)關(guān)元件、第二可控開(kāi)關(guān)元件、第三可控開(kāi)關(guān)元件和電阻； 所述電阻的第一端作為邏輯門(mén)電路的第一輸入端，第一螺線(xiàn)管的輸入端作為邏輯門(mén)電路的第二輸入端，第二螺線(xiàn)管的輸入端作為邏輯門(mén)電路的第三輸入端，第二超晶格相變單元的第一端作為邏輯門(mén)電路的第四輸入端；第一可控開(kāi)關(guān)元件的一端與電阻的第一端連接，另一端與電阻的第二端連接;所述第一超晶格相變單元的第一端與電阻的第二端連接，其連接端作為邏輯門(mén)電路的輸出端;所述第二可控開(kāi)關(guān)元件的第一端與第一超晶格相變單元的第二端和第二晶格相變單元的第二端連接，第二可控開(kāi)關(guān)元件的第二端接地;第三可控開(kāi)關(guān)元件的第一端與第二晶格相變單元的第一端連接，第三可控開(kāi)關(guān)元件的第二端接地； 通過(guò)閉合第一可控開(kāi)關(guān)元件和第二可控開(kāi)關(guān)元件，斷開(kāi)第三可控開(kāi)關(guān)元件，在所述第一輸入端和第四輸入端同時(shí)輸入復(fù)位電壓脈沖，將第一超晶格相變單元和第二超晶格相變單元寫(xiě)至高阻態(tài)使其復(fù)位后，在第一輸入端輸入第一電壓脈沖模擬邏輯O或I，在第二輸入端輸入第二電壓脈沖模擬邏輯O或I，第三輸入端輸入第三電壓脈沖模擬邏輯O或I，第四輸入端輸入第四電壓脈沖模擬邏輯O或I，通過(guò)所述第二電壓脈沖和第三電壓脈沖作用于螺線(xiàn)管產(chǎn)生脈沖磁場(chǎng)；以及所述第一電壓脈沖、第四電壓脈沖與脈沖磁場(chǎng)作用于超晶格相變單元，使其實(shí)現(xiàn)阻態(tài)切換來(lái)實(shí)現(xiàn)四端輸入的邏輯與非、或功能； 當(dāng)?shù)诙妷好}沖和第三電壓脈沖完全一致時(shí)，通過(guò)將所述第二輸入端和第三輸入端合并為一個(gè)輸入端，實(shí)現(xiàn)三端輸入的邏輯與非、或功能； 通過(guò)斷開(kāi)第一可控開(kāi)關(guān)元件和第二可控開(kāi)關(guān)元件，閉合第三可控開(kāi)關(guān)元件，并在第一輸入端輸入低電平的讀取電壓脈沖，在所述邏輯門(mén)電路的輸出端獲取輸出的電壓脈沖幅值以讀取邏輯運(yùn)算結(jié)果。10.如權(quán)利要求6或8所述的邏輯門(mén)電路，其特征在于，所述電阻的阻值為所述邏輯門(mén)電路中任一超晶格相變單元的晶態(tài)阻值。11.如權(quán)利要求7或9所述的邏輯門(mén)電路，其特征在于，所述電阻的阻值為所述邏輯門(mén)電路中任一超晶格相變單元的非晶態(tài)阻值。
【文檔編號(hào)】H03K19/21GK105845173SQ201610165799
【公開(kāi)日】2016年8月10日
【申請(qǐng)日】2016年3月23日
【發(fā)明人】程曉敏, 陸彬, 馮金龍, 繆向水
【申請(qǐng)人】華中科技大學(xué)