采用現(xiàn)場(chǎng)可編輯邏輯門陣列實(shí)現(xiàn)電子齒輪輸出的方法
【專利摘要】本發(fā)明公開了一種采用現(xiàn)場(chǎng)可編輯邏輯門陣列實(shí)現(xiàn)電子齒輪輸出的方法，本方法首先在FPGA中設(shè)置第一寄存器，根據(jù)公式將非脈沖形式編碼器輸出的二進(jìn)制數(shù)據(jù)增量加入第一寄存器，并使其與FPGA的晶振次數(shù)相關(guān)，從而得到非脈沖形式編碼器的脈沖個(gè)數(shù)；然后在FPGA中設(shè)置第二寄存器，根據(jù)公式將非脈沖形式編碼器的脈沖個(gè)數(shù)或脈沖形式編碼器的脈沖個(gè)數(shù)加入第二寄存器，并且與電子齒輪比值的分子、分母相關(guān)，由FPGA按電子齒輪比值輸出脈沖，實(shí)現(xiàn)電子齒輪輸出。本方法適用于脈沖或非脈沖形式編碼器實(shí)現(xiàn)電子齒輪輸出功能，通過(guò)現(xiàn)場(chǎng)可編輯邏輯門陣列能夠快速反應(yīng)、處理并輸出上位機(jī)所需脈沖信號(hào)，提高了硬件資源利用的性能。
【專利說(shuō)明】
采用現(xiàn)場(chǎng)可編輯還輯口陣列實(shí)現(xiàn)電子齒輪輸出的方法
技術(shù)領(lǐng)域
[0001] 本發(fā)明設(shè)及一種采用現(xiàn)場(chǎng)可編輯邏輯口陣列實(shí)現(xiàn)電子齒輪輸出的方法。
【背景技術(shù)】
[0002] 在伺服系統(tǒng)中一般采用光電編碼器的輸出信號(hào)作為位置反饋信號(hào)，當(dāng)電機(jī)旋轉(zhuǎn) 時(shí)，根據(jù)光電編碼器產(chǎn)生的脈沖數(shù)來(lái)對(duì)電機(jī)進(jìn)行精確的定位。在實(shí)際應(yīng)用中，上位機(jī)并不需 要伺服系統(tǒng)那樣精密的位置控制。例如2500線光電編碼器電機(jī)，電機(jī)旋轉(zhuǎn)一圈，光電編碼 器反饋為2500個(gè)正交脈沖，但上位機(jī)只需要認(rèn)定一圈250個(gè)正交脈沖。此時(shí)，伺服驅(qū)動(dòng)器 對(duì)應(yīng)的電子齒輪輸出就需要設(shè)置成1 :1〇,將2500個(gè)正交脈沖改為250個(gè)正交脈沖輸出給 上位機(jī)。因此，電子齒輪功能實(shí)際是一種任意比例分頻功能。
[0003] 通常伺服驅(qū)動(dòng)器電子齒輪輸出功能大多預(yù)先計(jì)算好電子齒輪分頻數(shù)據(jù)，并將數(shù)據(jù) 放入RAM等存儲(chǔ)器中。在正常使用過(guò)程中，通過(guò)光電編碼器的反饋脈沖對(duì)RAM存儲(chǔ)器進(jìn)行 不斷地查表，將表格中對(duì)應(yīng)的數(shù)據(jù)W正交脈沖形式輸出，用W實(shí)現(xiàn)電子齒輪功能。此方法在 硬件方面需要有一個(gè)快速讀取、至少有14位地址的存儲(chǔ)器，并將14個(gè)地址的對(duì)應(yīng)引腳、數(shù) 據(jù)的對(duì)應(yīng)引腳與現(xiàn)場(chǎng)可編輯邏輯口陣列（簡(jiǎn)稱FPGA)連接；在軟件方面，需要在上電初始化 內(nèi)將電子齒輪比W數(shù)據(jù)的形式寫入存儲(chǔ)器中。因此可W看出該方法對(duì)硬件性價(jià)比不是很 好，軟件初始化耗時(shí)；而且對(duì)于非脈沖形式編碼器(如旋轉(zhuǎn)變壓器、絕對(duì)式編碼器）的反饋信 號(hào)就顯得無(wú)能為力，必須先將反饋形式轉(zhuǎn)換成脈沖形式才行。
[0004] 對(duì)于非脈沖形式編碼器，其在數(shù)字電路中，反饋信號(hào)W二進(jìn)制數(shù)據(jù)出現(xiàn)，通過(guò)在單 位時(shí)間內(nèi)讀取開頭和結(jié)尾的數(shù)據(jù)，并對(duì)其求出增量，就可W知道單位時(shí)間內(nèi)電機(jī)旋轉(zhuǎn)了多 少位置及旋轉(zhuǎn)方向。再對(duì)增量乘W電子齒輪比，加入上一次單位時(shí)間剩下的小數(shù)數(shù)據(jù)，合成 新的整數(shù)加小數(shù)數(shù)據(jù)，將整數(shù)提取出來(lái)，在本次單位時(shí)間內(nèi)平均發(fā)送出整數(shù)個(gè)脈沖，W運(yùn)種 形式完成電子齒輪輸出功能。該方法在硬件方面省去了存儲(chǔ)器和對(duì)應(yīng)的FPGA引腳，在軟件 方面省去了上電初始化的操作。該方法對(duì)于脈沖輸入形式也能實(shí)現(xiàn)，不過(guò)沒有該方法直接、 實(shí)時(shí)。對(duì)FPGA的宏單元資源要求極大，需要做出多個(gè)乘法，除法計(jì)算及存儲(chǔ)能夠描述該小 數(shù)數(shù)據(jù)的資源，在FPGA宏單元資源利用方面性價(jià)比不是很好。

【發(fā)明內(nèi)容】

[0005] 本發(fā)明所要解決的技術(shù)問題是提供一種采用現(xiàn)場(chǎng)可編輯邏輯口陣列實(shí)現(xiàn)電子齒 輪輸出的方法，本方法可適用于脈沖形式編碼器和非脈沖形式編碼器實(shí)現(xiàn)電子齒輪輸出功 能，通過(guò)現(xiàn)場(chǎng)可編輯邏輯口陣列能夠快速反應(yīng)、處理及輸出上位機(jī)所需脈沖信號(hào)，提高了硬 件資源利用的性能。
[0006] 為解決上述技術(shù)問題，本發(fā)明采用現(xiàn)場(chǎng)可編輯邏輯口陣列實(shí)現(xiàn)電子齒輪輸出的方 法包括如下步驟： 步驟一、設(shè)定公式
（1) 式（1)中：Bi為非脈沖形式編碼器在單位時(shí)間內(nèi)輸出的二進(jìn)制數(shù)據(jù)增量、Ai為單位時(shí) 間所對(duì)應(yīng)的現(xiàn)場(chǎng)可編輯邏輯口陣列的晶振次數(shù)、Cl為現(xiàn)場(chǎng)可編輯邏輯口陣列輸出的脈沖個(gè) 數(shù)、為常數(shù)，其值為A iBi/Ci; 步驟二、非脈沖形式編碼器輸出的二進(jìn)制數(shù)據(jù)傳輸至現(xiàn)場(chǎng)可編輯邏輯口陣列，現(xiàn)場(chǎng)可 編輯邏輯口陣列中設(shè)置第一寄存器，初始值為0,現(xiàn)場(chǎng)可編輯邏輯口陣列在每次晶振觸發(fā)操 作時(shí)，第一寄存器內(nèi)加入二進(jìn)制數(shù)據(jù)增量Bi; 步驟Ξ、比較第一寄存器內(nèi)的二進(jìn)制數(shù)據(jù)增量Bi和現(xiàn)場(chǎng)可編輯邏輯口陣列的晶振次數(shù) Ai，如果Di《B -D 1，現(xiàn)場(chǎng)可編輯邏輯口陣列輸出一次脈沖，并且根據(jù)> D域《-D 1選擇 輸出脈沖為正轉(zhuǎn)脈沖或反轉(zhuǎn)脈沖，同時(shí)第一寄存器加上或減去〇1，使第一寄存器始終保持 在（-Di，Di)范圍內(nèi)； 步驟四、單位時(shí)間內(nèi)現(xiàn)場(chǎng)可編輯邏輯口陣列輸出的脈沖個(gè)數(shù)Cl與非脈沖形式編碼器輸 出的二進(jìn)制數(shù)據(jù)增量Bi相等； 步驟五、設(shè)定公式
（2) 式（2)中：B2為電子齒輪比值的分子、A2為伺服驅(qū)動(dòng)器接收到的脈沖個(gè)數(shù)、C2為現(xiàn)場(chǎng)可 編輯邏輯口陣列輸出的電子齒輪脈沖個(gè)數(shù)、〇2為電子齒輪比值的分母；其中，伺服驅(qū)動(dòng)器接 收到的脈沖個(gè)數(shù)A2是步驟四中的現(xiàn)場(chǎng)可編輯邏輯口陣列輸出的脈沖個(gè)數(shù)C 1或直接由脈沖 形式編碼器輸出的脈沖個(gè)數(shù)； 步驟六、在現(xiàn)場(chǎng)可編輯邏輯口陣列中設(shè)置第二寄存器，初始值為0,伺服驅(qū)動(dòng)器在接收 到A2的每個(gè)脈沖時(shí)，對(duì)第二寄存器進(jìn)行加上或減去電子齒輪比值分子B 2的操作； 步驟屯、將第二寄存器與電子齒輪比值的分母〇2進(jìn)行比較，如果D B -D 2,現(xiàn)場(chǎng) 可編輯邏輯口陣列輸出一次脈沖，并且根據(jù)> 〇2或《-D2選擇輸出正轉(zhuǎn)脈沖或反轉(zhuǎn)脈沖，同 時(shí)第二寄存器加上或減去〇2,使第二寄存器始終保持在（-〇2，〇2)范圍內(nèi)； 步驟八、根據(jù)式（2)，現(xiàn)場(chǎng)可編輯邏輯口陣列輸出電子齒輪脈沖C2,并且對(duì)此脈沖C2進(jìn) 行轉(zhuǎn)換成上位機(jī)能夠識(shí)別的脈沖形式，進(jìn)行輸出。
[0007] 進(jìn)一步，在Ai次晶振結(jié)束后，第一寄存器內(nèi)的數(shù)據(jù)清零，根據(jù)式（1)的意義，Ai次 Bi的疊加減去C 1次D 1的疊加等于零，此時(shí)修改二進(jìn)制數(shù)據(jù)增量B 1，從而改變單位時(shí)間內(nèi)現(xiàn) 場(chǎng)可編輯邏輯口陣列輸出的脈沖個(gè)數(shù)。。
[000引進(jìn)一步，在A2次脈沖后，第二寄存器內(nèi)的數(shù)據(jù)清零，根據(jù)式（2)的意義，A2次B2的 疊加減去C2次D 2的疊加等于零，此時(shí)變更電子齒輪比值，避免第二寄存器數(shù)據(jù)素亂。 由于本發(fā)明采用現(xiàn)場(chǎng)可編輯邏輯口陣列實(shí)現(xiàn)電子齒輪輸出的方法采用了上述技術(shù)方 案，即本方法首先在現(xiàn)場(chǎng)可編輯邏輯口陣列中設(shè)置第一寄存器，根據(jù)公式將非脈沖形式編 碼器輸出的二進(jìn)制數(shù)據(jù)增量加入第一寄存器，并使其與現(xiàn)場(chǎng)可編輯邏輯口陣列的晶振次數(shù) 相關(guān)，從而得到非脈沖形式編碼器的脈沖個(gè)數(shù)；然后在現(xiàn)場(chǎng)可編輯邏輯口陣列中設(shè)置第二 寄存器，根據(jù)公式將非脈沖形式編碼器的脈沖個(gè)數(shù)或脈沖形式編碼器的脈沖個(gè)數(shù)加入第二 寄存器，并且與已設(shè)置的電子齒輪比值的分子、分母相關(guān)，從而由現(xiàn)場(chǎng)可編輯邏輯口陣列按 電子齒輪比值輸出脈沖，實(shí)現(xiàn)電子齒輪輸出。本方法可適用于脈沖形式編碼器和非脈沖形 式編碼器實(shí)現(xiàn)電子齒輪輸出功能，通過(guò)現(xiàn)場(chǎng)可編輯邏輯口陣列能夠快速反應(yīng)、處理及輸出 上位機(jī)所需脈沖信號(hào)，提高了硬件資源利用的性能。
【附圖說(shuō)明】
[0009] 下面結(jié)合附圖和實(shí)施方式對(duì)本發(fā)明作進(jìn)一步的詳細(xì)說(shuō)明： 圖1為本方法的流程框圖。
【具體實(shí)施方式】
[0010] 實(shí)施例如圖1所示，本發(fā)明采用現(xiàn)場(chǎng)可編輯邏輯口陣列實(shí)現(xiàn)電子齒輪輸出的方法 包括如下步驟： 步驟一、設(shè)定公式
（1) 式（1)中：Bi為非脈沖形式編碼器在單位時(shí)間內(nèi)輸出的二進(jìn)制數(shù)據(jù)增量、Ai為單位時(shí) 間所對(duì)應(yīng)的現(xiàn)場(chǎng)可編輯邏輯口陣列的晶振次數(shù)、Cl為現(xiàn)場(chǎng)可編輯邏輯口陣列輸出的脈沖個(gè) 數(shù)、Di為常數(shù)，其值為A A/Ci;其中二進(jìn)制數(shù)據(jù)增量也可W是負(fù)數(shù)，脈沖個(gè)數(shù)為正轉(zhuǎn)脈沖和 反轉(zhuǎn)脈沖之和； 步驟二、非脈沖形式編碼器輸出的二進(jìn)制數(shù)據(jù)傳輸至現(xiàn)場(chǎng)可編輯邏輯口陣列，現(xiàn)場(chǎng)可 編輯邏輯口陣列中設(shè)置第一寄存器，初始值為0,現(xiàn)場(chǎng)可編輯邏輯口陣列在每次晶振觸發(fā)操 作時(shí)，第一寄存器內(nèi)加入二進(jìn)制數(shù)據(jù)增量Bi;現(xiàn)場(chǎng)可編輯邏輯口陣列是一個(gè)并行運(yùn)算系統(tǒng)， 每一次晶振都能使現(xiàn)場(chǎng)可編輯邏輯口陣列操作一次； 步驟Ξ、比較第一寄存器內(nèi)的二進(jìn)制數(shù)據(jù)增量Bi和現(xiàn)場(chǎng)可編輯邏輯口陣列的晶振次數(shù) Ai，如果Di《B -D 1，現(xiàn)場(chǎng)可編輯邏輯口陣列輸出一次脈沖，并且根據(jù)> D域《-D 1選擇 輸出脈沖為正轉(zhuǎn)脈沖或反轉(zhuǎn)脈沖，同時(shí)第一寄存器加上或減去〇1，使第一寄存器始終保持 在（-Di，Di)范圍內(nèi)； 步驟四、單位時(shí)間內(nèi)現(xiàn)場(chǎng)可編輯邏輯口陣列輸出的脈沖個(gè)數(shù)Cl與非脈沖形式編碼器輸 出的二進(jìn)制數(shù)據(jù)增量Bi相等； 步驟五、設(shè)定公式
（2) 式（2)中：B2為電子齒輪比值的分子、A2為伺服驅(qū)動(dòng)器接收到的脈沖個(gè)數(shù)、C2為現(xiàn)場(chǎng)可 編輯邏輯口陣列輸出的電子齒輪脈沖個(gè)數(shù)、〇2為電子齒輪比值的分母；其中，伺服驅(qū)動(dòng)器接 收到的脈沖個(gè)數(shù)A2是步驟四中的現(xiàn)場(chǎng)可編輯邏輯口陣列輸出的脈沖個(gè)數(shù)Cl或直接由脈沖 形式編碼器輸出的脈沖個(gè)數(shù)； 步驟六、在現(xiàn)場(chǎng)可編輯邏輯口陣列中設(shè)置第二寄存器，初始值為0,伺服驅(qū)動(dòng)器在接收 到A2的每個(gè)脈沖時(shí)，對(duì)第二寄存器進(jìn)行加上或減去電子齒輪比值分子B 2的操作； 步驟屯、將第二寄存器與電子齒輪比值的分母〇2進(jìn)行比較，如果D B -D 2,現(xiàn)場(chǎng) 可編輯邏輯口陣列輸出一次脈沖，并且根據(jù)> 〇2或《-D2選擇輸出正轉(zhuǎn)脈沖或反轉(zhuǎn)脈沖，同 時(shí)第二寄存器加上或減去〇2,使第二寄存器始終保持在（-〇2，〇2)范圍內(nèi)； 步驟八、根據(jù)式（2)，現(xiàn)場(chǎng)可編輯邏輯口陣列輸出電子齒輪脈沖C2,并且對(duì)此脈沖C2進(jìn) 行轉(zhuǎn)換成上位機(jī)能夠識(shí)別的脈沖形式，進(jìn)行輸出。
[0011] 進(jìn)一步，在現(xiàn)場(chǎng)可編輯邏輯口陣列Ai次晶振結(jié)束后，第一寄存器內(nèi)的數(shù)據(jù)清零，根 據(jù)式（1)的意義，Ai次B 1的疊加減去C 1次D 1的疊加等于零，此時(shí)可W修改二進(jìn)制數(shù)據(jù)增 量Bi，從而改變單位時(shí)間內(nèi)現(xiàn)場(chǎng)可編輯邏輯口陣列輸出的脈沖個(gè)數(shù)。。
[0012] 本方法中，對(duì)于非脈沖形式編碼器來(lái)說(shuō)，Ai次晶振作為其脈沖信號(hào)的計(jì)數(shù)周期，如 果不是在Ai次晶振結(jié)束后第一寄存器清0,即第一寄存器內(nèi)的數(shù)據(jù)不為0時(shí)改變?cè)隽緽 1，則 第一寄存器內(nèi)的數(shù)據(jù)將不再起到正確作用，現(xiàn)場(chǎng)可編輯邏輯口陣列輸出的脈沖個(gè)數(shù)。將不 再正確，同時(shí)脈沖。不能正確反映單位時(shí)間的輸出脈沖。
[0013] 對(duì)于非脈沖形式編碼器，其在數(shù)字電路中，反饋信號(hào)W二進(jìn)制數(shù)據(jù)出現(xiàn)，通過(guò)在單 位時(shí)間內(nèi)讀取開頭和結(jié)尾的數(shù)據(jù)，并對(duì)其求出增量，就可W知道單位時(shí)間內(nèi)電機(jī)旋轉(zhuǎn)了多 少位置及旋轉(zhuǎn)方向。要使式（1)具有實(shí)際應(yīng)用意義，則需將單位時(shí)間內(nèi)現(xiàn)場(chǎng)可編輯邏輯口 陣列的晶振次數(shù)定義為Ai即可。舉例：通訊周期為100ms，現(xiàn)場(chǎng)可編輯邏輯口陣列的外部晶 振頻率為lOOMHz，則Ai=100MHz*100ms=10000,即單位時(shí)間100ms內(nèi)，外部晶振震蕩了 10000 次，現(xiàn)場(chǎng)可編輯邏輯口陣列進(jìn)行了 10000次并行操作。
[0014] 進(jìn)一步，由于電子齒輪比值在現(xiàn)場(chǎng)可編輯邏輯口陣列中W二進(jìn)制數(shù)據(jù)的形式存 在，是可W隨時(shí)改變的。因此在A2次脈沖后，第二寄存器內(nèi)的數(shù)據(jù)清零，根據(jù)式（2)的意義， A2次B 2的疊加減去C 2次D 2的疊加等于零，此時(shí)才可W考慮變更電子齒輪比值，同時(shí)避免 第二寄存器數(shù)據(jù)素亂。此功能在實(shí)際應(yīng)用中，需要在A2次脈沖或其倍數(shù)時(shí)，才能修改電子 齒輪比值，此功能可用于在上電初始化時(shí)設(shè)置電子齒輪比值，提高了電子齒輪比值設(shè)置的 靈活性。同樣，如果不是在A2次晶振結(jié)束后，即第二寄存器內(nèi)的數(shù)據(jù)不為0時(shí)，改變電子齒 輪比值的分子B2、分母〇2,則第二寄存器內(nèi)的數(shù)據(jù)將不再起到正確功能，現(xiàn)場(chǎng)可編輯邏輯口 陣列輸出的脈沖個(gè)數(shù)C2將不再正確，電子齒輪輸出將會(huì)出現(xiàn)少輸出脈沖或多輸出脈沖的現(xiàn) 象。
[0015] 本方法完全可W實(shí)現(xiàn)只采用現(xiàn)場(chǎng)可編輯邏輯口陣列實(shí)現(xiàn)電子齒輪輸出的算法，適 用于非脈沖形式編碼器和脈沖形式編碼器反饋的伺服系統(tǒng)。在運(yùn)行過(guò)程中并未使用到乘 法、除法、小數(shù)運(yùn)算等極消耗現(xiàn)場(chǎng)可編輯邏輯口陣列宏單元資源的運(yùn)算，也未使用外部存儲(chǔ) 器運(yùn)種極消耗現(xiàn)場(chǎng)可編輯邏輯口陣列引腳資源的方法，相較于傳統(tǒng)的電子齒輪輸出方法提 高了硬件的性價(jià)比。伺服系統(tǒng)中電子齒輪輸出工作需要對(duì)每一個(gè)輸入脈沖進(jìn)行計(jì)算、加 W 分頻操作并及時(shí)輸出，如果交由伺服系統(tǒng)中單片機(jī)、DSP運(yùn)類順序處理忍片，會(huì)消耗許多運(yùn) 算資源。本方法將電子齒輪輸出交由現(xiàn)場(chǎng)可編輯邏輯口陣列實(shí)現(xiàn)，通過(guò)其并行運(yùn)行操作的 特點(diǎn)，能夠?qū)崿F(xiàn)電子齒輪的快速反應(yīng)、處理和輸出。
【主權(quán)項(xiàng)】
1. 一種采用現(xiàn)場(chǎng)可編輯邏輯口陣列實(shí)現(xiàn)電子齒輪輸出的方法，其特征在于本方法包括 如下步驟： 步驟一、設(shè)定公(1) 式（1)中：Bi為非脈沖形式編碼器在單位時(shí)間內(nèi)輸出的二進(jìn)制數(shù)據(jù)增量、Al為單位時(shí) 間所對(duì)應(yīng)的現(xiàn)場(chǎng)可編輯邏輯口陣列的晶振次數(shù)、Cl為現(xiàn)場(chǎng)可編輯邏輯口陣列輸出的脈沖個(gè) 數(shù)、Di為常數(shù)，其值為AA/Ci; 步驟二、非脈沖形式編碼器輸出的二進(jìn)制數(shù)據(jù)傳輸至現(xiàn)場(chǎng)可編輯邏輯口陣列，現(xiàn)場(chǎng)可 編輯邏輯口陣列中設(shè)置第一寄存器，初始值為0,現(xiàn)場(chǎng)可編輯邏輯口陣列在每次晶振觸發(fā)操 作時(shí)，第一寄存器內(nèi)加入二進(jìn)制數(shù)據(jù)增量Bi; 步驟=、比較第一寄存器內(nèi)的二進(jìn)制數(shù)據(jù)增量Bi和現(xiàn)場(chǎng)可編輯邏輯口陣列的晶振次數(shù) Al,如果Di《B -D 1，現(xiàn)場(chǎng)可編輯邏輯口陣列輸出一次脈沖，并且根據(jù)> D域《-D 1選擇 輸出脈沖為正轉(zhuǎn)脈沖或反轉(zhuǎn)脈沖，同時(shí)第一寄存器加上或減去Di,使第一寄存器始終保持 在（-Di，Di)范圍內(nèi)； 步驟四、單位時(shí)間內(nèi)現(xiàn)場(chǎng)可編輯邏輯口陣列輸出的脈沖個(gè)數(shù)Cl與非脈沖形式編碼器輸 出的二進(jìn)制數(shù)據(jù)增量B,相等； 步驟五、設(shè)定公(2) 式（2)中：Bz為電子齒輪比值的分子、Az為伺服驅(qū)動(dòng)器接收到的脈沖個(gè)數(shù)、Cz為現(xiàn)場(chǎng)可 編輯邏輯口陣列輸出的電子齒輪脈沖個(gè)數(shù)、〇2為電子齒輪比值的分母；其中，伺服驅(qū)動(dòng)器接 收到的脈沖個(gè)數(shù)Az是步驟四中的現(xiàn)場(chǎng)可編輯邏輯口陣列輸出的脈沖個(gè)數(shù)Cl或直接由脈沖 形式編碼器輸出的脈沖個(gè)數(shù)； 步驟六、在現(xiàn)場(chǎng)可編輯邏輯口陣列中設(shè)置第二寄存器，初始值為0,伺服驅(qū)動(dòng)器在接收 到Az的每個(gè)脈沖時(shí)，對(duì)第二寄存器進(jìn)行加上或減去電子齒輪比值分子B 2的操作； 步驟屯、將第二寄存器與電子齒輪比值的分母〇2進(jìn)行比較，如果D B -D 2,現(xiàn)場(chǎng) 可編輯邏輯口陣列輸出一次脈沖，并且根據(jù)> 〇2或《-D2選擇輸出正轉(zhuǎn)脈沖或反轉(zhuǎn)脈沖，同 時(shí)第二寄存器加上或減去〇2,使第二寄存器始終保持在（-〇2，〇2)范圍內(nèi)； 步驟八、根據(jù)式（2)，現(xiàn)場(chǎng)可編輯邏輯口陣列輸出電子齒輪脈沖C2,并且對(duì)此脈沖Cz進(jìn) 行轉(zhuǎn)換成上位機(jī)能夠識(shí)別的脈沖形式，進(jìn)行輸出。2. 根據(jù)權(quán)利要求1所述的采用現(xiàn)場(chǎng)可編輯邏輯口陣列實(shí)現(xiàn)電子齒輪輸出的方法，其特 征在于：在Al次晶振結(jié)束后，第一寄存器內(nèi)的數(shù)據(jù)清零，根據(jù)式（1)的意義，A 1次B 1的疊加 減去Cl次D 1的疊加等于零，此時(shí)修改二進(jìn)制數(shù)據(jù)增量B 1，從而改變單位時(shí)間內(nèi)現(xiàn)場(chǎng)可編輯 邏輯口陣列輸出的脈沖個(gè)數(shù)。。3. 根據(jù)權(quán)利要求1所述的采用現(xiàn)場(chǎng)可編輯邏輯口陣列實(shí)現(xiàn)電子齒輪輸出的方法，其特 征在于：在Az次脈沖后，第二寄存器內(nèi)的數(shù)據(jù)清零，根據(jù)式（2)的意義，Az次Bz的疊加減去 Cz次D 2的疊加等于零，此時(shí)變更電子齒輪比值，避免第二寄存器數(shù)據(jù)素亂。
【文檔編號(hào)】G05B19/042GK105988399SQ201510095237
【公開日】2016年10月5日
【申請(qǐng)日】2015年3月4日
【發(fā)明人】于濤, 方杰, 項(xiàng)恩畢, 郁敏杰, 張金琳
【申請(qǐng)人】上海開通數(shù)控有限公司