用于降低動態(tài)功率和峰值電流的sram位線和寫入輔助裝置與方法及雙輸入電平移位器的制造方法
【專利說明】
【背景技術(shù)】
[0001]超大規(guī)模集成(VLSI)電路的低功率運行對于當前和將來的處理器中的省電成為必不可少的。而且,功率效率已經(jīng)成為對于計算機、處理器、移動電話、平板電腦、微型服務(wù)器和上網(wǎng)本市場中的片上系統(tǒng)(SOC)設(shè)計的一個主要競爭性度量。然而,由于較高的固有器件變化(例如,晶體管的有效溝道長度Le和閾值電壓Vt中的變化)和在低電壓下對于導(dǎo)致故障的缺陷的敏感性,對于基于納米級工藝技術(shù)的處理器(例如,亞22-nm),降低動態(tài)功耗變得越來越具有挑戰(zhàn)性。
[0002]在蜂窩電話、平板電腦、微型服務(wù)器和上網(wǎng)本市場空間中,SOC設(shè)計變得越來越令人期望且具有競爭性。然而,由于SOC設(shè)計上的多個功能單元的復(fù)雜性以及功率相對于性能的挑戰(zhàn)性的折衷,全局電源(Vcc) SOC軌電壓在不同SOC設(shè)計之間變化極大。Vcc中的此變化對于例如靜態(tài)隨機存取存儲器(SRAM)及其它存儲器設(shè)計的電路造成了幾個難題。
【附圖說明】
[0003]依據(jù)以下給出的【具體實施方式】并依據(jù)本公開內(nèi)容的多個實施例的附圖,會更充分地理解本公開內(nèi)容的實施例,然而,這不應(yīng)認為是將本公開內(nèi)容局限于具體實施例,而僅是用于解釋和理解。
[0004]圖1是具有用于改進寫入操作的至少兩個電源的6T SRAM單元。
[0005]圖2是用于在SRAM陣列的寫入操作期間生成用于寫入輔助的SramVcc的電路。
[0006]圖3是傳統(tǒng)SRAM陣列的布局。
[0007]圖4是根據(jù)本公開內(nèi)容的一個實施例的使用了用于降低動態(tài)功率和峰值電流的分段的SRAM陣列的布局。
[0008]圖5是根據(jù)本公開內(nèi)容的一個實施例的用于圖4的分段SRAM陣列的讀取/寫入列選擇和位線預(yù)充電電路。
[0009]圖6是根據(jù)本公開內(nèi)容的一個實施例的用于降低動態(tài)功率和峰值電流的SRAM陣列的布局分段的方法。
[0010]圖7是根據(jù)本公開內(nèi)容的一個實施例的具有示出了與圖3的傳統(tǒng)SRAM陣列相比由于對SRAM陣列進行分段引起的功率節(jié)省的波形的曲線圖。
[0011]圖8是具有6T SRAM單元和工作在與SRAM陣列不同的電源上的感測放大器數(shù)據(jù)輸出驅(qū)動器的存儲器陣列架構(gòu)。
[0012]圖9是感測放大器數(shù)據(jù)輸出驅(qū)動器和鎖存器。
[0013]圖10是根據(jù)本公開內(nèi)容的一個實施例的具有用以代替圖9的感測放大器數(shù)據(jù)輸出驅(qū)動器和鎖存器的集成鎖存器的雙輸入電平移位器。
[0014]圖1lA-B是根據(jù)本公開內(nèi)容的一個實施例的與圖10的具有集成鎖存器的雙輸入電平移位器相關(guān)聯(lián)的時序圖。
[0015]圖12是根據(jù)本公開內(nèi)容的一個實施例的用于減小動態(tài)功率和峰值電流的雙軌寫入輔助電路。
[0016]圖13是根據(jù)本公開內(nèi)容的一個實施例的示出了與圖2的寫入輔助電路相比使用圖12的雙軌寫入輔助電路的峰值電流的減小的曲線圖。
[0017]圖14是根據(jù)本公開內(nèi)容的一個實施例的具有分段SRAM陣列布局、具有集成鎖存器的雙輸入電平移位器、和/或雙軌寫入輔助電路的智能器件或計算機系統(tǒng)或SOC。
【具體實施方式】
[0018]實施例描述了一種裝置,包括成組耦合在一起的多個存儲器陣列、本地寫入輔助邏輯單元、和讀取/寫入本地列復(fù)用器,以使得由組中的本地寫入輔助邏輯單元和讀取/寫入本地列復(fù)用器占用的面積小于在使用全局寫入輔助邏輯單元和讀取/寫入全局列復(fù)用器時所占用的面積。與傳統(tǒng)多個存儲器陣列相比,實施例在器件變化的情況下以較小面積影響、在較低功率下實現(xiàn)了對于多個存儲器陣列的讀取和寫入操作。
[0019]實施例還描述了一種電平移位器,包括:第一電源,所述第一電源用以為電平移位器的多個晶體管供電;第一輸入節(jié)點,所述第一輸入節(jié)點用以接收由在工作第二電源上的電路生成的第一信號,第二電源與第一電源不同;第一 η型晶體管,所述第一 η型晶體管用以接收第一信號;第二輸入節(jié)點,所述第二輸入節(jié)點用以接收第二信號,第二信號是第一信號的反相,第二信號由電路生成;以及第二 η型晶體管,所述第二η型晶體管接收第二信號,第一 η型晶體管和第二 η型晶體管具有交叉耦合到多個晶體管中的一些晶體管的漏極端子。
[0020]實施例還描述了一種裝置,包括:寫入輔助脈沖發(fā)生器,所述寫入輔助脈沖發(fā)生器工作在第一電源上;一個或多個上拉器件,所述一個或多個上拉器件耦合到寫入輔助脈沖發(fā)生器,一個或多個上拉器件工作在第二電源上,第二電源與第一電源不同;以及輸出節(jié)點,輸出節(jié)點用以向存儲器單元提供電源。
[0021]在以下實施例中:Vcc與VccSram相同(其可以是特定SramVcc電源軌);SramVcc是來自寫入輔助電路塊的本地Vcc ;以及Vnn是SOC電源軌(即,在芯片和/或處理器的其余部分上使用的電源軌)。通常在Vnn上生成用于SRAM的輸入/輸出信號。在一個實施例中,將Vnn上的信號電平移位到VccSram,以及將VccSram上的信號電平移位到Vnn。
[0022]在以下說明中,討論了多個細節(jié),以提供對本公開內(nèi)容的實施例的更透徹的理解。然而,對于本領(lǐng)域技術(shù)人員顯而易見的是,本公開內(nèi)容的實施例可以在沒有這些具體細節(jié)的情況下得以實施。在其它實例中,以框圖形式而非詳細地示出了公知的方法和器件,以便避免使本公開內(nèi)容的實施例模糊不清。
[0023]注意,在實施例的相對應(yīng)的附圖中,以線來表示信號。一些線可以較粗,以指示更多的組成信號路徑,和/或一些線在一端或多端具有箭頭,以指示主要信息流動方向。這種指示并非旨在是限制性的。相反,結(jié)合一個或多個示范性實施例來使用所述線,以便促進對電路或邏輯單元的更容易的理解。如由設(shè)計需要或偏好所指示的任何表示的信號實際上可以包括一個或多個信號,所述一個或多個信號可以在任何方向上行進,并且可以以任何適合類型的信號方案來實現(xiàn)。
[0024]遍及說明書和在權(quán)利要求書中,術(shù)語“連接的”意指在連接的事物之間的直接電連接,而沒有任何中間器件。術(shù)語“耦合的”意指在連接的事物之間的直接電連接,或者通過一個或多個無源或有源中間器件的間接連接。術(shù)語“電路”意指被布置為彼此協(xié)作以提供所期望的功能的一個或多個無源和/或有源部件。術(shù)語“信號”意指至少一個電流信號、電壓信號或數(shù)據(jù)/時鐘信號?!耙弧薄耙粋€”和“所述”的含義包括復(fù)數(shù)形式的引用?!霸凇小钡暮x包括“在……中”和“在……上”。
[0025]術(shù)語“按比例縮放”通常指代將設(shè)計(示意圖和布局)從一個工藝技術(shù)轉(zhuǎn)換為另一個工藝技術(shù)。術(shù)語“按比例縮放”通常還指代在相同技術(shù)節(jié)點內(nèi)減小布局和器件的尺寸。術(shù)語“基本上”、“接近”、“大約”、“附近”、“約”通常指代在目標值的+/-20 %內(nèi)。
[0026]除非另有指明,描述共同對象的序數(shù)詞“第一”、“第二”和“第三”等的使用僅僅指示提及了相似對象的不同實例,而并非旨在暗示如此描述的對象必須在時間、空間、排序上或者以任何其它方式處于給定的順序中。
[0027]對實施例來說,晶體管是金屬氧化物半導(dǎo)體(MOS)晶體管,其包括漏極端子、源極端子、柵極端子和體端子。晶體管還可以包括三柵極晶體管和FinFet晶體管。源極端子和漏極端子可以是相同的端子,并且在本文中可互換地使用。本領(lǐng)域技術(shù)人員會意識到,在不脫離本公開內(nèi)容的范圍的情況下,可以使用其它晶體管,例如雙極結(jié)型晶體管-BJT PNP/NPN、BiCMOS、CMOS、eFET等。術(shù)語“MN”表示η型晶體管(例如,NMOS, NPN BJT等),以及術(shù)語“ΜΡ”表示P型晶體管(例如,PMOS, PNP BJT等)。
[0028]圖1是用于改進寫入操作的具有至少兩個電源的6Τ SRAM單元100。SRAM單元100包括用于讀取/寫入操作的兩個存取η型器件MpassO和Mpassl。兩個存取η型器件MpassO和Mpassl可由字線(wl)信號來控制。SRAM單元100還包括兩個交叉耦合的反相器,其保持存儲器單元狀態(tài)(或數(shù)據(jù))。兩個交叉耦合的反相器的第一反相器由P型MpuO和η型MdnO器件形成,而交叉耦合的反相器的第二反相器由P型Mpul和η型Mdnl器件形成。第一反相器的輸出節(jié)點η0耦合到存取器件MpassO并且耦合到第二反相器的輸入。第二反相器的輸出節(jié)點nl耦合到存取器件Mpassl和第一反相器的輸入。存取器件Mpassl和MpassO還耦合到位線信號bl和bl_b (bl的反相)。在一個實施例中,(第一反相器和第二反相器的)P型器件MpuO和Mpul的本體或體端子親合到與VccSram不同的SramVcc。
[0029]盡管圖1示出了兩個電源VccSram和SramVcc,但典型的SRAM單元工作在單一電源VccSram上(即,SramVcc節(jié)點短接到Vcc)。在SRAM單元100的典型應(yīng)用中,分別通過位線信號bl和bl_b(bl的反相)驅(qū)動寫入數(shù)據(jù)和數(shù)據(jù)_b (其是數(shù)據(jù)的反相)。在寫入操作期間,借助字線《I將數(shù)據(jù)驅(qū)動到SRAM單元100中,字線wl設(shè)定為Vcc電平(邏輯高電平)。由于η型存取器件MpassO和Mpassl不傳送強HIGH(即,邏輯高電平),典型的SRAM單元100在降低Vcc時艱難地寫入“I”。此效果在較低Vcc下更為顯著,由于存取η型器件MpassO和Mpassl的Vt沒有隨著電源Vcc而按比例縮放。當結(jié)合較低的Vcc操作來考慮器件變化(例如,Le和Vt中的變化)時,典型的SRAM單元100變得易受寫入故障(即,典型的SRAM單元100不能翻轉(zhuǎn)內(nèi)部節(jié)點nO/nl)的影響。這種故障在較低的Vcc電平下促成了相當大的收益損失。
[0030]通過為P型器件MpuO和Mpul的本體/體提供單獨的電源(例如,Vcc),同時為交叉耦合的反相器的邏輯操作提供不同的電源(例如,SramVcc)來克服上述問題(及其它問題)。在寫入操作期間降低SramVcc,以減小MpuO和Mpul器件的強度。由例如圖2的特殊電路生成SramVcc。
[0031]圖2是用于在SRAM陣列的寫入操作期間生成用于寫入輔助的SramVcc的電路200。參考圖1來描述圖2。寫入輔助電路200包括寫入輔助脈沖偏置電路201,其在具有SRAM單元100的SRAM陣列的寫入與讀取操作期間調(diào)整SramVcc的電平。通過借助由包括反相器inv和NAND門nandA的組合邏輯生成的write_assist_pulse信號激活Mcollapse (η型器件)來降低SramVcc。SramVcc電平跌落(或減小)的速度與水平可以由MpbiasO、Mpbiasl和Mpbias2器件來編程,MpbiasO、Mpbiasl和Mpbias2器件可由數(shù)字信號bias_b〈2: O〉(即,bias_b信號中的三位)來控制。SramVccffake信號通過控制Misleep和Mwake (經(jīng)由NAND門nandB)器件來確定SRAM睡眠(低功率)或喚醒(正常操作)模式。如果在睡眠模式中,將SramVcc連接到低于正常操作SramVcc的特定睡眠電壓。SleepVcc是用于Misleep的電源。LocolVccPulse信號由SRAM控制/定時器(未不出)生成,并且確定Mcollapse寫入輔助下拉的長度持續(xù)時間。ColEn容許寫入字節(jié)和寫入位功能(例如,對于位設(shè)計,ColEn容許僅寫入到64位中的8位)。
[0032]以SRAM單元的陣列來布局SRAM單元100。如上所述,隨著工藝技術(shù)收縮(或按比例縮小),SRAM單元的陣列在典型電源(Vcc)操作電壓下不再具有足夠的讀取與寫入容限,除非將特殊電路(例如,圖2的寫入輔助電路200)用于輔助讀取與寫入操作。用于對寫入與讀取操作提供輔助的特殊電路(例如,圖2的寫入輔助電路200)的添加增大了 6T SRAM陣列設(shè)計的功率和面積。用于SRAM陣列的功率和面積的增大為制造低功率移動處理器和SOC提出了問題。功率的增大由MpbiasO、Mpbiasl、Mpbias2和Mcollapse器件引起。
[0033]圖3是傳統(tǒng)SRAM陣列的布局300。布局300包括在大塊(例如256x4) 301a和301b中的SRAM單元的陣列,大塊301a和301b分別需要相對應(yīng)的大尺寸寫入輔助電路(例如,圖2的寫入輔助電路200)302a和302b,以及相對應(yīng)的讀取/寫入(RD/WR)列復(fù)用器303a和303b。布局300還包括感測放大器與鎖存器電路304和寫入驅(qū)動器305,它們經(jīng)由306a、306b、307a和307b (也被稱為全局RD/WR列復(fù)用器,因為它們對于SRAM的陣列是全局的)耦合到讀取/寫入(RD/WR)列復(fù)用器303a和303b。由于SRAM單元的大陣列(例如,256x4) 301a和301b,將SramVcc線路設(shè)計成為SRAM單元的大陣列301a和301b承載足夠的電源。
[0034]由于圖2的器件導(dǎo)致的S