本發(fā)明涉及半導(dǎo)體芯片存儲(chǔ)，具體地說(shuō)，特別涉及一種消除工藝、電壓和溫度對(duì)列選通脈沖寬度的影響，使其按照系統(tǒng)工作頻率改變的列選通信號(hào)控制電路。

背景技術(shù)：

1、計(jì)算機(jī)內(nèi)的數(shù)據(jù)以二進(jìn)制1或者0來(lái)表示，存儲(chǔ)器存儲(chǔ)數(shù)據(jù)的方式為，對(duì)于存儲(chǔ)陣列中的一個(gè)存儲(chǔ)單元，當(dāng)其中的電容被感應(yīng)到存在電荷時(shí)，即可用以表示二進(jìn)制的1，反之，則用以表示二進(jìn)制的0。在此基礎(chǔ)上，對(duì)存儲(chǔ)器的讀操作，本質(zhì)上也即感應(yīng)和判斷存儲(chǔ)陣列中某個(gè)存儲(chǔ)單元的電容中是否存在電荷，又或者是感應(yīng)該電容與位線之間的電荷差，而存儲(chǔ)器的寫操作，是通過(guò)刷新電路的方式重新對(duì)存儲(chǔ)單元的陣列進(jìn)行充電和放電。

2、存儲(chǔ)設(shè)備中包含數(shù)量眾多的存儲(chǔ)單元，這些存儲(chǔ)單元按照行列分布構(gòu)成存儲(chǔ)陣列。為了區(qū)分和表示這些存儲(chǔ)單元，系統(tǒng)為存儲(chǔ)陣列配置了行地址和列地址，行列地址分別指向一次數(shù)據(jù)讀寫操作所訪問(wèn)的行或者列，同時(shí)，也就用行地址和列地址唯一指向了陣列中的一個(gè)存儲(chǔ)單元。

3、一次讀寫操作的開始，需要首先激活行地址和列地址。行地址用于選擇讀寫操作的行，列地址用于選擇讀寫操作對(duì)應(yīng)的列，當(dāng)列地址激活后，位線（bit?line）與存儲(chǔ)陣列的數(shù)據(jù)輸入輸出連通，并共享兩者之間的電荷。一次讀寫操作完畢后，再對(duì)存儲(chǔ)陣列中的數(shù)據(jù)進(jìn)行刷新，以等待下一次數(shù)據(jù)讀寫操作。

4、按照如上所述的存儲(chǔ)陣列結(jié)構(gòu)和數(shù)據(jù)讀寫方式，容易理解的是，為保證計(jì)算機(jī)中的數(shù)據(jù)讀寫的準(zhǔn)確，應(yīng)當(dāng)總是要求數(shù)據(jù)與地址之間實(shí)現(xiàn)映射，也即，地址信號(hào)和數(shù)據(jù)信號(hào)始終保持同步。如前所述，列地址激活時(shí)，位線才能與存儲(chǔ)陣列連通并共享電荷，據(jù)此，列選通信號(hào)csl的脈沖寬度（也即，選通信號(hào)的激活或者開啟時(shí)間）就顯得尤為重要，該脈沖寬度、信號(hào)激活時(shí)間應(yīng)當(dāng)與數(shù)據(jù)信號(hào)保持對(duì)應(yīng)。

5、現(xiàn)有技術(shù)下，列選通信號(hào)的脈沖寬度普遍采用延遲電路來(lái)控制。延遲電路的作用，是為系統(tǒng)實(shí)現(xiàn)固定的延遲時(shí)間，通過(guò)延遲電路輸出的固定時(shí)間延遲信號(hào)，列選通信號(hào)的脈沖寬度被維持在相同的開啟時(shí)長(zhǎng)和開啟間隔內(nèi)。然而，存儲(chǔ)器（例如dram）往往又需要能夠支持在不同的工作頻率下運(yùn)行，理論上，系統(tǒng)會(huì)要求在不同工作頻率下，選通信號(hào)的開啟時(shí)間和時(shí)長(zhǎng)仍然按照延遲電路輸出的延遲時(shí)間保持一致。但同時(shí)，另一個(gè)方面的問(wèn)題是，實(shí)現(xiàn)延遲電路的元器件（例如偶數(shù)個(gè)反向器組成的延遲電路），在執(zhí)行過(guò)程中易受工藝、電壓和溫度的變化影響，這會(huì)導(dǎo)致延遲電路在不同pvt環(huán)境下輸出的延遲時(shí)間并不總是相同的，而延遲電路輸出的延遲時(shí)間的波動(dòng)，也即直接影響選通信號(hào)的開啟和維持時(shí)長(zhǎng)，最終致使選通地址和數(shù)據(jù)之間的失配。

6、因此，應(yīng)當(dāng)對(duì)吸納有技術(shù)下列選通信號(hào)的控制方式進(jìn)行改進(jìn)，以解決現(xiàn)有技術(shù)的上述技術(shù)問(wèn)題。

技術(shù)實(shí)現(xiàn)思路

1、有鑒于此，本發(fā)明提供了一種，至少解決上述問(wèn)題之一。

2、為解決以上技術(shù)問(wèn)題，本發(fā)明提供的一種列選通信號(hào)控制電路，該電路包括至少一個(gè)觸發(fā)器，該觸發(fā)器以所述讀寫命令為數(shù)據(jù)輸入；時(shí)鐘信號(hào)，該時(shí)鐘信號(hào)為應(yīng)對(duì)系統(tǒng)頻率而呈現(xiàn)變化的控制信號(hào)，所述時(shí)鐘信號(hào)作為使能信號(hào)并被接至所述觸發(fā)器的使能端，其中，所述觸發(fā)器根據(jù)所述時(shí)鐘信號(hào)輸出一路選通開啟信號(hào)，該選通開啟信號(hào)被接至所述列解碼器，以使得所述列解碼器根據(jù)所述選通開啟信號(hào)輸出列選通信號(hào)。

3、作為本方案較佳實(shí)施例的一種更優(yōu)選的，一路列地址信號(hào)和一路讀寫命令信號(hào)，并用于通過(guò)列解碼器輸出列選通信號(hào)，其中，該控制電路還包括至少兩個(gè)觸發(fā)器，前級(jí)所述觸發(fā)器以所述讀寫命令為數(shù)據(jù)輸入，且前級(jí)觸發(fā)器的輸出作為后級(jí)觸發(fā)器的輸入，其中，兩觸發(fā)器分別輸出兩路信號(hào)，定義為第一信號(hào)和第二信號(hào)，所述第一信號(hào)和第二信號(hào)被接至邏輯門『或』，以得到第一控制信號(hào)，該第一控制信號(hào)被接至列解碼器，以使得所述列解碼器根據(jù)一路所述第一控制信號(hào)輸出列選通信號(hào)。

4、作為本方案的一種較優(yōu)選地，還包括延遲比較電路，該延遲比較電路的輸出作為所述列解碼器的輸入，所述延遲比較電路由一路延遲電路和一路比較電路組合以形成，所述延遲電路對(duì)所述第一控制信號(hào)進(jìn)行延遲，以已得到第二控制信號(hào)，所述比較電路對(duì)所述第一控制信號(hào)和第二控制信號(hào)進(jìn)行比較，以輸出脈沖寬度小于等于所述第一控制信號(hào)的第三控制信號(hào)，其中，所述比較電路包括一邏輯門『與』，該邏輯門『與』的兩路輸入分別為所述第一控制信號(hào)和所述第一控制信號(hào)被延遲后的第二控制信號(hào)。

5、作為本方案的進(jìn)一步優(yōu)選地，所述延遲電路包括第一延遲單元和第二延遲單元，以及配置在所述第一延遲單元的輸出和第二延遲單元的輸入之間的邏輯『與非』門，所述第一延遲單元的輸入為所述第一控制信號(hào)，第一延遲單元對(duì)所述第一控制信號(hào)按照預(yù)設(shè)的延遲時(shí)間進(jìn)行延遲；所述邏輯『與非』門的一路輸入為所述第一控制信號(hào)，另一路輸入為所述第一延遲單元的輸入，所述邏輯『與非』門輸出第一延遲信號(hào)，該第一延遲信號(hào)作為所述第二延遲單元的輸入，第二延遲單元的輸出為所述第二控制信號(hào)。

6、相較于現(xiàn)有技術(shù)，實(shí)施本發(fā)明所取得的有益技術(shù)效果為：

7、本方案首先采用計(jì)數(shù)器計(jì)數(shù)的方式，取代現(xiàn)有的延遲電路方式，以生成固定開啟時(shí)長(zhǎng)的列選通信號(hào)，尤其是，輸出的最終控制信號(hào)與工作頻率相關(guān)，避免了元器件因受工作環(huán)境變化影響，導(dǎo)致的列選通信號(hào)開啟時(shí)間變化帶來(lái)的一系列問(wèn)題。同時(shí)，為解決系統(tǒng)低頻工作時(shí)，因感應(yīng)放大器長(zhǎng)時(shí)間開啟帶來(lái)的功耗問(wèn)題，引入了延遲比較電路，縮小控制信號(hào)的脈沖寬度。

技術(shù)特征：

1.一種列選通信號(hào)控制電路，該電路包括一路列地址信號(hào)和一路讀寫命令信號(hào)，并用于通過(guò)列解碼器輸出列選通信號(hào)，其中，該控制電路還包括

2.根據(jù)權(quán)利要求1所述的列選通信號(hào)控制電路，其中，該控制電路包括：

3.根據(jù)權(quán)利要求2所述的列選通信號(hào)控制電路，其中，還包括延遲比較電路，該延遲比較電路的輸出作為所述列解碼器的輸入，所述延遲比較電路由一路延遲電路和一路比較電路組合以形成，所述延遲電路對(duì)所述第一控制信號(hào)進(jìn)行延遲，以得到第二控制信號(hào)，所述比較電路對(duì)所述第一控制信號(hào)和第二控制信號(hào)進(jìn)行比較，以輸出脈沖寬度小于等于所述第一控制信號(hào)的第三控制信號(hào)，其中，所述比較電路包括一邏輯門『與』，該邏輯門『與』的兩路輸入分別為所述第一控制信號(hào)和所述第一控制信號(hào)被延遲后的第二控制信號(hào)。

4.根據(jù)權(quán)利要求3所述的列選通信號(hào)控制電路，其中，所述延遲電路包括第一延遲單元和第二延遲單元，以及配置在所述第一延遲單元的輸出和第二延遲單元的輸入之間的邏輯『與非』門，

技術(shù)總結(jié)
提供一種列選通信號(hào)控制電路，該電路包括多個(gè)通過(guò)時(shí)鐘信號(hào)使能的觸發(fā)器，并輸出一路僅和系統(tǒng)工作頻率相關(guān)的控制信號(hào)，再通過(guò)延遲比較電路，將觸發(fā)器輸出的控制信號(hào)，與經(jīng)延遲后的控制信號(hào)進(jìn)行比較，根據(jù)邏輯『與』門的輸出，得到脈沖寬度小于等于原控制信號(hào)的輸出信號(hào)，以在系統(tǒng)低頻工作工況下，縮小列選通信號(hào)的脈沖寬度，這樣，在消除工藝、電壓和溫度對(duì)列選通信號(hào)開啟時(shí)間造成的影響的同時(shí)，降低系統(tǒng)低頻工作時(shí)，感應(yīng)放大器持續(xù)工作帶來(lái)的功耗。

技術(shù)研發(fā)人員：馬駿梁
受保護(hù)的技術(shù)使用者：浙江力積存儲(chǔ)科技有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2024/12/23