【】本發(fā)明涉及存儲(chǔ)器領(lǐng)域，尤其涉及一種存儲(chǔ)器測(cè)試電路。

背景技術(shù)

0、
背景技術(shù)：

1、在用于集成電路中的存儲(chǔ)器中，sram(靜態(tài)隨機(jī)存取存儲(chǔ)器)由bist(內(nèi)建自測(cè)試)電路確保存儲(chǔ)器的制造沒(méi)有問(wèn)題，eflash(embedded?flash，嵌入式閃存)廠商也會(huì)提供ip(intellectual?property)測(cè)試電路，otp(one?time?programable，一次性編程)存儲(chǔ)器這種一次性編程的存儲(chǔ)器則不需要專用的測(cè)試電路。ftp(few?time?program，幾次可編程)存儲(chǔ)器作為可多次編程的存儲(chǔ)器，它的很多性能有必要去測(cè)試，但是ip組件廠商只會(huì)提供ftp存儲(chǔ)器的性能指標(biāo)，卻缺少相應(yīng)專用測(cè)試電路。

2、因此，亟需提出一種新的技術(shù)方案來(lái)解決上述問(wèn)題。

技術(shù)實(shí)現(xiàn)思路

0、
技術(shù)實(shí)現(xiàn)要素：

1、本發(fā)明的目的之一在于提供一種存儲(chǔ)器測(cè)試電路，可以檢測(cè)存儲(chǔ)器在不同條件下的性能。

2、根據(jù)本發(fā)明的一個(gè)方面，本發(fā)明提供一種存儲(chǔ)器測(cè)試電路，其包括存儲(chǔ)器模塊，所述存儲(chǔ)模塊包括測(cè)試供電端、電流測(cè)試端、測(cè)試接口、存儲(chǔ)器、選擇器、測(cè)試邏輯模塊和控制模塊，所述測(cè)試接口與所述測(cè)試邏輯模塊相連，所述電流測(cè)試端與所述存儲(chǔ)器相連，在所述存儲(chǔ)模塊處于工作模式下時(shí)，所述選擇器將所述存儲(chǔ)器和所述控制模塊連接，通過(guò)測(cè)試命令使得所述存儲(chǔ)模塊進(jìn)入測(cè)試模式，在所述存儲(chǔ)模塊處于測(cè)試模式下時(shí)，所述測(cè)試供電端給所述存儲(chǔ)器供電，所述選擇器將所述測(cè)試邏輯模塊和所述存儲(chǔ)器連接，通過(guò)所述測(cè)試接口與所述測(cè)試邏輯模塊進(jìn)行串行通訊實(shí)現(xiàn)對(duì)所述存儲(chǔ)模塊的測(cè)試。

3、與現(xiàn)有技術(shù)相比，本發(fā)明在所述存儲(chǔ)模塊處于工作模式下時(shí)，所述選擇器將所述存儲(chǔ)器和所述控制模塊連接，在所述存儲(chǔ)模塊處于測(cè)試模式下時(shí)，所述測(cè)試供電端給所述存儲(chǔ)器供電，所述選擇器將所述測(cè)試邏輯模塊和所述存儲(chǔ)器連接，通過(guò)所述測(cè)試接口與所述測(cè)試邏輯模塊進(jìn)行串行通訊實(shí)現(xiàn)對(duì)所述存儲(chǔ)模塊的測(cè)試，從而，可以檢測(cè)存儲(chǔ)器在不同條件下的性能。

技術(shù)特征：

1.一種存儲(chǔ)器測(cè)試電路，其特征在于，其包括存儲(chǔ)器模塊，

2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器測(cè)試電路，其特征在于，

3.根據(jù)權(quán)利要求2所述的存儲(chǔ)器測(cè)試電路，其特征在于，

4.根據(jù)權(quán)利要求1所述的存儲(chǔ)器測(cè)試電路，其特征在于，所述測(cè)試接口包括串行時(shí)鐘端、串行輸入端和串行輸出端，

5.根據(jù)權(quán)利要求4所述的存儲(chǔ)器測(cè)試電路，其特征在于，

6.根據(jù)權(quán)利要求5所述的存儲(chǔ)器測(cè)試電路，其特征在于，在所述測(cè)試模式下，對(duì)所述存儲(chǔ)器進(jìn)行電流檢測(cè)測(cè)試包括：

7.根據(jù)權(quán)利要求5所述的存儲(chǔ)器測(cè)試電路，其特征在于，在所述測(cè)試模式下，對(duì)所述存儲(chǔ)器進(jìn)行內(nèi)部時(shí)鐘測(cè)試包括：

8.根據(jù)權(quán)利要求5所述的存儲(chǔ)器測(cè)試電路，其特征在于，所述存儲(chǔ)器擦除測(cè)試包括存儲(chǔ)器批量擦除測(cè)試、存儲(chǔ)器特定地址擦除測(cè)試，

9.根據(jù)權(quán)利要求5所述的存儲(chǔ)器測(cè)試電路，其特征在于，

10.根據(jù)權(quán)利要求5所述的存儲(chǔ)器測(cè)試電路，其特征在于，

11.根據(jù)權(quán)利要求4所述的存儲(chǔ)器測(cè)試電路，其特征在于，

技術(shù)總結(jié)
本發(fā)明提供一種存儲(chǔ)器測(cè)試電路，其包括存儲(chǔ)器模塊。所述存儲(chǔ)模塊包括測(cè)試供電端、電流測(cè)試端、測(cè)試接口、存儲(chǔ)器、選擇器、測(cè)試邏輯模塊和控制模塊，所述測(cè)試接口與所述測(cè)試邏輯模塊相連，所述電流測(cè)試端與所述存儲(chǔ)器相連。在所述存儲(chǔ)模塊處于工作模式下時(shí)，所述選擇器將所述存儲(chǔ)器和所述控制模塊連接。通過(guò)測(cè)試命令使得所述存儲(chǔ)模塊進(jìn)入測(cè)試模式，在所述存儲(chǔ)模塊處于測(cè)試模式下時(shí)，所述測(cè)試供電端給所述存儲(chǔ)器供電，所述選擇器將所述測(cè)試邏輯模塊和所述存儲(chǔ)器連接，通過(guò)所述測(cè)試接口與所述測(cè)試邏輯模塊進(jìn)行串行通訊實(shí)現(xiàn)對(duì)所述存儲(chǔ)模塊的測(cè)試。這樣，可以檢測(cè)所述存儲(chǔ)器在不同條件的性能，篩選出達(dá)不到各項(xiàng)性能指標(biāo)的芯片，以此節(jié)省后續(xù)封裝成本。

技術(shù)研發(fā)人員：王曉衛(wèi),李京,李兆升,肖思龍
受保護(hù)的技術(shù)使用者：美新半導(dǎo)體（無(wú)錫）有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/1/28