本公開涉及半導體，特別是涉及一種數(shù)據(jù)處理電路及存儲器。

背景技術(shù)：

1、隨著當今科學技術(shù)的不斷發(fā)展，半導體器件被廣泛地應用于各種電子設(shè)備和電子產(chǎn)品。例如，動態(tài)隨機存取存儲器(dynamic?random?access?memory，dram)，靜態(tài)隨機存取存儲器(static?random-access?memory，sram)以及nand存儲器等，都是計算機中常用的半導體存儲器件。

2、在每次對存儲器進行讀取過程中，每條數(shù)據(jù)總線傳輸一位(bit)數(shù)據(jù)。若一次讀取128bits數(shù)據(jù)，就需要128條數(shù)據(jù)總線。這些數(shù)據(jù)總線占用了較多的線道資源，不利于存儲器的小型化，并且會增大其它線路布局難度。

技術(shù)實現(xiàn)思路

1、有鑒于此，本公開實施例提供一種數(shù)據(jù)處理電路及存儲器。

2、第一方面，本公開實施例提供了一種數(shù)據(jù)處理電路，包括：

3、時鐘生成電路，所述時鐘生成電路用于生成多個時鐘信號；所述時鐘信號包括多個具有第一脈寬的第一有效脈沖，所述多個時鐘信號依次延遲，且相鄰兩個所述時鐘信號之間的延遲時長等于所述第一脈寬；

4、壓縮信號生成電路，與所述時鐘生成電路連接，所述壓縮信號生成電路用于根據(jù)所述多個時鐘信號生成多個壓縮信號；

5、數(shù)據(jù)總線驅(qū)動電路，與所述壓縮信號生成電路連接，所述數(shù)據(jù)總線驅(qū)動電路用于接收多位數(shù)據(jù)，并根據(jù)所述多個壓縮信號對所述多位數(shù)據(jù)進行壓縮；其中，壓縮后的每位所述數(shù)據(jù)的傳輸時長等于所述第一脈寬。

6、第二方面，本公開實施例提供了一種存儲器，包括：

7、存儲陣列，所述存儲陣列用于存儲數(shù)據(jù)；

8、外圍電路，包括如本公開第一個方面中任一項所述的數(shù)據(jù)處理電路，所述數(shù)據(jù)處理電路用于對從所述存儲陣列讀出的所述數(shù)據(jù)進行處理。

9、本公開實施例中，將時鐘信號的第一有效脈沖的第一脈寬設(shè)置為等于壓縮后的每位數(shù)據(jù)的傳輸時長，并且時鐘信號的數(shù)量為多個，使得可以通過較為簡單的邏輯運算生成多個壓縮信號，從而可以降低壓縮信號生成電路的復雜度，節(jié)約布局空間。而且由于時鐘信號包括多個第一有效脈沖，那么壓縮信號也可包括多個有效脈沖，使得壓縮信號在除有效脈沖的其它時間內(nèi)為低電平，從而降低數(shù)據(jù)處理電路的功耗。另一方面，本公開實施例提供的數(shù)據(jù)處理電路能夠?qū)?shù)據(jù)進行壓縮，從而可以節(jié)約數(shù)據(jù)總線的數(shù)量，節(jié)約數(shù)據(jù)總線對金屬導線的使用面積，利于器件的小型化，并能降低金屬導電層布線的難度。

技術(shù)特征：

1.一種數(shù)據(jù)處理電路，其特征在于，包括：

2.根據(jù)權(quán)利要求1所述的數(shù)據(jù)處理電路，其特征在于，所述多個時鐘信號包括：第一時鐘信號和第二時鐘信號；

3.根據(jù)權(quán)利要求2所述的數(shù)據(jù)處理電路，其特征在于，所述時鐘生成電路包括：

4.根據(jù)權(quán)利要求2所述的數(shù)據(jù)處理電路，其特征在于，所述壓縮信號包括多級壓縮信號，所述多級壓縮信號的有效脈沖的寬度按照級數(shù)依次減小，其中，最后一級所述壓縮信號的有效脈沖的寬度等于所述第一脈寬。

5.根據(jù)權(quán)利要求4所述的數(shù)據(jù)處理電路，其特征在于，所述數(shù)據(jù)總線驅(qū)動電路包括多級驅(qū)動電路，所述多級驅(qū)動電路與所述多級壓縮信號一一對應；

6.根據(jù)權(quán)利要求5所述的數(shù)據(jù)處理電路，其特征在于，每級所述壓縮信號的數(shù)量為多個，同一級的多個所述壓縮信號之間依次延遲，且同一級的相鄰兩個所述壓縮信號之間的延遲時長等于所述壓縮信號的有效脈沖的寬度；

7.根據(jù)權(quán)利要求6所述的數(shù)據(jù)處理電路，其特征在于，所述多個壓縮信號包括兩個第一級壓縮信號和兩個第二級壓縮信號；

8.根據(jù)權(quán)利要求7所述的數(shù)據(jù)處理電路，其特征在于，所述數(shù)據(jù)總線驅(qū)動電路包括：

9.根據(jù)權(quán)利要求7所述的數(shù)據(jù)處理電路，其特征在于，所述壓縮信號生成電路包括：

10.根據(jù)權(quán)利要求7所述的數(shù)據(jù)處理電路，其特征在于，所述壓縮信號生成電路還包括：

11.根據(jù)權(quán)利要求2所述的數(shù)據(jù)處理電路，其特征在于，所述數(shù)據(jù)處理電路還包括：

12.根據(jù)權(quán)利要求11所述的數(shù)據(jù)處理電路，其特征在于，所述使能信號生成電路包括第五反相器、串聯(lián)的奇數(shù)個第六反相器、第三觸發(fā)器和第三或非門；

13.根據(jù)權(quán)利要求11所述的數(shù)據(jù)處理電路，其特征在于，所述數(shù)據(jù)處理電路還包括：

14.根據(jù)權(quán)利要求13所述的數(shù)據(jù)處理電路，其特征在于，

15.一種存儲器，其特征在于，包括：

技術(shù)總結(jié)
本公開實施例提供了一種數(shù)據(jù)處理電路及存儲器，該數(shù)據(jù)處理電路包括：時鐘生成電路，所述時鐘生成電路用于生成多個時鐘信號；所述時鐘信號包括多個具有第一脈寬的第一有效脈沖，所述多個時鐘信號之間依次延遲，且相鄰兩個所述時鐘信號之間的延遲時長等于所述第一脈寬；壓縮信號生成電路，與所述時鐘生成電路連接，所述壓縮信號生成電路用于根據(jù)所述多個時鐘信號生成多個壓縮信號；數(shù)據(jù)總線驅(qū)動電路，與所述壓縮信號生成電路連接，所述數(shù)據(jù)總線驅(qū)動電路用于接收多位數(shù)據(jù)，并根據(jù)所述多個壓縮信號對所述多位數(shù)據(jù)進行壓縮；其中，壓縮后的每位所述數(shù)據(jù)的傳輸時長等于所述第一脈寬。

技術(shù)研發(fā)人員：王子健
受保護的技術(shù)使用者：長鑫科技集團股份有限公司
技術(shù)研發(fā)日：
技術(shù)公布日：2025/1/28