本發(fā)明總體上涉及磁器件與集成電路領域，更特別地，涉及一種可編程多功能自旋邏輯電路，其可以與現(xiàn)有的cmos集成電路兼容。在一些實施例中，該可編程多功能自旋邏輯電路還可兼具邏輯運算和非易失性存儲這兩種功能。

背景技術：

磁性隧道結(jié)的重用應用之一是磁邏輯器件，也稱為自旋邏輯器件。與普通的半導體邏輯器件相比，自旋邏輯器件具有高操作頻率、無限重配次數(shù)、邏輯信息的非易失性、防輻射、與磁隨機存取存儲器(mram)兼容等優(yōu)點，因此被認為是替代傳統(tǒng)半導體邏輯器件的下一代邏輯器件的有力候選者，得到了廣泛和熱烈的研究。

第一代自旋邏輯器件利用奧斯特磁場來翻轉(zhuǎn)磁性隧道結(jié)中的自由磁層的磁矩。具體而言，在磁性隧道結(jié)的上方和/或下方形成一條或彼此垂直的兩條電流線。當電流流過該電流線時，其產(chǎn)生的奧斯特磁場可以用于翻轉(zhuǎn)自由層的磁矩。然而，這種翻轉(zhuǎn)方式具有效率低、功耗大的缺點，并且奧斯特磁場可能影響周圍的器件，因此很少被實際使用。

第二代自旋邏輯器件利用自旋轉(zhuǎn)矩轉(zhuǎn)移(stt)效應來翻轉(zhuǎn)磁性隧道結(jié)中的自由磁層的磁矩。具體而言，流經(jīng)磁性隧道結(jié)的電流可被參考鐵磁層極化成自旋極化電流，自旋極化電流進而可以改變自由鐵磁層的磁矩。然而，在這種翻轉(zhuǎn)方式中，翻轉(zhuǎn)電流需要流經(jīng)磁性隧道結(jié)，容易意外擊穿隧道結(jié)，因此也難以被實際使用。

目前，正在熱烈研究的是第三代自旋邏輯器件，其包括緊鄰磁性隧道結(jié)的自由磁層形成的自旋霍爾效應(she)層。當面內(nèi)電流流過she層時，產(chǎn)生自旋流，其與和面內(nèi)電流在相同方向上(平行或反平行)的奧斯特磁場或者等效磁場協(xié)同作用，即可翻轉(zhuǎn)自由磁層的磁矩。等效磁場可以由自由磁層本身的磁晶各向異性產(chǎn)生，或者可以由單獨形成的偏置磁場產(chǎn)生。因此，在第三代自旋邏輯器件中，可以完全避免對奧斯特磁場的需求，實現(xiàn)純電流驅(qū)動，并且翻轉(zhuǎn)電流不必流經(jīng)磁性隧道結(jié)，從而不會導致磁性隧道結(jié)的意外擊穿。也就是說，第三代自旋邏輯器件能避免第一和第二代自旋邏輯器件的缺陷，并且結(jié)構(gòu)簡單，因此被認為是可實用化的自旋邏輯器件的最佳候選。在下面列出的非專利文獻1-3和專利文獻4-9中，已經(jīng)提出了多種第三代自旋邏輯器件，并且通過配置單個磁性隧道結(jié)，可以實現(xiàn)至少五種布爾邏輯，即邏輯“與”、“非”、“或”、“與非”和“或非”。

然而，在將這些自旋邏輯器件應用到現(xiàn)代集成電路中時，仍面臨許多挑戰(zhàn)。例如，自旋邏輯器件的邏輯輸入為具有一定大小或方向要求的電流，其邏輯輸出為與磁性隧道結(jié)的平行和反平行磁化狀態(tài)對應的低電阻和高電阻，而現(xiàn)代集成電路中的半導體邏輯電路的輸入和輸出為邏輯電平，因此二者存在兼容性問題。此外，由于自旋邏輯器件的邏輯輸入和輸出的特殊形式，多個自旋邏輯器件的級聯(lián)也不像傳統(tǒng)半導體邏輯電路那樣簡單方便。

因此，還需要一種自旋邏輯電路，其能夠?qū)崿F(xiàn)自旋邏輯器件與現(xiàn)代集成電路的兼容。

文獻列表：

非專利文獻：

[1]hanxf,wenzc,wangy,etal.nano-scalepatternedmagnetictunneljunctionanditsdeviceapplications[j].aappsbulletin,2008,18(6)；

[2]zhangx,wanch,yuanzh,etal.electricalcontroloverperpendicularmagnetizationswitchingdrivenbyspin-orbittorques[j].phys.rev.b2016,94(17):174434；

[3]zhangx,wanch,yuanzh,etal.experimentaldemonstrationofprogrammablemulti-functionalspinlogiccellbasedonspinhalleffect[j].journalofmagnetism&magneticmaterials,2017,428:401-405；

專利文獻：

[4]中國發(fā)明專利申請200910076048.x，題為“一種磁性隨機存儲器、磁性邏輯器件和自旋微波振蕩器”，發(fā)明人為陳軍養(yǎng)、劉東屏、溫振超、韓秀峰、張曙豐，申請人為中國科學院物理研究所；

[5]中國發(fā)明專利申請201510574526.5，題為“電流驅(qū)動型磁隨機存取存儲器和自旋邏輯器件”，發(fā)明人為萬蔡華、張軒、韓秀峰，申請人為中國科學院物理研究所；

[6]中國發(fā)明專利申請201610064129.8，題為“自旋邏輯器件和包括其的電子設備”，發(fā)明人為張軒、萬蔡華、韓秀峰，申請人為中國科學院物理研究所；

[7]中國發(fā)明專利申請201610190767.4，題為“可編程自旋邏輯器件和包括其的電子設備”，發(fā)明人為韓秀峰、張軒、萬蔡華，申請人為中國科學院物理研究所；

[8]中國發(fā)明專利申請201710093931.4，題為“磁性隧道結(jié)及包括其的磁器件和電子設備”，發(fā)明人為韓秀峰、萬蔡華、張軒，申請人為中國科學院物理研究所；

[9]美國發(fā)明專利申請15/256,262，題為“spinlogicdeviceandelectronicequipmentincludingsame”，發(fā)明人為韓秀峰、萬蔡華、張軒，申請人為中國科學院物理研究所。

技術實現(xiàn)要素：

根據(jù)一示例性實施例，一種自旋邏輯電路可包括：自旋邏輯單元；第一和第二輸入控制器，分別響應于各自所接收的輸入邏輯電平信號向所述自旋邏輯單元提供第一和第二電流輸入；以及讀取電路，用于讀取所述第一自旋邏輯單元的電阻狀態(tài)并且將其轉(zhuǎn)換成相應的輸出邏輯電平信號。

在一些示例中，所述自旋邏輯單元包括具有自由磁層、勢壘層和參考磁層的磁性隧道結(jié)，以及設置在所述自由磁層的與所述勢壘層相反的一側(cè)并且直接接觸所述自由磁層的自旋霍爾效應層，所述第一和第二電流輸入是流經(jīng)所述自旋霍爾效應層的面內(nèi)電流，所述讀取電路施加流經(jīng)所述磁性隧道結(jié)的讀取電流以讀取所述磁性隧道結(jié)的電阻狀態(tài)。

在一些示例中，所述第一和第二輸入控制器中的每個包括：第一p型晶體管和第一n型晶體管，串聯(lián)連接在電源電壓和地之間；以及第二p型晶體管和第二n型晶體管，串聯(lián)連接在電源電壓和地之間，其中，所述自旋邏輯單元連接到所述第一p型晶體管和第一n型晶體管之間的中間節(jié)點以及所述第二p型晶體管和第二n型晶體管之間的中間節(jié)點以接收一電流輸入，所述輸入邏輯電平信號用于控制所述第一p型晶體管、第一n型晶體管、第二p型晶體管和第二n型晶體管的導通和關斷以控制所述電流輸入的方向。

在一些示例中，所述第一和第二輸入控制器中的每個還包括反相器、第一與非門和第二與非門，所述輸入邏輯電平信號經(jīng)所述反相器反相后提供給所述第一p型晶體管的控制端，與禁用信號經(jīng)所述第一與非門后提供給所述第一n型晶體管的控制端，直接提供給所述第二p型晶體管的控制端，被反相后與禁用信號經(jīng)所述第二與非門后提供給所述第二n型晶體管的控制端，以控制所述第一p型晶體管、第一n型晶體管、第二p型晶體管和第二n型晶體管的導通和關斷。

在一些示例中，所述第一和第二輸入控制器中的每個還包括復用器，所述輸入邏輯電平信號與初始化信號通過所述復用器被選擇性提供給所述晶體管的控制端。

在一些示例中，所述讀取電路包括：電流鏡，提供分別流經(jīng)所述自旋邏輯單元中的磁性隧道結(jié)和參考電阻器的彼此相同的第一電流和第二電流，所述參考電阻器的電阻值介于所述磁性隧道結(jié)的平行態(tài)電阻和反平行態(tài)電阻之間；以及比較器，比較所述磁性隧道結(jié)和所述參考電阻器的電阻以輸出相應的邏輯電平信號。

在一些示例中，所述自旋邏輯電路配置為執(zhí)行“a|b”、“a&b”、“a”、“b”、“0”、“1”布爾邏輯運算，其中“a”與“b”表示參與邏輯運算的變量。

在一些示例中，所述自旋邏輯電路包括級聯(lián)連接的多個單位單元，每個單位單元都包括所述自旋邏輯單元、所述第一和第二輸入控制器、以及所述讀取電路，且上一個單位單元的輸出邏輯電平信號用作下一個單位單元的輸入邏輯電平信號。

在一些示例中，所述自旋邏輯電路配置為執(zhí)行“a⊕b”、“a⊙b”布爾邏輯運算，其中“a”與“b”表示參與邏輯運算的變量。

根據(jù)另一示例性實施例，一種自旋邏輯電路可包括：多個自旋邏輯單元成行和列排列而成的陣列，每行中的自旋邏輯單元串聯(lián)連接在行輸入線中以接收行輸入電流，每列中的自旋邏輯單元串聯(lián)連接在列輸入線中以接收列輸入電流，且每個自旋邏輯單元在行讀取線和列讀取線的交叉位置處連接在行讀取線和列讀取線之間以接收讀取電流；行輸入控制器，連接到所述行輸入線以控制所述行輸入電流；列輸入控制器，連接到所述列輸入線以控制所述列輸入電流；行讀取控制器和列讀取控制器，分別連接到所述行讀取線和所述列讀取線以控制所述讀取電流；以及陣列控制器，用于控制所述行輸入控制器、列輸入控制器、行讀取控制器和列讀取控制器的操作，其中，所述行輸入控制器和所述列輸入控制器每個中都包括一個或多個輸入控制器，所述輸入控制器將所接收到的邏輯電平信號轉(zhuǎn)換為所述自旋邏輯單元所需的輸入電流，且其中，所述行讀取控制器和列讀取控制器中的至少一個中包括一個或多個讀取電路，所述讀取電路將所述自旋邏輯單元的電阻狀態(tài)轉(zhuǎn)換成相應的邏輯電平信號。

在一些示例中，所述自旋邏輯電路還配置為執(zhí)行存儲功能。

本發(fā)明的另一些示例性實施例還提供一種電子設備，其可包括上述自旋邏輯電路中的任一種。所述電子設備可以是手機、膝上計算機、臺式計算機、平板計算機、媒體播放器、個人數(shù)字助理、或者穿戴式電子設備。

本發(fā)明的上述和其他特征和優(yōu)點將從下面對具體實施例的描述變得更顯而易見。

附圖說明

圖1a示出一種自旋邏輯單元的側(cè)視圖；

圖1b示出圖1a所示的自旋邏輯單元的俯視圖；

圖2示出根據(jù)本發(fā)明一實施例的自旋邏輯電路的電路圖；

圖3示出根據(jù)本發(fā)明一實施例的輸入控制電路的電路圖；

圖4示出根據(jù)本發(fā)明一實施例的讀取電路的電路圖；

圖5示出根據(jù)本發(fā)明另一實施例的自旋邏輯電路的電路圖；

圖6示出根據(jù)本發(fā)明另一實施例的自旋邏輯電路的電路圖；

圖7示出根據(jù)本發(fā)明一實施例的多功能自旋邏輯存儲一體化電路陣列的框圖。

具體實施方式

下面將參照附圖描述本發(fā)明的示例性實施例。

圖1a示出一種典型的第三代自旋邏輯單元的側(cè)視圖，圖1b示出圖1a所示的自旋邏輯單元的俯視圖。如圖1a和圖1b所示，該自旋邏輯單元，也稱為可編程多功能自旋邏輯單元(programmablemulti-functionalspinlogiccell,pmslc)，包括由自由磁層12、勢壘層14和參考磁層16構(gòu)成的磁性隧道結(jié)(mtj)。當然可理解的是，磁性隧道結(jié)還可以包括其他結(jié)構(gòu)，例如用于釘扎參考磁層16的磁矩的反鐵磁釘扎層等。自旋霍爾效應(she)層10與自由磁層12相接觸。she層10可具有彼此交叉(優(yōu)選垂直)的四個連接端子，即用于施加第一面內(nèi)電流ia的端子q和端子p，以及用于施加第二面內(nèi)電流ib的端子m和端子n。電流ia和ib可具有預定的大小或者方向，以用作邏輯輸入。而且，通過輸入特定的電流ia和ib，可以設置自由磁層12的磁矩，從而對自旋邏輯單元進行編程或者復位操作。此外，pmslc的上下兩端可連接到用于施加流經(jīng)mtj的讀取電流ir的端子s和端子t。讀取電流ir可以讀取mtj的電阻狀態(tài)，其作為邏輯輸出被輸出。自由磁層12可受到磁層h的作用，磁場h可以是電流布線(未示出)產(chǎn)生的奧斯特場，也可以是等效磁場，例如通過自由磁層12的磁晶各向異性產(chǎn)生的等效磁場，或者由具有偏置作用的she層10(例如irmn、ptmn、aumn)施加的偏置磁場，或者通過形成在she層10的與自由磁層12相反一側(cè)的偏置磁層(未示出)向自由磁層12施加的等效磁場。為了便于理解，下面將磁場h稱為等效磁場，但是應理解其也包括奧斯特場的情況。圖1b示出了等效磁場h可以設置在與輸入電流交叉的x軸方向(包括正x和負x方向)和y軸方向(包括正y和負y方向)上。應理解，等效磁場h的方向也可以被調(diào)節(jié)。

圖1a和1b所示的自旋邏輯單元已在前述非專利文獻1-3和專利文獻4-9中有所描述，其可以通過適當?shù)呐渲枚鴮崿F(xiàn)5種基本邏輯功能，包括“a|b”，“a&b”，和其中字母“a”與“b”代表參與邏輯運算的變量。例如，非專利文獻3以及專利文獻5中都詳細描述了這些邏輯操作過程，因此這里不再詳細描述。

下面將基于圖1a和1b所示的自旋邏輯單元來描述根據(jù)本發(fā)明的示例性實施例的自旋邏輯電路。但是應理解，本發(fā)明的原理亦可應用到具有其他結(jié)構(gòu)的自旋邏輯單元，包括但不限于第三代自旋邏輯單元。例如，本領域技術人員基于下面的教導可以意識到，通過對這里描述的實施例的一些修改，這些實施例中的電路亦可應用于第一代自旋邏輯單元。因此，本發(fā)明的范圍不限于這些實施例。

圖2示出根據(jù)本發(fā)明一實施例的自旋邏輯電路的電路圖。如圖2所示，自旋邏輯單元pmslc，其可以是例如上面描述的自旋邏輯單元，其端子o和p可連接到第一輸入控制器22以接收第一輸入電流ia，其端子m和n可以連接到第二輸入控制器24以接收第二輸入電流ib。此外，第一輸入控制器22和第二輸入控制器24可以分別接收邏輯輸入信號in1和in2，并且基于邏輯輸入信號in1和in2來產(chǎn)生相應的電流ia和ib?？梢岳斫猓壿嬢斎胄盘杋n1和in2可以是現(xiàn)有cmos集成電路中常用的邏輯電平電壓信號，其高低電平電壓可對應于邏輯“1”和“0”；而電流ia和ib可以是滿足自旋邏輯單元pmslc要求的邏輯輸入電流信號，其可以具有特定的方向或者大小以代表邏輯“1”和“0”。這樣，在自旋邏輯單元pmslc的上游就實現(xiàn)了與現(xiàn)有cmos集成電路的兼容。還可以理解的是，第一輸入控制器22和第二輸入控制器24可以具有相同的結(jié)構(gòu)，其將在下面再詳細描述。

繼續(xù)參照圖2，自旋邏輯單元pmslc的端子s和t還連接到第一讀取電路26，第一讀取電路26讀取自旋邏輯單元pmslc的電阻狀態(tài)，例如高電阻和低電阻，并且將其轉(zhuǎn)換為對應的邏輯電平電壓信號，作為輸出信號out1輸出。這樣，在自旋邏輯單元pmslc的下游也實現(xiàn)了與現(xiàn)有cmos集成電路的兼容。因此，利用圖2所示的電路，就能實現(xiàn)自旋邏輯器件與現(xiàn)有的cmos集成電路的良好兼容。

圖3示出根據(jù)本發(fā)明一實施例的輸入控制器電路的電路圖，其可以應用到例如圖2所示的第一和第二輸入控制器22和24中。如圖3所示，第一p型晶體管mp0和第一n型晶體管mn0可串聯(lián)連接在電源電壓和地電壓之間，自旋邏輯單元pmslc的一個輸入端子，例如端子m，可以連接在第一p型晶體管mp0和第一n型晶體管mn0之間的中間節(jié)點處。第二p型晶體管mp1和第二n型晶體管mn1也可串聯(lián)連接在電源電壓和地電壓之間，自旋邏輯單元pmslc的一個相應輸入端子，例如端子n，可以連接在第二p型晶體管mp1和第二n型晶體管mn1之間的中間節(jié)點處。這樣，通過控制這四個晶體管的導通和關斷，即可控制流經(jīng)端子m和n的電流ia的方向。在一些實施例中，可以將例如沿一個方向的電流ia定義為邏輯輸入“1”，將相反方向的電流ia定義為邏輯輸入“0”。

具體而言，在執(zhí)行邏輯輸入期間，禁用信號disable可以為低電平，即為“0”，此時，第一或非門nor0和第二或非門nor1相當于反相器。功能信號function可以為高電平，即為“1”，此時多路復選器“mux”將邏輯電平電壓信號in作為輸出信號input。信號input可經(jīng)反相器變?yōu)?imgfile="bda0001261017570000081.gif"wi="113"he="67"img-content="drawing"img-format="gif"orientation="portrait"inline="no"/>后提供給第一p型晶體管mp0，可以直接提供給第二p型晶體管mp1，可以經(jīng)第一或非門nor0后提供給第一n型晶體管mn0，并且可以轉(zhuǎn)變?yōu)?imgfile="bda0001261017570000082.gif"wi="115"he="66"img-content="drawing"img-format="gif"orientation="portrait"inline="no"/>后再經(jīng)第二或非門nor1提供給第二n型晶體管mn1。如前所述，由于禁用信號disable為“0”，因此第一或非門nor0和第二或非門nor1相當于反相器。也就是說，提供給晶體管mp0、mn0的信號為提供給晶體管mp1、mn1的信號為input。這樣，當input信號為“1”時，晶體管mp0和mn1導通，晶體管mp1和mn0關斷，電流從端子m流到端子n；當input信號為“0”時，晶體管mp0和mn1關斷，晶體管mp1和mn0導通，電流從端子n流到端子m。

另一方面，當功能信號function為低電平，即為“0”時，多路復選器“mux”將初始化信號init作為輸出信號input。初始化信號init可以取決于自旋邏輯單元pmslc的初始化狀態(tài)，并且可以與另一路輸入信號(端子o和p上的輸入電流，未示出)相配合，以將自旋邏輯單元pmslc恢復到初始狀態(tài)。

如上所述，可以注意到，在執(zhí)行輸入操作和初始化操作期間，總有電流流過自旋邏輯單元pmslc，因此會產(chǎn)生一定的功耗。為了減小功耗，在不執(zhí)行上述操作期間，可以使disable信號為“1”，此時第一或非門nor0和第二或非門nor1的輸出均為“0”，使晶體管mn0和mn1均關閉，從而電流ia不能流過自旋邏輯單元pmslc，由此降低了功耗。優(yōu)選地，在執(zhí)行下面描述的讀取操作時，可以使disable信號為“1”，從而避免輸入和讀取操作之間的相互干擾。

圖4示出根據(jù)本發(fā)明一實施例的讀取電路的電路圖，其可用于例如圖2所示的自旋邏輯電路中的第一讀取電路26。如圖4所示，讀取電路可包括電流鏡32，其提供兩路相同的電流i1和i2。電流i1可被提供給自旋邏輯單元pmslc的讀取端子，即端子s和t；電流i2可被提供給參考電阻rref，參考電阻rref的阻值可以介于自旋邏輯單元pmslc的平行態(tài)電阻和反平行態(tài)電阻之間。然后，電流i1和i2共同經(jīng)使能晶體管34流入到地。這樣，自旋邏輯單元pmslc和參考電阻rref二者的下端具有相同的電勢，二者的上端的電勢取決于二者的電阻值(因為電流i1和i2是彼此相等的鏡像電流)。將自旋邏輯單元pmslc和參考電阻rref的上端連接到比較器36的兩個輸入。當自旋邏輯單元pmslc為平行態(tài)時，其上端的電壓小于參考電阻rref上端的電壓，比較器36的輸出out可以為高電平和低電平之一；當自旋邏輯單元pmslc為反平行態(tài)時，其上端的電壓大于參考電阻rref上端的電壓，比較器36的輸出out可以為高電平和低電平中的另一個。在執(zhí)行讀取操作時，使能晶體管34的控制信號sen可以為導通電平，以使得電流i1和i2流過使能晶體管34。當不執(zhí)行讀取操作時，使能晶體管34的控制信號sen可以為關斷電平，從而電流i1和i2不能流過使能晶體管34，由此節(jié)省了能耗。

下面結(jié)合圖2、圖3和圖4描述自旋邏輯電路的操作。開始時，禁用信號disable設置為“0”，使能晶體管34處于關斷狀態(tài)，功能信號function可以為“0”，此時復用器mux輸出初始化信號init。初始化信號init可將自旋邏輯單元pmslc設置為預定的初始狀態(tài)。然后，將功能信號function設置為“1”，從而邏輯電平電壓信號in被提供給晶體管mp0、mn0、mp1和mn1以控制流經(jīng)自旋邏輯單元pmslc的電流。第一輸入控制器22和第二輸入控制器24執(zhí)行類似的操作，即可控制流經(jīng)自旋邏輯單元pmslc的電流ia和ib的方向，從而完成輸入操作。

然后，禁用信號disable可以設置為“1”以使晶體管mn0和mn1關斷，而將使能晶體管34設置為導通，從而讀取自旋邏輯單元pmslc的電阻狀態(tài)，其通過第一讀取電路26轉(zhuǎn)變?yōu)檫壿嬰妷弘娖?，并且被輸出?/p>

通過使用上面的電路，自旋邏輯單元pmslc即可與現(xiàn)有cmos集成電路兼容。進而，還可以容易地實現(xiàn)兩個或更多個自旋邏輯單元pmslc的彼此連接，以組合成更復雜的邏輯電路。圖5示出根據(jù)本發(fā)明另一實施例的自旋邏輯電路的電路圖。如圖5所示，第一自旋邏輯單元pmslc_1的輸出可以被提供給下一級的第二自旋邏輯單元pmslc_2的第三輸入控制器28以用于控制第二自旋邏輯單元pmslc_2的一個邏輯輸入。圖6示出根據(jù)本發(fā)明另一實施例的自旋邏輯電路的電路圖。與圖5相比，圖6的電路還包括第三自旋邏輯單元pmslc_3和與之相關聯(lián)的第三輸入控制器42、第四輸入控制器44和第二讀取電路46。第三自旋邏輯單元pmslc_3的各方面可以與圖2所示的相同，因此這里不再重復描述。與圖5相比，圖6的第三自旋邏輯單元pmslc_3的輸出還可以用于控制第二自旋邏輯單元pmslc_2的第四輸入控制器48，進而控制第二自旋邏輯單元pmslc_2的另一個邏輯輸入。

如前所述，單個自旋邏輯單元pmslc可以實現(xiàn)5種基本邏輯功能，包括“a|b”，“a&b”，和其中字母“a”與“b”代表參與邏輯運算的變量，對應圖2中的ia與ib。下面將詳細說明除了這5種邏輯功能之外的基本邏輯功能的實現(xiàn)，包括像“異或”(a⊕b)和“同或”(a⊙b)這樣需要經(jīng)過多級基本邏輯運算的典型邏輯功能。

對于邏輯運算在非專利文獻[3]中已對a&b的實現(xiàn)進行詳細說明的基礎上，考慮設即，假設存在一個同ib幅值相同，方向相反的電流ic。該運算可等效為a&c。參考“a&b”運算中，(+x,-mz)的初始設定，其中+x為等效磁場h的方向，-mz對應于磁矩反平行(高電阻)設置，且+x方向之于ia與ib，等效于-y方向之于ia與ic，則該運算的初始設定為(-y,-mz)。因此，對pmslc施加-y方向的等效磁場，磁性狀態(tài)被初始化為-mz(邏輯“0”狀態(tài))。當ia＝ic，且電流方向為正時，即邏輯輸入為(1,0)，輸出體現(xiàn)為低電阻，即邏輯“1”；當電流方向為負時，即邏輯輸入為(0,1)，輸出體現(xiàn)為高電阻，即邏輯“0”。當ia＝-ic時，邏輯輸入(1,1)和(0,0)不能驅(qū)動單元改變其初始狀態(tài)-mz，輸出邏輯為“0”。具體真值表如下面的表1所示。

相似地，對于邏輯運算對pmslc施加+y方向的等效磁場，磁性狀態(tài)被初始化為-mz(邏輯“0”狀態(tài))。當ic＝ib，且電流方向為正時，即邏輯輸入為(0,1)，輸出體現(xiàn)為低電阻，即邏輯“1”；當電流方向為負時，即邏輯輸入為(1,0)，輸出體現(xiàn)為高電阻，即邏輯“0”。當ib＝-ic時，邏輯輸入(1,1)和(0,0)不能驅(qū)動單元改變其初始狀態(tài)-mz，輸出邏輯為“0”。具體真值表如表1所示。

對于對pmslc施加+y方向的等效磁場，磁性狀態(tài)被初始化為+mz(邏輯“1”狀態(tài))。當ic＝ib，且電流方向為正時，即邏輯輸入為(0,1)，輸出體現(xiàn)為低電阻，即邏輯“1”；當電流方向為負時，即邏輯輸入為(1,0)，輸出體現(xiàn)為高電阻，即邏輯“0”。當ic＝-ib時，邏輯輸入(1,1)和(0,0)不能驅(qū)動單元改變其初始狀態(tài)+mz，輸出邏輯為“1”。具體真值表如表1所示。

對于對pmslc施加-y方向的等效磁場，磁性狀態(tài)被初始化為+mz(邏輯“1”狀態(tài))。當ic＝ib，且電流方向為正時，即邏輯輸入為(1,0)，輸出體現(xiàn)為低電阻，即邏輯“1”；當電流方向為負時，即邏輯輸入為(0,1)，輸出體現(xiàn)為高電阻，即邏輯“0”。當ic＝-ib時，邏輯輸入(1,1)和(0,0)不能驅(qū)動單元改變其初始狀態(tài)+mz，輸出邏輯為“1”。具體真值表如表1所示。

對于“0”，對pmslc不施加等效磁場，磁性狀態(tài)被初始化為-mz(邏輯“0”狀態(tài))。初始化后將附圖所示的功能信號function保持為“0”，此時該電路則將輸入信號“input”阻擋住了，因而，此時無論輸入信號是什么，都無法改變當前邏輯輸出“1”。從而實現(xiàn)邏輯功能“0”。具體真值表如表1所示。

對于“1”，對pmslc不施加等效磁場，磁性狀態(tài)被初始化為+mz(邏輯“1”狀態(tài))。初始化后將附圖所示的功能信號function保持為“0”，此時該電路則將輸入信號“input”阻擋住了，因而，此時無論輸入信號是什么，都無法改變當前邏輯輸出“1”。從而實現(xiàn)邏輯功能“1”。具體真值表如表1所示。

對于“a”，對pmslc施加+x方向的等效磁場，磁性狀態(tài)被初始化為-mz(邏輯“0”狀態(tài))。這里，ia用作輸入通道，而ib在每個邏輯運算中固定為正電流。因此，當ia方向為正時，即邏輯輸入為1，輸出體現(xiàn)為低電阻，即邏輯“1”；當ia方向為負時，即邏輯輸入為0，輸出體現(xiàn)為高電阻，即邏輯“0”。具體真值表如表1所示。

對于“b”，對pmslc施加+x方向的等效磁場，磁性狀態(tài)被初始化為-mz(邏輯“0”狀態(tài))。這里，ib用作輸入通道，而ia在每個邏輯運算中固定為正電流。因此，當ib方向為正時，即邏輯輸入為1，輸出體現(xiàn)為低電阻，即邏輯“1”；當ib方向為負時，即邏輯輸入為0，輸出體現(xiàn)為高電阻，即邏輯“0”。具體真值表如表1所示。

利用對pmslc的級聯(lián)可以實現(xiàn)多步驟復雜邏輯功能，如異或(a⊕b)，同或(a⊙b)等。具體操作如下。

對于“a⊕b”，亦可表示為包含了三種邏輯操作，因此需要三個pmslc，例如圖6所示的pmslc_1、pmslc_2和pmslc_3。首先，對該電路進行編程，即對每個單元進行初始化以及環(huán)境配置：pmslc_1對應于邏輯，對pmslc_1施加+y方向的等效磁場，磁性狀態(tài)被初始化為-mz(邏輯“0”狀態(tài))；pmslc_3對應邏輯，對pmslc_3施加-y方向的等效磁場，磁性狀態(tài)被初始化為-mz(邏輯“0”狀態(tài))；pmslc_2對應“a|b”邏輯，對pmslc_2施加+x方向的等效磁場，磁性狀態(tài)被初始化為+mz(邏輯“1”狀態(tài))。順次進行邏輯運算，從而實現(xiàn)“a⊕b”功能。

對于“a⊙b”，同“a⊕b”類似。首先，對該電路進行編程，即對每個單元進行初始化以及環(huán)境配置：pmslc_1對應“a&b”邏輯，對pmslc_1施加+x方向的等效磁場，磁性狀態(tài)被初始化為-mz(邏輯“0”狀態(tài))；pmslc_3對應邏輯，對pmslc_3施加-x方向的等效磁場，磁性狀態(tài)被初始化為-mz(邏輯“0”狀態(tài))；pmslc_2對應“a|b”邏輯，對pmslc_2施加+x方向的等效磁場，磁性狀態(tài)被初始化為+mz(邏輯“1”狀態(tài))。順次進行邏輯運算，從而實現(xiàn)“a⊙b”功能。

表1列出了實現(xiàn)16種主要布爾邏輯的配置，包括等效磁場方向，初始磁性狀態(tài)，輸入電流以及對應的輸出結(jié)果。

表1

圖7示出將自旋邏輯單元pmslc擴展成陣列的一實施例的電路框圖。圖7示出了自旋邏輯單元pmslc的3×3陣列作為示例，應理解，該陣列也可以包括其他數(shù)目的陣列，而且陣列的行數(shù)和列數(shù)可以相等或不等。每行中的pmslc可以串聯(lián)連接到行輸入線ri1-ri3，每列中的pmslc可串聯(lián)連接到列輸入線ci1-ci3。行輸入線ri1-ri3連接到行輸入控制器52，列輸入線ci1-ci3連接到列輸入控制器54，從而實現(xiàn)對pmslc陣列的輸入?？梢岳斫?，行輸入控制器52和列輸入控制器54每個中包括一個或多個前面描述的輸入控制器(例如，如圖3所示)以控制輸入信號。

類似地，可以包括行讀取線ro1-ro3和列讀取線co1-co3。與輸入線不同，pmslc不是串聯(lián)連接到讀取線，而是連接在交叉的行讀取線和列讀取線之間，從而可以施加流經(jīng)pmslc中的mtj的讀取電流。同樣，行讀取線ro1-ro3可連接到行讀取控制器56，列讀取線co1-co3可連接到列讀取控制器58，以實現(xiàn)對pmslc陣列中的每個pmslc單元的讀取?？梢岳斫?，行讀取控制器56和列讀取控制器58中的至少一個中可包括一個或多個前面描述的讀取電路(例如，如圖4所示)以控制讀取信號。

可提供陣列控制器50以控制行輸入控制器52、列輸入控制器54、行讀取控制器56、以及列讀取控制器58的操作。例如，陣列控制器50可以控制行輸入控制器52和列輸入控制器54以執(zhí)行對某個pmslc單元的邏輯輸入，然后控制行讀取控制器56和列讀取控制器58以讀取該pmslc單元的邏輯輸出。而且，陣列控制器50還可以利用所讀取的邏輯輸出來控制另一個pmslc單元的邏輯輸入，從而實現(xiàn)復雜的邏輯運算。

可以理解的是，圖7所示的pmslc陣列也可以實現(xiàn)非易失性存儲功能，即實現(xiàn)邏輯存儲一體化。用于存儲時，可以將施加給pmslc單元的特定方向或大小的電流信號用作寫入信號，來向pmslc單元寫入“0”或“1”，而讀取操作與前面描述的基本相同。這樣，就可以將pmslc陣列用作存儲器?？梢岳斫?，在一些實施例中，可以將所述pmslc陣列用作邏輯和存儲器二者，也可以僅用作邏輯器件或存儲器件。

在現(xiàn)有的各種處理器中，通常具有分開的邏輯運算單元和存儲單元例如緩存和rom等，而在根據(jù)本發(fā)明一些實施例的多功能可編程pmslc陣列電路中，可以實現(xiàn)存儲功能和邏輯運算功能的一體化，因此避免了對單獨的存儲器的需要，從而可以加快數(shù)據(jù)傳輸速度，節(jié)省器件面積，而且使進一步的小型化成為可能。

本發(fā)明的還一些實施例涉及一種電子設備，其包括上述實施例中的至少一個描述的自旋邏輯電路和/或存儲電路。這種電子設備的示例包括但不限于手機、膝上計算機、臺式計算機、平板計算機、媒體播放器、個人數(shù)字助理、以及穿戴式電子設備等。這些電子設備通常具有輸入模塊、處理模塊、存儲模塊和輸出模塊等，其中處理模塊和存儲模塊均可使用上述實施例所描述的電路。

顯然，本發(fā)明的上述實施例僅是為清楚地說明本發(fā)明所作的舉例，而并非是對本發(fā)明的實施方式的限定。在上述說明的基礎上還可以做出其它不同形式的變化或變動，這里無需也無法對所有的實施方式予以窮舉。凡在本發(fā)明的精神和原則之內(nèi)所作的任何修改、等同替換和改進等，均應包含在本發(fā)明權利要求的保護范圍之內(nèi)。