本發(fā)明涉及一種配置存儲器數(shù)據(jù)中繼結(jié)構(gòu)，屬于可編程邏輯器件技術(shù)領(lǐng)域。

背景技術(shù)：

可編程邏輯器件，基于重復(fù)配置的存儲技術(shù)，通過重新下載編程，完成電路的修改，具有開發(fā)周期短，成本低，風(fēng)險小，便于電子系統(tǒng)維護和升級等優(yōu)點，因此成為了集成電路芯片的主流。配置存儲器，是可編程邏輯器件邏輯應(yīng)用中最常見的功能之一，通過配置存儲器，能夠?qū)崿F(xiàn)芯片的數(shù)據(jù)清零/數(shù)據(jù)配置/數(shù)據(jù)回讀的功能。

許多復(fù)雜的集成電路芯片在芯片復(fù)位后需要加載配置信息，或者在工作狀態(tài)中重新加載指定的配置信息。圖1為現(xiàn)有的可編程邏輯陣列的配置存儲器架構(gòu)圖，包含數(shù)據(jù)移位寄存器DSR、地址譯碼器ASR、存儲單元SRAM。由于其分布廣、遍布整個芯片，具體的級聯(lián)級數(shù)和芯片容量大小有關(guān)。清零階段，所有的配置存儲單元SRAM輸出為0，配置數(shù)據(jù)階段，配置比特流加載到數(shù)據(jù)移位寄存器DSR，通過地址譯碼器ASR再配置到存儲陣列。

常見的配置存儲器級數(shù)數(shù)量有限，缺少數(shù)據(jù)中繼對數(shù)據(jù)的傳遞和加強，滿足不了用戶的大規(guī)模設(shè)計要求，因此需要在設(shè)計時加入數(shù)據(jù)中繼級聯(lián)，滿足大規(guī)模的配置存儲器。

技術(shù)實現(xiàn)要素：

本發(fā)明的目的是克服現(xiàn)有技術(shù)中存在的不足，提供一種用于可編程邏輯器件的新型配置存儲器數(shù)據(jù)中繼結(jié)構(gòu)，能夠?qū)崿F(xiàn)穩(wěn)定的數(shù)據(jù)配置和數(shù)據(jù)回讀，根據(jù)用戶應(yīng)用要求，實現(xiàn)存儲器清零、配置數(shù)據(jù)寫入和配置數(shù)據(jù)讀取的功能。

按照本發(fā)明提供的技術(shù)方案，所述用于可編程邏輯器件配置存儲器的數(shù)據(jù)中繼結(jié)構(gòu)，包括多個分布式數(shù)據(jù)中繼模塊的級聯(lián)，每級數(shù)據(jù)中繼模塊包括第一預(yù)充電讀寫模塊、第二預(yù)充電讀寫模塊和鎖存模塊，第一預(yù)充電讀寫模塊的數(shù)據(jù)端包括WBL、PRECHARG、CLEAR_BL和RBL，第二預(yù)充電讀寫模塊的數(shù)據(jù)端包括WBLN、PRECHARG、CLEAR_BLN和RBLN，第一預(yù)充電讀寫模塊的RBL端和第二預(yù)充電讀寫模塊的RBLN端連接到鎖存模塊；每級數(shù)據(jù)中繼模塊的WBL、WBLN端與前一級數(shù)據(jù)中繼模塊的RBL、RBLN端相連；

每級數(shù)據(jù)中繼模塊包含存儲器清零、配置數(shù)據(jù)寫入和配置數(shù)據(jù)讀取三個功能；配置數(shù)據(jù)寫入時，數(shù)據(jù)端WBL、WBLN寫入前一級的數(shù)據(jù)中繼，再驅(qū)動輸出端RBL、RBLN與后一級數(shù)據(jù)中繼輸入相連；配置數(shù)據(jù)讀取時，后一級的數(shù)據(jù)中繼模塊的輸出WBL、WBLN與前一級數(shù)據(jù)中繼模塊的輸入RBL、RBLN相連；在存儲器清零的過程中，信號RBL在信號CLEAR_BL的作用下始終為低電平，信號RBLN在信號CLEAR_BLN和PRECHARG的作用下始終為高電平。

具體的，所述第一預(yù)充電讀寫模塊包括：NMOS管M1漏端與PMOS管P1漏端、NMOS管M2源端相連，還與PMOS管P4的漏端相連，NMOS管M1源端接地，PMOS管P2漏端與PMOS管P1源端、NMOS管M2漏端相連，PMOS管P2源端接高電平，PMOS管P3漏端與PMOS管P4源端相連，PMOS管P3源端接高電平；PMOS管P1柵端受預(yù)充電使能信號PRECHARGE_OEN控制，NMOS管M2柵端受寫使能信號WRITE_EN控制；PMOS管P3柵端受偏置電壓OEN控制，清零、讀取時OEN為高電平，回讀時，OEN是偏置電壓；其中NMOS管M1的漏端連接到位線RBL，位線RBL和讀使能信號READ_EN分別連接第一與非門的輸入端，第一與非門的輸出端連接PMOS管P4柵端以及反相器的輸入端，反相器的輸出端和WBL端、PRECHARG端連接或門的輸入端，或門的輸出端和CLEAR_BL端分別連接第二與非門的輸入端，第二與非門的輸出端分別連接NMOS管M1柵端和PMOS管P2柵端；所述第二預(yù)充電讀寫模塊和第一預(yù)充電讀寫模塊電路結(jié)構(gòu)相同，第二預(yù)充電讀寫模塊的RBLN端、WBLN端、CLEAR_BLN端對應(yīng)第一預(yù)充電讀寫模塊的RBL端、WBL端、CLEAR_BL端；所述鎖存模塊中，NMOS管M5漏端與NMOS管M3源端、M4源端相連接，NMOS管M5源端接地，柵端接使能信號FRAME_EN，NMOS管M3漏端和NMOS管M4柵端與位線RBLN相連，NMOS管M4漏端和NMOS管M3柵端與位線RBL相連。

在配置數(shù)據(jù)寫入的過程中，可編程邏輯器件中數(shù)據(jù)移位寄存器中的數(shù)據(jù)被寫入存儲單元中，此過程中主要包括預(yù)充電、鎖存和數(shù)據(jù)存入存儲單元三個階段，預(yù)充電時RBL、RBLN充電至高電平，鎖存時RBL、RBLN鎖存，當(dāng)字線WL從低電平變成高電平后，數(shù)據(jù)真正寫入字線WL打開對應(yīng)的存儲單元中；在配置數(shù)據(jù)讀取的過程中，存儲單元中的數(shù)據(jù)回讀到數(shù)據(jù)移位寄存器中，此過程中反相器控制端OE為高電平，主要包括預(yù)充電、保持、鎖存、回讀四個階段，預(yù)充電時RBL、RBLN充電至高電平，保持時RBL、RBLN保持高電平，鎖存時RBL、RBLN鎖存，字線WL打開后開始鎖存，回讀時FRAME_EN變高，尾電流源打開，降低電源電壓的敏感性，切換速度加快。

本發(fā)明的可編程邏輯器件配置存儲器的數(shù)據(jù)中繼結(jié)構(gòu)，在具有存儲功能基本配置的同時，可以根據(jù)用戶的應(yīng)用要求，實現(xiàn)回讀功能。該結(jié)構(gòu)不占用額外的寄存器單元，實現(xiàn)靈活。該結(jié)構(gòu)以預(yù)充電讀寫電路和鎖存模塊作為基本單元，多個基本單元級聯(lián)，構(gòu)成配置數(shù)據(jù)中繼框架，適用于大規(guī)?？删幊踢壿嬈骷焖俜€(wěn)定的配置。

附圖說明

圖1為本發(fā)明基于可編程邏輯器件配置存儲器整體結(jié)構(gòu)示意圖。

圖2為本發(fā)明的數(shù)據(jù)中繼模塊、存儲陣列結(jié)構(gòu)圖。

圖3為本發(fā)明數(shù)據(jù)中繼模塊的電路圖。

圖4為本發(fā)明配置存儲器的控制邏輯的波形圖。

具體實施方式

下面詳細描述本發(fā)明的實施方式，所述實施方式的示例在附圖中示出。下面通過參考附圖描述的實施方式是示例性的，僅用于解釋本發(fā)明，而不能解釋為對本發(fā)明的限制。

本發(fā)明的可編程邏輯器件配置存儲器的數(shù)據(jù)中繼結(jié)構(gòu)能實現(xiàn)清零、數(shù)據(jù)寫入和數(shù)據(jù)回讀三個功能。

圖2為本發(fā)明的可編程邏輯器件的數(shù)據(jù)中繼模塊/存儲陣列的架構(gòu)。數(shù)據(jù)中繼模塊1，數(shù)據(jù)中繼模塊2，…，數(shù)據(jù)中繼模塊n，存儲陣列1，存儲陣列2，…，存儲陣列n級聯(lián)構(gòu)成配置架構(gòu)，每個存儲陣列包含多個存儲單元SRAM。該存儲單元SRAM為6管存儲單元，包含兩個交叉耦合反相器，一個寫的晶體管，一個讀的晶體管。存儲陣列中，數(shù)據(jù)位線BL/BLN與存儲單元SRAM相連。數(shù)據(jù)中繼模塊完成數(shù)據(jù)的傳遞和數(shù)據(jù)清零。

本發(fā)明的數(shù)據(jù)中繼結(jié)構(gòu)包括多個分布式數(shù)據(jù)中繼模塊的級聯(lián)，每級數(shù)據(jù)中繼模塊包括第一預(yù)充電讀寫模塊31、第二預(yù)充電讀寫模塊32和鎖存模塊33，如圖3所示，第一預(yù)充電讀寫模塊31的數(shù)據(jù)端包括WBL、PRECHARG、CLEAR_BL和RBL，第二預(yù)充電讀寫模塊32的數(shù)據(jù)端包括WBLN、PRECHARG、CLEAR_BLN和RBLN，第一預(yù)充電讀寫模塊31的RBL端和第二預(yù)充電讀寫模塊32的RBLN端連接到鎖存模塊33。

每級數(shù)據(jù)中繼模塊的WBL、WBLN端與前一級數(shù)據(jù)中繼模塊的RBL、RBLN端相連。每級數(shù)據(jù)中繼模塊包含存儲器清零、配置數(shù)據(jù)寫入和配置數(shù)據(jù)讀取三個功能。

所述第一預(yù)充電讀寫模塊31包括：NMOS管M1漏端與PMOS管P1漏端、NMOS管M2源端相連，還與PMOS管P4的漏端相連，NMOS管M1源端接地，PMOS管P2漏端與PMOS管P1源端、NMOS管M2漏端相連，PMOS管P2源端接高電平，PMOS管P3漏端與PMOS管P4源端相連，PMOS管P3源端接高電平；PMOS管P1柵端受預(yù)充電使能信號PRECHARGE_OEN控制，NMOS管M2柵端受寫使能信號WRITE_EN控制；PMOS管P3柵端受偏置電壓OEN控制，清零、讀取時OEN為高電平，回讀時，OEN是偏置電壓；其中NMOS管M1的漏端連接到位線RBL，位線RBL和讀使能信號READ_EN分別連接第一與非門的輸入端，第一與非門的輸出端連接PMOS管P4柵端以及反相器的輸入端，反相器的輸出端和WBL端、PRECHARG端連接或門的輸入端，或門的輸出端和CLEAR_BL端分別連接第二與非門的輸入端，第二與非門的輸出端分別連接NMOS管M1柵端和PMOS管P2柵端。所述第二預(yù)充電讀寫模塊32和第一預(yù)充電讀寫模塊31電路結(jié)構(gòu)相同，第二預(yù)充電讀寫模塊32的RBLN端、WBLN端、CLEAR_BLN端對應(yīng)第一預(yù)充電讀寫模塊31的RBL端、WBL端、CLEAR_BL端；所述鎖存模塊33中，NMOS管M5漏端與NMOS管M3源端、M4源端相連接，NMOS管M5源端接地，柵端接使能信號FRAME_EN，NMOS管M3漏端和NMOS管M4柵端與位線RBLN相連，NMOS管M4漏端和NMOS管M3柵端與位線RBL相連。

圖4所示是預(yù)充電讀寫模塊在清零階段、寫階段、讀階段三個不同階段的控制信號的波形圖。配置數(shù)據(jù)寫入時，數(shù)據(jù)端WBL、WBLN寫入前一級的數(shù)據(jù)中繼，再驅(qū)動輸出端RBL、RBLN與后一級數(shù)據(jù)中繼輸入相連；配置數(shù)據(jù)讀取時，后一級的數(shù)據(jù)中繼模塊的輸出WBL、WBLN與前一級數(shù)據(jù)中繼模塊的輸入RBL、RBLN相連。

在存儲器清零的過程中，信號RBL在信號CLEAR_BL的作用下始終為低電平，信號RBLN在信號CLEAR_BLN和PRECHARG的作用下始終為高電平。

在配置數(shù)據(jù)寫入的過程中，數(shù)據(jù)移位寄存器DSR中的數(shù)據(jù)被寫入存儲單元中。此過程中主要包括預(yù)充電(RBL/RBLN充電至高電平)、鎖存(BL/RBLN鎖存)、和數(shù)據(jù)存入存儲單元三個過程。預(yù)充電時RBL/RBLN為高電平，當(dāng)WL從低電平變成高電平后，數(shù)據(jù)真正寫入WL打開對應(yīng)的SRAM中。

在配置數(shù)據(jù)讀取的過程中，存儲單元中的數(shù)據(jù)回讀到數(shù)據(jù)移位寄存器DSR中。此過程中反相器控制段OE為高電平，主要包括預(yù)充電(RBL/RBLN充電至高電平)、保持(RBL/RBLN保持高電平)、鎖存(RBL/RBLN，WL打開后開始鎖存)、回讀(此過程，F(xiàn)RAME_EN變高，尾電流源打開，降低電源電壓的敏感性，切換速度加快)四個過程。

本發(fā)明是一種用于可編程邏輯器件配置存儲器的數(shù)據(jù)中繼結(jié)構(gòu)，對大規(guī)模的可編程邏輯器件起很大作用。