本發(fā)明為一種存儲器控制器與一種存儲器模塊，特別是具有同步機制的一種存儲器控制器與一種存儲器模塊。

背景技術(shù)：

現(xiàn)今數(shù)據(jù)儲存裝置常以快閃存儲器(FLASH memory)為儲存媒體，常用作：記憶卡(memory card)、通用串行總線閃存裝置(USB flash device)、固態(tài)硬盤碟(SSD)…等產(chǎn)品。另外有一種應(yīng)用是采多芯片封裝、將快閃存儲器芯片與控制芯片包裝在一起--稱為嵌入式快閃存儲器模塊(eMMC)。

內(nèi)嵌式多媒體卡的封裝方式一般采用球格陣列(BGA)的封裝型式，近來則因為多芯片封裝(multi-chip package,eMCP)的出現(xiàn)，使得嵌入式快閃存儲器模塊多采用此種封裝。內(nèi)嵌式多芯片封裝整合存儲器，如雙倍速率(double data rate,DDR)動態(tài)隨機存取存儲器，于內(nèi)嵌式多媒體卡(eMMC)的同一封裝結(jié)構(gòu)內(nèi)。多芯片封裝(MCP)的架構(gòu)可讓存儲器更薄，更適用于行動電子裝置之中。

以多芯片封裝的嵌入式快閃存儲器模塊，或是具有雙倍速率動態(tài)隨機存取存儲器的內(nèi)嵌式多芯片封裝的芯片，在測試上必須從電路板上額外拉出一個測試點，以便測試的機臺可以進行測試，而這樣的測試方式會造成測試速度無法提升，而且為了節(jié)省輸入輸出(Input/Output)端的數(shù)量，會采用共用界面的方式，而為了避免造成界面時序的錯誤，會使得測試的速度降低，以免造成測試錯誤。此外，傳統(tǒng)內(nèi)嵌式多芯片封裝的嵌入式快閃存儲器模塊的除錯電路(debug circuit)是設(shè)計在最后一級的電路，容易造成數(shù)據(jù)抖動的錯誤，也會影響了測試的效率。

技術(shù)實現(xiàn)要素：

為解決已知的問題，本發(fā)明提供具有同步機制的一種存儲器控制器與一種存儲器模塊。

本發(fā)明的一實施例提供一種存儲器控制器，耦接在一外部裝置與一存儲器之間。該存儲器控制器包括用以與該存儲器進行溝通的一第一界面、用以與該外部裝置進行溝通的一第二界面以及一控制邏輯?？刂七壿嬘靡钥刂圃摰谝唤缑媾c該第二界面，其中該控制邏輯設(shè)定該第二界面為一接收模式，以接收該外部裝置輸入的一測試數(shù)據(jù)，且設(shè)定該第一界面為一傳送模式，以傳送該測試數(shù)據(jù)給該存儲器；該控制邏輯在一預(yù)定時間后，設(shè)定該第一界面為該接收模式，以接收該存儲器回傳的一測試結(jié)果，并設(shè)定該第二界面為該傳送模式，以將該測試結(jié)果傳送給該外部裝置。

本發(fā)明的另一實施例提供一種存儲器控制器，透過一第二界面耦接一外部裝置以及透過一第一界面耦接一存儲器之間。存儲器控制器包括一第一緩沖級、一第一同步單元、一第二緩沖級、一第二同步單元以及一控制邏輯。該第一緩沖級，透過該第一界面耦接該存儲器。該第一同步單元，耦接該第一緩沖級。該第二緩沖級，透過該第二界面耦接該外部裝置。該第二同步單元，耦接該第二緩沖級。該控制邏輯設(shè)定該第二緩沖級為一接收模式，以將來自該外部裝置的一測試數(shù)據(jù)傳送給該第一同步單元，該控制邏輯設(shè)定該第一緩沖級為一傳送模式以將該測試數(shù)據(jù)傳送該存儲器；在一預(yù)定時間后，該控制邏輯設(shè)定該第一緩沖級為該接收模式，以將一測試結(jié)果傳送給該第二同步單元，該控制邏輯設(shè)定該第二緩沖級為該傳送模式以將該測試結(jié)果傳送該外部裝置。

本發(fā)明的另一實施例提供一種存儲器模塊，透過一第二界面耦接一外部裝置。該記憶模塊包括一存儲器與一存儲器控制器。該存儲器控制器包括一第一緩沖級、一第一同步單元、一第二緩沖級、一第二同步單元以及一控制邏輯。該第一緩沖級，透過該第一界面耦接該存儲器。該第一同步單元，耦接該第一緩沖級。該第二緩沖級，透過該第二界面耦接該外部裝置。該第二同步單元，耦接該第二緩沖級。該控制邏輯設(shè)定該第二緩沖級為一接收模式，以將來自該外部裝置的一測試數(shù)據(jù)傳送給該第一同步單元，該控制邏輯設(shè)定該第一緩沖級為一傳送模式以將該測試數(shù)據(jù)傳送該存儲器；在一預(yù)定時間后，該控制邏輯設(shè)定該第一緩沖級為該接收模式，以將一測試結(jié)果傳送給該第二同步單元，該控制邏輯設(shè)定該第二緩沖級為該傳送模式以將該測試結(jié)果傳送該外部裝置。

附圖說明

圖1為一嵌入式快閃存儲器模塊的操作示意圖。

圖2為一嵌入式快閃存儲器模塊的測試示意圖。

圖3為一種具有同步機制的嵌入式快閃存儲器模塊的示意圖。

圖4為圖3的嵌入式快閃存儲器模塊的波形示意圖。

圖5為具有時脈同步機制的存儲器控制器的電路示意圖。

圖6為根據(jù)本發(fā)明的一存儲器模塊內(nèi)的一存儲器控制器的一實施例的示意圖。圖7為根據(jù)本發(fā)明的一存儲器控制器的另一實施例的示意圖。

符號說明

11～主機端；

13～嵌入式快閃存儲器模塊；

15～控制器；

17～NAND快閃存儲器；

21～主機端；

23～嵌入式快閃存儲器模塊；

25～控制器；

27～NAND快閃存儲器；

29～測試裝置；

TP～測試接點；

31～嵌入式快閃存儲器模塊；

32～控制器；

33～控制邏輯；

34～NAND快閃存儲器；

35～輸入/輸出腳位；

501～反相器；

502～緩沖級；

503～多工器；

504～多工器；

505～第一同步單元；

506～多工器；

507～第二同步單元；

61～存儲器控制器；

62～控制邏輯；

63～第一同步單元；

64～第一緩沖級；

65～第二同步單元；

66～第二緩沖級；

71～控制器；

72～存儲器；

73～外部裝置；

74～控制邏輯。

具體實施方式

圖1為一嵌入式快閃存儲器模塊的操作示意圖。在圖1中，以嵌入式快閃存儲器模塊為例說明，但并非將本發(fā)明限制于此，圖1的說明同樣可是用在各種存儲器模塊中，特別是存儲器模塊中的控制器具有兩種不同界面。在本實施例中，控制器15透過eMMC界面與主機端11進行溝通，透過NF(NAND Flash)界面對NAND快閃存儲器17進行讀取或?qū)懭氲膭幼鳌?/p>

在圖1中，主機端(HOST)11透過eMMC界面?zhèn)魉椭噶罨驍?shù)據(jù)給嵌入式快閃存儲器模塊13。當(dāng)控制器15接收到主機端11傳送的指令時，會決定要將數(shù)據(jù)寫入NAND快閃存儲器17，或是從NAND快閃存儲器17中讀取數(shù)據(jù)并回傳給主機端11。

因為嵌入式快閃存儲器模塊13是多芯片封裝的裝置，因此要確認嵌入式快閃存儲器模塊13的運作是否正常，必須依賴額外的測試裝置，以測試寫入或自NAND快閃存儲器17讀出的數(shù)據(jù)是否正確。

圖2一嵌入式快閃存儲器模塊的測試示意圖。在本實施例中，控制器25透過eMMC界面與主機端21進行溝通，透過NF(NAND Flash)界面對NAND快閃存儲器27進行讀取或?qū)懭氲膭幼?。為了確保嵌入式快閃存儲器模塊23的運作正常，在控制器25與NAND快閃存儲器17之間的傳輸路徑中，設(shè)計一測試接點(test point，TP)，透過測試裝置29來確認嵌入式快閃存儲器模塊23的運作是否正常。

當(dāng)主機端(HOST)21透過eMMC界面?zhèn)魉椭噶罨驍?shù)據(jù)給嵌入式快閃存儲器模塊23以將數(shù)據(jù)寫入NAND快閃存儲器27時，控制器25接收到主機端11傳送的指令與數(shù)據(jù)，并對NAND快閃存儲器27進行寫入的動作。測試裝置29透過測試接點TP讀取控制器25寫入NAND快閃存儲器27的數(shù)據(jù)，以確認寫入的數(shù)據(jù)是否正確。當(dāng)當(dāng)主機端(HOST)21透過eMMC界面?zhèn)魉椭噶罱o嵌入式快閃存儲器模塊23以將數(shù)據(jù)自NAND快閃存儲器27讀出時，測試裝置29透過測試接點TP讀取NAND快閃存儲器27回傳的數(shù)據(jù)，接著比對主機端21接收的數(shù)據(jù)，以確認讀出的數(shù)據(jù)是否正確。

在圖2中以及下文中所提的界面，如eMMC界面與NF界面指的是控制器25提供給測試裝置29與NAND快閃存儲器27的溝通機制，其可以是由實體電路所實現(xiàn)，也可以是軟件或固件所實現(xiàn)。

圖2的測試方式是簡單有效的方式，但是測試裝置從測試接點TP讀取數(shù)據(jù)時容易產(chǎn)生不同步的狀況，而且當(dāng)嵌入式快閃存儲器模塊23的操作頻率越高時，越容易發(fā)生數(shù)據(jù)抖動(jitter)的情況，造成測試裝置29的誤判。此外，如果控制器25與測試裝置29之間的時脈無法同步的話，更容易發(fā)生測試裝置29的誤判的情形。為解決這樣的問題，請參考圖3的實施例。

圖3為一種具有同步機制的嵌入式快閃存儲器模塊的示意圖。嵌入式快閃存儲器模塊31包括一控制器32，一NAND快閃存儲器34以及一輸入/輸出腳位35?？刂破?2透過eMMC界面與連接輸入/輸出腳位35的裝置進行溝通，透過NF(NAND Flash)界面對NAND快閃存儲器34進行讀取或?qū)懭氲膭幼鳌?/p>

控制器32還包括一控制邏輯33，該控制邏輯33可能為一邏輯電路或是由控制器32執(zhí)行的固件所實現(xiàn)。當(dāng)對嵌入式快閃存儲器模塊31進行測試時，控制器32運作在一偵錯模式(debug mode)，此時的控制邏輯33透過輸入/輸出腳位35接收外部的測試數(shù)據(jù)，并將測試的結(jié)果透過輸入/輸出腳位35傳送給外部的測試裝置?？刂七壿?3除了傳送測試數(shù)據(jù)與測試結(jié)果外，還會針對eMMC界面與NF(NAND Flash)界面進行時脈同步的動作，而且可增快測試的速度。一般來說，NAND快閃存儲器34的操作時脈是高于嵌入式快閃存儲器模塊31的操作時脈。假設(shè)嵌入式快閃存儲器模塊31的操作可在時脈的上緣與下緣皆可觸發(fā)，當(dāng)嵌入式快閃存儲器模塊31在時脈的上緣接收到測試數(shù)據(jù)，邏輯電路33將該數(shù)據(jù)透過NF(NAND Flash)界面?zhèn)魉徒oNAND快閃存儲器34，因為NAND快閃存儲器34的操作時脈較快的 原因，邏輯電路33可使得嵌入式快閃存儲器模塊31在時脈的下緣時就接收到測試結(jié)果。詳細的說明請參考圖4的時脈示意圖。

圖4為圖3的嵌入式快閃存儲器模塊的波形示意圖。圖4中的eMMC時脈指的是嵌入式快閃存儲器模塊31的操作時脈，而NF時脈指的是NAND快閃存儲器34的操作時脈，而NF界面數(shù)據(jù)指的是控制器33與NAND快閃存儲器34之間傳送的數(shù)據(jù)。在時間點T1時，嵌入式快閃存儲器模塊31被觸發(fā)以接受外部裝置輸入的測試數(shù)據(jù)，因此在時間點T1與T2之間，輸入/輸出腳位35接收到測試數(shù)據(jù)?？刂七壿?3接收到數(shù)據(jù)后馬上透過NF界面?zhèn)魉徒oNAND快閃存儲器34，因此NF界面數(shù)據(jù)的D1即是測試數(shù)據(jù)。在時間點T3的時候，NAND快閃存儲器34回傳了測試結(jié)果(即為D2)，而此時eMMC的時脈仍在高邏輯電平，因此控制邏輯33會等到時間點T2的時候，才將數(shù)據(jù)D2透過輸入/輸出腳位35回傳給外部裝置。透過這樣的方式，控制邏輯33可以加快嵌入式快閃存儲器模塊31的測試速度，也可避免直接由測試接點(如圖2的TP)讀取數(shù)據(jù)可能造成的錯誤情形。

圖5為具有時脈同步機制的存儲器控制器的一實施例的電路示意圖。圖5中僅以存儲器控制器的部分電路結(jié)構(gòu)說明，已知技藝者當(dāng)可根據(jù)圖5的電路，依據(jù)實際電路需求進行修改，并能達到相同的效果。在圖5中，同步偵錯信號可用以控制數(shù)據(jù)由eMMC界面?zhèn)魉偷絅F界面，或是由NF界面?zhèn)魉偷絜MMC界面。在本實施例中，同步偵錯信號為緩沖級502的輸出致能信號(OE2)，而同步偵錯信號被反相器501進行反相后，變成緩沖級503的輸出致能信號(OE1)。

當(dāng)進行偵錯程序時，同步偵錯信號為一第一邏輯電平。輸出致能信號OE2控制緩沖級502，使得緩沖級502不能輸出數(shù)據(jù)，只能接收外部的輸入數(shù)據(jù)。外部的測試數(shù)據(jù)X1透過輸入輸出端I/O_2與eMMC界面?zhèn)魉徒o緩沖級502。接著，緩沖級502將數(shù)據(jù)X1透過內(nèi)部傳送端(CI)傳送至多工器504。在本實施例中，當(dāng)偵錯程序被執(zhí)行時，存儲器控制器運作在一偵錯模式，因此偵錯信號D1控制多工器503輸出數(shù)據(jù)X1給第一同步單元505。第一同步單元505的操作時脈是相同于eMMC界面運作的eMMC時脈，且第一同步單元505根據(jù)eMMC時脈與偵錯信號D1，將數(shù)據(jù)X1傳送至緩沖級503的外部傳送端(I)。因為此時輸出致能信號OE1控制緩沖級503將外部傳送端(I)接收到的數(shù)據(jù)X1透過輸入輸出端I/O_1與NF界面輸出至存儲器。

當(dāng)同步偵錯信號為一第二邏輯電平時，輸出致能信號OE1控制緩沖級503不能輸出數(shù)據(jù)，只能接收外部的輸入數(shù)據(jù)。此時，測試結(jié)果X2透過輸入輸出端I/O_2與NF界面?zhèn)魉徒o緩沖級503。接著，緩沖級503將測試結(jié)果X2透過內(nèi)部傳送端(CI)傳送至多工器506，且偵錯信號D1控制多工器506輸出測試結(jié)果X2給第二同步單元507。

第二同步單元507的操作時脈是相同于NF界面運作的NF時脈，且第二同步單元507根據(jù)NF時脈與偵錯信號D1，將數(shù)據(jù)X1傳送至緩沖級502的外部傳送端(I)。因為此時輸出致能信號OE2控制緩沖級502將外部傳送端(I)接收到的測試結(jié)果X2透過輸入輸出端I/O_2與eMMC界面輸出至外部的測試裝置。

圖6為根據(jù)本發(fā)明的一存儲器模塊內(nèi)的一存儲器控制器的一實施例的示意圖。存儲器控制器61耦接至一存儲器(圖上未繪出)，且可與一外部裝置(圖上未繪出)進行溝通。在本實施例中，時脈CLK1為存儲器的操作時脈，時脈CLK2為存儲器模塊的操作時脈，且時脈CLK1的頻率高于時脈CLK2的頻率。當(dāng)存儲器運作在偵錯模式時，一偵錯信號D1被產(chǎn)生。偵錯信號D1可能由外部輸入或是由控制邏輯62所產(chǎn)生。

輸出致能信號OE2控制第二緩沖級66。當(dāng)輸出致能信號OE2為一第一邏輯電平時，第二緩沖級66只能接收數(shù)據(jù)，不能輸出數(shù)據(jù)。當(dāng)輸出致能信號OE2為一第二邏輯電平時，第二緩沖級66只能輸出數(shù)據(jù)，不能接收數(shù)據(jù)。輸出致能信號OE1控制第一緩沖級64。當(dāng)輸出致能信號OE1為第二邏輯電平時，第一緩沖級64只能接收數(shù)據(jù)，不能輸出數(shù)據(jù)。當(dāng)輸出致能信號OE1為第一邏輯電平時，第一緩沖級64只能輸出數(shù)據(jù)，不能接收數(shù)據(jù)。

當(dāng)輸出致能信號OE2為第一邏輯電平時，第二緩沖級66接收來自輸入輸出端I/O_2的測試數(shù)據(jù)，并透過內(nèi)部輸出端CI_2將該測試數(shù)據(jù)傳送給第一同步單元63。第一同步單元63根據(jù)時脈信號CLK2與偵錯信號D1，將測試數(shù)據(jù)傳送至第一緩沖級64的第一外部輸出端I_1。因為此時輸出致能信號OE1為第二邏輯電平，第一緩沖級64便將第一外部輸出端I_1接收到的測試信號傳送給輸入輸出端I/O_1。

當(dāng)輸出致能信號OE1為第一邏輯電平時，第一緩沖級64接收來自輸入輸出端I/O_1的測試結(jié)果，并透過內(nèi)部輸出端CI_1將該測試結(jié)果傳送給第二同步單元65。第二同步單元65根據(jù)時脈信號CLK1與偵錯信號D1，將測試結(jié)果傳送至第二緩沖 級66的第一外部輸出端I_2。因為此時輸出致能信號OE1為第二邏輯電平，第二緩沖級66便將第二外部輸出端I_2接收到的測試結(jié)果傳送給輸入輸出端I/O_2。

圖7為根據(jù)本發(fā)明的一存儲器控制器的另一實施例的示意圖?？刂破?1透過第一界面耦接存儲器72，且透過輸入輸出端I/O與第二界面耦接外部裝置73。當(dāng)外部裝置要對存儲器72進行測試時，控制邏輯74設(shè)定該第二界面為接收模式，以接收外部裝置73輸入的測試數(shù)據(jù)，且設(shè)定該第一界面為傳送模式，以傳送測試數(shù)據(jù)給存儲器72。接著，在一預(yù)定時間后，控制邏輯設(shè)定該第一界面為接收模式，以接收存儲器72回傳的測試結(jié)果，并設(shè)定該第二界面為傳送模式，以將測試結(jié)果傳送給外部裝置73。

在一實施例中，該第一界面包括了一第一緩沖級與一第一同步單元，該第二界面包括了一第二緩沖級與一第二同步單元。關(guān)于第一緩沖級、第二緩沖級、第一同步單元與第二同步單元可參考圖6的說明。

雖然本發(fā)明已以較佳實施例揭示如上，然其并非用以限定本發(fā)明，任何熟悉本技術(shù)領(lǐng)域者，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作些許的更動與潤飾，因此本發(fā)明的保護范圍當(dāng)由權(quán)利要求書界定為準。