本公開涉及用于非易失性存儲(chǔ)的技術(shù)。

半導(dǎo)體存儲(chǔ)器越來(lái)越多地用于各種電子設(shè)備中。例如，非易失性半導(dǎo)體存儲(chǔ)器被用于個(gè)人導(dǎo)航設(shè)備、手機(jī)、數(shù)字照相機(jī)、個(gè)人數(shù)字助理、移動(dòng)計(jì)算設(shè)備、非移動(dòng)計(jì)算設(shè)備以及其他設(shè)備中。電可擦除可編程只讀存儲(chǔ)器(EEPROM)和閃存器就在最受歡迎的非易失性半導(dǎo)體存儲(chǔ)器之中。

一些EEPROM或閃存器設(shè)備具有被稱為NAND構(gòu)型的構(gòu)型，其中存儲(chǔ)器單元被分組成NAND串，每個(gè)NAND串與位線相關(guān)聯(lián)。一種類型的NAND存儲(chǔ)器陣列是二維陣列。另一種類型的NAND存儲(chǔ)器陣列是三維陣列。一種3D NAND堆疊存儲(chǔ)器設(shè)備有時(shí)被稱為位成本可擴(kuò)展(BiCS)架構(gòu)。

在3D NAND BiCS架構(gòu)中，3D NAND堆疊存儲(chǔ)器設(shè)備可以由交替的導(dǎo)體層與絕緣體層的陣列形成。在所述層中鉆出存儲(chǔ)器孔，以便同時(shí)限定許多存儲(chǔ)器層。接著通過(guò)用適當(dāng)?shù)牟牧咸畛浯鎯?chǔ)器孔來(lái)形成NAND串。直線NAND串在一個(gè)存儲(chǔ)器孔中延伸，而管道形或U形NAND(P-BiCS)包括一對(duì)豎直列的存儲(chǔ)器單元，所述存儲(chǔ)器單元在兩個(gè)存儲(chǔ)器孔中延伸并且通過(guò)管道連接相結(jié)合。這種管道連接可以由未摻雜的多晶硅形成。介電材料和背柵可以環(huán)繞所述管道連接從而形成背柵晶體管，以用于控制所述管道連接的導(dǎo)通。所述存儲(chǔ)器單元的控制柵是由所述導(dǎo)體層提供的。

當(dāng)對(duì)EEPROM或閃存器設(shè)備、例如NAND閃存器設(shè)備編程時(shí)，典型地向控制柵(或所選擇的字線)施加編程電壓，并且將位線接地。來(lái)自通道的電子被注入電荷儲(chǔ)存區(qū)域中。當(dāng)電子在所述電荷儲(chǔ)存區(qū)域中累積時(shí)，所述電荷儲(chǔ)存區(qū)域變成帶負(fù)電的，并且存儲(chǔ)器單元的閾值電壓升高，從而使得所述存儲(chǔ)器單元處于編程后的狀態(tài)。

典型地，將編程電壓(Vpgm)作為一系列脈沖施加至所述存儲(chǔ)器單元的控制柵。所述脈沖的幅度隨著每個(gè)隨后脈沖增加預(yù)定步長(zhǎng)(例如，0.2v、0.3v、0.4v或其他)。在所述脈沖之間的期間內(nèi)，進(jìn)行驗(yàn)證操作。也就是，在每個(gè)編程脈沖之間讀出被并行地編程的一組存儲(chǔ)器單元中的每個(gè)存儲(chǔ)器單元的編程電平，以便判定所述編程電平是否等于或大于它正在被編程到的驗(yàn)證電平。驗(yàn)證編程的一種方式是在特定比較點(diǎn)處測(cè)試導(dǎo)通。將被驗(yàn)證為被充分編程的存儲(chǔ)器單元鎖定在外，例如通過(guò)將其相應(yīng)的位線電壓升高而停止對(duì)所述存儲(chǔ)器單元的編程過(guò)程。

附圖說(shuō)明

圖1是NAND串的頂視圖。

圖2是所述NAND串的等效電路圖。

圖3是3D堆疊式非易失性存儲(chǔ)器設(shè)備的透視圖。

圖4A描繪了圖3的塊BLK0的實(shí)施例，這個(gè)塊包括U形NAND串。

圖4B描繪了圖4A的3D非易失性存儲(chǔ)器設(shè)備的塊的截面視圖，這個(gè)塊具有圖4A的NAND串SetA0。

圖5A描繪了圖3的塊BLK0的實(shí)施例，這個(gè)塊包括直線NAND串。

圖5B描繪了圖5A的3D非易失性存儲(chǔ)器設(shè)備的塊的截面視圖，這個(gè)塊具有直線串。

圖6A描繪了圖4B的列C0的區(qū)域669的特寫視圖，示出了漏極側(cè)所選柵SGD0和存儲(chǔ)器單元MC6,0。

圖6B描繪了圖6A的列C0的截面視圖。

圖7是非易失性存儲(chǔ)器系統(tǒng)的框圖。

圖8是單獨(dú)讀出塊的框圖。

圖9A描繪一個(gè)實(shí)施例的編程過(guò)程的流程圖。

圖9B示出了編程脈沖和驗(yàn)證脈沖的一個(gè)示例性序列。

圖10A-E展示了可以在圖9A的編程過(guò)程的一個(gè)實(shí)施例的過(guò)程中使用的多階段編程途徑。

圖11A、11B、12A和12B提供了粗糙/精細(xì)編程方法的一個(gè)實(shí)例的更多細(xì)節(jié)。

圖13A示出了在編程剛剛完成之后的存儲(chǔ)器單元閾值分布。

圖13B描繪了硬比特(HB)和兩個(gè)相關(guān)聯(lián)軟比特(SB’，SB)兩個(gè)相鄰閾值電壓分布以及參考電平。

圖14是讀出電路的一個(gè)實(shí)施例的圖。

圖15是用于確定存儲(chǔ)器單元的多個(gè)條件的過(guò)程的一個(gè)實(shí)施例的流程圖。

圖16是描繪一個(gè)實(shí)施例的讀出電路的示意圖。

圖17是描繪讀出存儲(chǔ)器單元的一個(gè)實(shí)施例的流程圖。

圖18包含用于圖17的過(guò)程的一個(gè)實(shí)施例的圖16電路的正時(shí)信號(hào)。

圖19是展示一個(gè)實(shí)施例的圖，在所述實(shí)施例中通過(guò)增大讀出晶體管的源節(jié)點(diǎn)上的電壓來(lái)改變讀出電路的跳變點(diǎn)。

圖20是在編程操作過(guò)程中的驗(yàn)證存儲(chǔ)器單元的過(guò)程的一個(gè)實(shí)施例。

圖21示出了一個(gè)實(shí)施例的圖，在所述實(shí)施例中通過(guò)增大讀出電容器的底板上的電壓來(lái)改變讀出電路的跳變點(diǎn)。

圖22是修改的讀出晶體管的讀出節(jié)點(diǎn)和源節(jié)點(diǎn)上的電壓以便在多個(gè)電平進(jìn)行讀出的一個(gè)實(shí)施例的圖。

圖23是讀取一個(gè)硬比特和兩個(gè)軟比特的過(guò)程的一個(gè)實(shí)施例的流程圖。

圖24包含用于圖23的過(guò)程的一個(gè)實(shí)施例的圖16電路的正時(shí)信號(hào)。

圖25是當(dāng)時(shí)鐘CLK下降兩次以便讀出三個(gè)參考電平時(shí)的讀出電壓容限的一個(gè)實(shí)例。

圖26是當(dāng)時(shí)鐘CLK下降一次并且讀出晶體管的源極升高一次以便讀出三個(gè)參考電平時(shí)的讀出電壓容限的一個(gè)實(shí)例。

具體實(shí)施方式

在此公開了用于讀出非易失性存儲(chǔ)元件中的多個(gè)電平的技術(shù)?？梢栽诓桓淖兯x擇的字線上的電壓的情況下讀出多個(gè)電平。一個(gè)實(shí)施例包括基于讀出晶體管是否響應(yīng)于讀出節(jié)點(diǎn)上的讀出電壓而導(dǎo)通，而確定所選擇的非易失性存儲(chǔ)元件相對(duì)于第一參考電平的第一條件。接著，在確定了相對(duì)于所述第一參考電平的所述第一條件之后，修改所述讀出晶體管的所述源極端子上的電壓。接著，基于在修改了所述讀出晶體管的所述源極端子上的所述電壓之后所述讀出晶體管是否響應(yīng)于所述讀出節(jié)點(diǎn)上的所述讀出電壓而導(dǎo)通，確定所述所選擇的非易失性存儲(chǔ)元件相對(duì)于第二參考電平的第二條件。這允許在不改變所選擇的字線上的電壓的情況下讀出兩個(gè)不同的參考電平。而且，由于讀出晶體管相對(duì)于讀出節(jié)點(diǎn)的電容低，動(dòng)態(tài)功率低。多個(gè)實(shí)施例還可以改進(jìn)讀出容限。

適合于實(shí)施多個(gè)實(shí)施例的存儲(chǔ)器系統(tǒng)的一個(gè)實(shí)例使用了NAND閃存器架構(gòu)，這包括在兩個(gè)選擇門之間串聯(lián)連接多個(gè)多個(gè)晶體管。要注意，這可以是2D NAND架構(gòu)或3D NAND架構(gòu)。在此描述了2D NAND架構(gòu)的一些實(shí)例。在此描述的其他實(shí)例是3D NAND架構(gòu)的。在此描述的技術(shù)可以應(yīng)用于2D NAND、3D NAND，但不局限于此。

在二維存儲(chǔ)器結(jié)構(gòu)中，半導(dǎo)體存儲(chǔ)器元件被安排在單個(gè)平面或單個(gè)存儲(chǔ)器設(shè)備級(jí)中。通常，在二維存儲(chǔ)器結(jié)構(gòu)中，存儲(chǔ)器元件被安排在基本上平行于支撐存儲(chǔ)器元件的襯底的主要表面而延伸的平面中(例如，在x-z方向平面中)。襯底可以是在其上方或在其中形成存儲(chǔ)器元件層的晶片，或者其可以是在形成存儲(chǔ)器元件之后附接至其上的載體襯底。作為非限制性示例，襯底可以包括如硅等半導(dǎo)體。

可以在單個(gè)存儲(chǔ)器設(shè)備級(jí)中將存儲(chǔ)器元件安排成有序陣列，如在多個(gè)行和/或列中。然而，可以在非規(guī)則或非正交配置中排列存儲(chǔ)器元件。存儲(chǔ)器元件中的每個(gè)存儲(chǔ)器元件可以具有兩個(gè)或更多個(gè)電極或接觸線，如位線和字線。

可以實(shí)施在此描述的技術(shù)的非易失性存儲(chǔ)系統(tǒng)的一個(gè)實(shí)例是使用了MAND結(jié)構(gòu)的閃存器系統(tǒng)，所述結(jié)構(gòu)包括串聯(lián)安排多個(gè)晶體管、將其夾在兩個(gè)選擇門之間。所述串聯(lián)晶體管以及所述選擇門被稱為NAND串。圖1是示出一個(gè)NAND串的頂視圖。圖2是其等效電路。圖1和2中描繪的NAND串包括串聯(lián)的并且夾在(漏極側(cè))選擇門120與(源極側(cè))選擇門122之間的四個(gè)晶體管100、102、104和106。選擇門120將NAND串經(jīng)由位線接觸件126連接至位線111上。選擇門122將NAND串連接至源極線128上。通過(guò)向選擇線SGD施加適當(dāng)?shù)碾妷簛?lái)控制選擇門120。通過(guò)向選擇線SGS施加適當(dāng)?shù)碾妷簛?lái)控制選擇門122。晶體管100、102、104和106中的每一個(gè)具有控制柵和浮柵。例如，晶體管100具有控制柵100CG和浮柵100FG。晶體管102包括控制柵102CG和浮柵102FG。晶體管104包括控制柵104CG和浮柵104FG。晶體管106包括控制柵106CG和浮柵106FG?？刂茤?00CG連接至字線WL3上，控制柵102CG連接至字線WL2上，控制柵104CG連接至字線WL1上，并且控制柵106CG連接至字線WL0上。

要注意，雖然圖1和2在NAND串中示出了四個(gè)存儲(chǔ)器單，但使用四個(gè)存儲(chǔ)器單元僅作為實(shí)例提供。NAND串可以具有少于四個(gè)存儲(chǔ)器單元或者多于四個(gè)存儲(chǔ)器單元。例如，一些NAND串將具有128個(gè)存儲(chǔ)器單元或更多。在此的討論內(nèi)容不局限于NAND串中任何具體實(shí)例的存儲(chǔ)器單元。一個(gè)實(shí)施例使用了具有66個(gè)存儲(chǔ)器單元的NAND串，其中所述存儲(chǔ)器單元中的64個(gè)存儲(chǔ)器單元用于存儲(chǔ)數(shù)據(jù)并且兩個(gè)被稱為虛設(shè)存儲(chǔ)器單元，因?yàn)樗鼈儾淮鎯?chǔ)數(shù)據(jù)。

使用了NAND結(jié)構(gòu)的閃存器系統(tǒng)的典型架構(gòu)將包括若干NAND串。每個(gè)NAND串通過(guò)其由選擇線SGS控制的源極選擇門連接至共用源極線上、并且通過(guò)其由選擇線SGD控制的漏極選擇門連接至其相關(guān)聯(lián)的位線上。每個(gè)位線以及經(jīng)由位線接觸件連接至所述位線上的一個(gè)或多個(gè)NAND串包括所述存儲(chǔ)器單元陣列的所述列。位線被多個(gè)NAND串共享。典型地，位線在NAND串的頂上沿著垂直于字線的方向延伸并且連接至讀出放大器上。

除了NAND閃存器外，還可以使用其他類型的非易失性存儲(chǔ)設(shè)備來(lái)實(shí)施在此描述的新技術(shù)。例如，對(duì)于在此描述的技術(shù)，也可以適使用TANOS結(jié)構(gòu)(由硅基本上的堆疊層TaN-Al2O3-SiN-SiO2組成，從根本上是在氮化物層(代替浮柵)中使用電荷收集的存儲(chǔ)器單元)。在閃存EEPROM系統(tǒng)中有用的另一種類型的存儲(chǔ)器單元利用非導(dǎo)電性介電材料來(lái)代替導(dǎo)電浮柵以非易失性方式存儲(chǔ)電荷。在Chan等人的文章“A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device,”IEEE Electron Device Letters,卷EDL-8，3號(hào)，1987年3月，第93-95頁(yè)中描述了這樣的單元。由氧化硅、氮化硅和氧化硅(“ONO”)形成的三聯(lián)層介電體被夾在導(dǎo)電控制柵與在存儲(chǔ)器單元通道上方的半導(dǎo)電襯底的表面之間。通過(guò)將電子從所述單元通道注入所述氮化物中來(lái)對(duì)所述單元編程，其中電子被收集且儲(chǔ)存在有限區(qū)域內(nèi)。所儲(chǔ)存的電荷接著以可檢測(cè)的方式改變所述單元的所述通道的一部分的閾值電壓。通過(guò)向所述氮化物中注入熱空穴來(lái)擦除所述單元。還參見Nozaki et al.,“A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application,”IEEE Journal of Solid-State Circuits,Vol.26,No.4,April 1991,pp.497-501，所述文章描述了處于分離式柵極構(gòu)型的類似單元，其中摻雜多晶硅柵極延伸跨過(guò)所述存儲(chǔ)器單元通道的一部分而形成單獨(dú)的選擇晶體管。

Eitan et al.,“NROM:A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell,”IEEE Electron Device Letters,vol.21,no.11,November 2000,pp.543-545描述了另一個(gè)實(shí)例。ONO介電層延伸跨過(guò)源漏擴(kuò)散區(qū)之間的通道。一個(gè)數(shù)據(jù)位的電荷位于所述介電層中與漏極相鄰，而另一個(gè)數(shù)據(jù)位的電荷位于位于所述介電層中與源極相鄰。美國(guó)專利號(hào)5,768,192和6,011,725公開了具有夾在兩個(gè)二氧化硅層之間的收集用介電材料的非易失性存儲(chǔ)器單元。通過(guò)分開地讀取所述介電材料內(nèi)的所述空間上分開的電荷儲(chǔ)存區(qū)域的二進(jìn)制狀態(tài)來(lái)實(shí)施多狀態(tài)數(shù)據(jù)存儲(chǔ)。還可以使用其他類型的非易失性存儲(chǔ)器技術(shù)。

對(duì)3D存儲(chǔ)器設(shè)備的一個(gè)實(shí)例的以下討論被呈現(xiàn)為可以實(shí)踐實(shí)施例的一種可能的架構(gòu)。這些實(shí)例包括3D NAND存儲(chǔ)器設(shè)備。即，所述設(shè)備包括多個(gè)NAND串。這些串可以類似于圖1-2中描繪的那些，但要注意，在3D存儲(chǔ)器設(shè)備中不一定使用浮柵。如下文將討論的，在3D NAND存儲(chǔ)器設(shè)備的一個(gè)實(shí)施例中，存儲(chǔ)器單元具有電荷收集區(qū)域。

對(duì)3D存儲(chǔ)器設(shè)備的一個(gè)實(shí)例的以下討論被呈現(xiàn)為可以實(shí)踐實(shí)施例的一種可能的架構(gòu)。這些實(shí)例包括3D NAND存儲(chǔ)器設(shè)備。即，所述設(shè)備包括多個(gè)NAND串。這些串可以類似于圖1-2中描繪的那些，但要注意，在3D存儲(chǔ)器設(shè)備中不一定使用浮柵。如下文將討論的，在3D NAND存儲(chǔ)器設(shè)備的一個(gè)實(shí)施例中，存儲(chǔ)器單元具有電荷收集區(qū)域。

圖3是3D堆疊式非易失性存儲(chǔ)器設(shè)備的透視圖。所述3D存儲(chǔ)器設(shè)備300包括襯底301。在一個(gè)實(shí)施例中，所述襯底301是由硅形成的。在所述襯底上為示例性的存儲(chǔ)器單元塊BLK0和BLK1以及帶有供所述塊使用的電路的外圍區(qū)域406。所述襯底301還可以在所述塊下方攜帶電路、以及在導(dǎo)電路徑方面被圖案化的一個(gè)或多個(gè)下部金屬層，用于攜帶所述電路的信號(hào)。所述塊是在所述存儲(chǔ)器設(shè)備的中間區(qū)域302中形成。與存儲(chǔ)器單元的操作相關(guān)聯(lián)的電路可以在襯底301上方或之內(nèi)。在一個(gè)實(shí)施例中，所述非易失性存儲(chǔ)器設(shè)備在一個(gè)或多個(gè)物理電平的存儲(chǔ)器單元陣列中是整體形成的，具有布置在襯底301上的有源區(qū)域。

在所述存儲(chǔ)器設(shè)備的上部區(qū)域303中，一個(gè)或多個(gè)上部金屬層在導(dǎo)電路徑中被圖案化，用于攜帶所述電路的信號(hào)。每個(gè)塊包括堆疊的存儲(chǔ)器單元區(qū)域，其中所述堆疊體的交替電平呈現(xiàn)了字線。在一種可能的途徑中，每個(gè)塊具有相反的分層側(cè)，豎直觸點(diǎn)從所述側(cè)向上延伸至上部金屬層從而與導(dǎo)電路徑形成連接。雖然作為一個(gè)實(shí)例描繪了兩個(gè)塊，但可以使用在x和/或y方向延伸的附加塊。

在一種可能的途徑中，所述平面在x方向上的長(zhǎng)度代表在所述一個(gè)或多個(gè)上部金屬層中到字線的信號(hào)路徑延伸所沿著的方向，并且所述平面在y方向上的寬度代表在所述一個(gè)或多個(gè)上部金屬層中到位線的信號(hào)路徑延伸所沿著的方向。z方向代表所述存儲(chǔ)器設(shè)備的高度。

在一個(gè)實(shí)施例中，NAND串具有U形形狀。在另一個(gè)實(shí)施例中，NAND串具有直線形狀。圖4A描繪了圖3的塊BLK0的實(shí)施例，這個(gè)塊包括U形NAND串。塊BLK0A包括被安排成組的多個(gè)U形NAND串(SetA0，...，SetAn，其中一個(gè)塊中有n-1組NAND串)。每組NAND串與一個(gè)位線相關(guān)聯(lián)(BLA0，BLA1，BLA2，BLA3，...，BLAn)。在一個(gè)實(shí)施例中，每個(gè)NAND串能夠?qū)AND串與其位線連接/斷開連接的漏極側(cè)選擇門。一組NAND串中的漏極側(cè)選擇門是單獨(dú)可選擇的，使得在一個(gè)給定時(shí)刻可以選擇這個(gè)組中的一個(gè)NAND串。在一種途徑中，塊中的與一個(gè)位線相關(guān)聯(lián)的所有NAND串位于同一組中。因此每個(gè)U形NAND串具有兩列存儲(chǔ)器單元-漏極側(cè)列和源極側(cè)列。例如，SetA0包括NAND串NSA0(具有漏極側(cè)列C0和源極側(cè)列C1)、NSA1(具有漏極側(cè)列C3和源極側(cè)列C2)、NSA2(具有漏極側(cè)列C4和源極側(cè)列C5)、NSA3(具有漏極側(cè)列C7和源極側(cè)列C6)、NSA4(具有漏極側(cè)列C8和源極側(cè)列C9)以及NSA5(具有漏極側(cè)列C11和源極側(cè)列C10)。源極線橫向于位線延伸并且包括SLA0、SLA1和SLA2。所述源極線連接一組中的相鄰NAND串的源極側(cè)列。例如，SLA0連接C1與C2，SLA1連接C5與C6，并且SLA2連接C9與C10。在一種途徑中，一個(gè)塊中的源極線彼此連接并且由一個(gè)驅(qū)動(dòng)器驅(qū)動(dòng)。在這個(gè)實(shí)例中，所述位線和源極線在存儲(chǔ)器單元陣列上方。

圖4B描繪了圖4A的3D非易失性存儲(chǔ)器設(shè)備的塊的截面視圖，這個(gè)塊具有圖4A的NAND串SetA0。在所述多層堆疊體中描繪了存儲(chǔ)器單元列C0至C11。堆疊體477包括襯底301、在所述襯底上的隔離膜409、以及在所述隔離膜上的背柵層BG，所述背柵層是導(dǎo)電層。在U形NAND串的多對(duì)存儲(chǔ)器單元列下方、所述背柵的多個(gè)部分中提供了溝槽。還在所述溝槽中提供了在所述列中提供的用于形成存儲(chǔ)器單元的材料層，并且將所述溝槽中的剩余空間用半導(dǎo)體材料填充以便提供連接所述列的連接部463至468。所述背柵因此連接每個(gè)U形NAND串的兩個(gè)列。例如，NSA0包括列C0和C1以及連接部463。NSA0具有漏極端678和源極端472。NSA1包括列C2和C3以及連接部464。NSA1具有漏極端706和源極端474。NSA2包括列C4和C5以及連接部665。NSA3包括列C6和C7以及連接部466。NSA4包括列C8和C9以及連接部467。NSA5包括列C10和C11以及連接部468。

源極線SLA0分別連接至存儲(chǔ)器串SetA0中的兩個(gè)相鄰存儲(chǔ)器串NSA0和NSA1的源極端472和474上。源極線SLA0還連接至沿x方向在NSA0和NSA1后方的其他組的存儲(chǔ)器串。要記住，堆疊體477中的附加U形NAND串在所述截面中描繪的所述U形NAND串后方延伸成、例如沿著x軸。所述U形NAND串NSA0至NSA5各自位于不同的子塊中、但位于共同的一組NAND串(SetA0)中。

作為實(shí)例還描繪了狹縫部408。在截面中看到了多個(gè)狹縫部，其中每個(gè)狹縫部在U形NAND串的漏極側(cè)列與源極側(cè)列之間。還描繪了源極線SLA0、SLA1、SLA2的一部分。還描繪了位線BLA0的一部分。

短虛線描繪了存儲(chǔ)器單元和選擇門，如下文進(jìn)一步討論的。因此，圖4B示出了在三維存儲(chǔ)器陣列的多個(gè)物理電平中、在襯底301上方形成的一串非易失性存儲(chǔ)元件(例如，NAND串)所述串中的每一個(gè)具有包含通道的有源區(qū)域，所述通道豎直地延伸穿過(guò)所述物理電平。每個(gè)串在SG層中包括多個(gè)非易失性存儲(chǔ)元件和一個(gè)漏極側(cè)選擇門。

圖5A描繪了圖3的塊BLK0的實(shí)施例，這個(gè)塊包括直線NAND串。塊BLK0B包括安排成多個(gè)組的直線NAND串(SetB0，SetB1，SetB2，SetB3，...，SetBn，其中在一個(gè)塊中存在n-1組)。每組NAND串與一個(gè)位線(BLB0，BLB1，BLB2，BLB3，BLBn)相關(guān)聯(lián)。在一種途徑中，塊中的與一個(gè)位線相關(guān)聯(lián)的所有NAND串位于同一組中。每個(gè)直線NAND串具有一列存儲(chǔ)器單元。例如，SetA0包括NAND串NSB0、NSB1、NSB2、NSB3、NSB4和NSB5。源極線平行于位線延伸并且包括SLB0、SLB1、SLB2、SLB3、...、SLBn。在一種途徑中，一個(gè)塊中的源極線彼此連接并且由一個(gè)驅(qū)動(dòng)器驅(qū)動(dòng)。在這個(gè)實(shí)例中，所述位線在存儲(chǔ)器單元陣列上方并且所述源極線在存儲(chǔ)器單元陣列下方。

圖5B描繪了圖5A的3D非易失性存儲(chǔ)器設(shè)備的塊的截面視圖，這個(gè)塊具有直線串。圖5A的NAND串setB0的一部分的視圖。在所述多層堆疊體中描繪了分別與NAND串NSB0至NSB5相對(duì)于的多列存儲(chǔ)器單元。堆疊體577包括襯底301、在所述襯底上的隔離膜409、以及源極線SLB1的一部分。要記住，子塊中的附加NAND串在截面中描繪的所述NAND串的前方和后方、例如沿著x軸線延伸。所述NAND串SB0至NSB5各自位于不同的子塊中、但位于共同的一組NAND串(SetB0)中。NSB0具有源極端503和漏極端501。還描繪了狹縫502以及其他狹縫。還描繪了位線BLB0的一部分。虛線描繪了存儲(chǔ)器單元和選擇門，如下文進(jìn)一步討論的。

在圖6A中更詳細(xì)地描繪了所述堆疊體的區(qū)域669。圖6A描繪了圖4B的列C0的區(qū)域669的特寫視圖，示出了漏極側(cè)所選柵SGD0和存儲(chǔ)器單元MC6,0。圖6B描繪了圖6A的列C0的截面視圖。在一種可能的途徑中每個(gè)層是環(huán)形的，除了核填充物是圓柱形的。要記住，圖4B的列C0的區(qū)域669是針對(duì)U形3D NAND串的實(shí)例而言。然而，關(guān)于圖6A和6B的圖和討論也適用于直線3D NAND串。

區(qū)域669示出了介電層D6至D8以及導(dǎo)電層WL6和SG的一部分。每個(gè)列包括沿著所述列的側(cè)壁延伸的多個(gè)層。這些層可以包括例如使用原子層沉積而沉積的氧化物-氮化物-氧化物和多晶硅層。例如，可以沉積塊氧化物作為層696，可以沉積氮化物例如SiN電荷收集層作為層697，可以沉積隧道氧化物作為層698，可以沉積多晶硅本體或通道作為層699，可以沉積核填充物介電材料作為區(qū)域695。所述多晶硅本體或通道699還可以被稱為有源區(qū)域。在所有列中類似地形成了其他存儲(chǔ)器單元。

當(dāng)對(duì)這樣的存儲(chǔ)器單元編程時(shí)，將電子儲(chǔ)存在與所述存儲(chǔ)器單元相關(guān)聯(lián)的電荷收集層的一部分中。例如，在MC6,0的電荷收集層697中電子用符號(hào)“-”表示。這些電子從所述多晶硅本體、并穿過(guò)所述隧道氧化物被抽入所述電荷收集層中。存儲(chǔ)器單元的閾值電壓與所儲(chǔ)存的電荷量成比例地增大。

圖7展示了存儲(chǔ)器設(shè)備710，所述存儲(chǔ)器設(shè)備具有用于并行地讀取一頁(yè)存儲(chǔ)器單元并對(duì)其編程的讀取/寫入電路(例如，NAND多狀態(tài)閃存器)。存儲(chǔ)器設(shè)備710可以包括一個(gè)或多個(gè)存儲(chǔ)器裸片或芯片712。存儲(chǔ)器裸片712包括存儲(chǔ)器單元陣列(二維或三維的)700、控制電路720、以及讀取/寫入電路730A和730B。在一個(gè)實(shí)施例中，在存儲(chǔ)器陣列700的相反兩側(cè)以對(duì)稱的方式通過(guò)所述不同的外圍電路來(lái)實(shí)現(xiàn)對(duì)所述陣列的訪問(wèn)，從而使得每側(cè)上的存取線路和電路的密度被減半。讀取/寫入電路730A和730B包括多個(gè)讀出塊702，所述讀出塊允許并行地讀取一頁(yè)存儲(chǔ)器單元或?qū)R編程。所述存儲(chǔ)器陣列700是經(jīng)由行解碼器740A和740B由字線、以及經(jīng)由列解碼器742A和742B由位線可尋址的。在典型的實(shí)施例中，在與所述一個(gè)或多個(gè)存儲(chǔ)器裸片712相同的存儲(chǔ)器設(shè)備710(例如，可去除的存儲(chǔ)卡或包)中包含控制器744。在主機(jī)與控制器744之間經(jīng)由線路732、并且在所述控制器與所述一個(gè)或多個(gè)存儲(chǔ)器裸片712之間經(jīng)由線路734傳遞命令和數(shù)據(jù)。一些存儲(chǔ)器系統(tǒng)可以包括與控制器744通信的多個(gè)裸片712。

控制電路720與所述讀取/寫入電路730A和730B協(xié)作來(lái)在存儲(chǔ)器陣列700上進(jìn)行存儲(chǔ)操作。所述控制電路720包括狀態(tài)機(jī)722、片上地址解碼器724以及功率控制模塊726。所述狀態(tài)機(jī)722對(duì)存儲(chǔ)操作提供芯片級(jí)別的控制。所述片上地址解碼器724在所述主機(jī)或存儲(chǔ)器控制器所實(shí)驗(yàn)的地址與所述解碼器740A、740B、742A和742B所實(shí)驗(yàn)的硬件地址之間提供地址接口。所述功率控制模塊726在存儲(chǔ)操作的過(guò)程中控制被供應(yīng)至字線和位線的功率和電壓。在一個(gè)實(shí)施例中，所述功率控制模塊726包括可以創(chuàng)造高于電源電壓的電壓的一個(gè)或多個(gè)電荷泵。控制電路720、功率控制726、解碼器724、狀態(tài)機(jī)722、解碼器740A/B&742A/B、讀取/寫入電路730A/B以及控制器744一起或分開地可以被稱為一個(gè)或多個(gè)管理電路(或稱為“管理電路”)。

圖8是被劃分為核部分(被稱為讀出模塊880)和共用部分890的單獨(dú)讀出塊702的框圖。在一個(gè)實(shí)施例中，每個(gè)位線存在單獨(dú)的讀出模塊880，并且一組多個(gè)讀出模塊880存在一個(gè)共用部分890。在一個(gè)實(shí)例中，讀出塊將包括一個(gè)共用部分890和八個(gè)讀出模塊880。一組中的每個(gè)讀出模塊將與相關(guān)聯(lián)的共用部分經(jīng)由數(shù)據(jù)總線872通信。

讀出模塊880包括讀出電路870，所述讀出電路判定所連接的位線111中的導(dǎo)通電流是高于還是低于預(yù)定電平。在一些實(shí)施例中，讀出模塊880包括常被稱為讀出放大器的電流。讀出模塊880還包括用于設(shè)定所連接的位線111上的電壓條件的位線鎖存器882。例如，在位線鎖存器882中鎖存的預(yù)定狀態(tài)將使得所連接的位線被拉到指定狀態(tài)的編程抑制(例如，Vdd)。

共用部分890包括處理器892、一組數(shù)據(jù)鎖存器894、以及耦合在這一組數(shù)據(jù)鎖存器894與數(shù)據(jù)總線820之間的I/O接口896。處理器892執(zhí)行計(jì)算。例如，其功能之一是確定存儲(chǔ)在所讀出的存儲(chǔ)器單元中的數(shù)據(jù)并且將所確定的數(shù)據(jù)存儲(chǔ)在這一組數(shù)據(jù)鎖存器中。這一組數(shù)據(jù)鎖存器894用于在讀取操作中存儲(chǔ)所述處理器892確定的數(shù)據(jù)位。它還用于在編程操作的過(guò)程中存儲(chǔ)從所述數(shù)據(jù)總線820導(dǎo)入的數(shù)據(jù)位。所導(dǎo)入的數(shù)據(jù)位表示旨在被編程到存儲(chǔ)器中的寫入數(shù)據(jù)。I/O接口896提供了數(shù)據(jù)鎖存器894與數(shù)據(jù)總線820之間的接口。

在讀取或讀出的過(guò)程中，所述系統(tǒng)的操作是處于狀態(tài)機(jī)722控制向被尋址單元供應(yīng)不同控制柵電壓的控制下。隨著所述控制柵電壓階躍經(jīng)過(guò)與所述存儲(chǔ)器支持的多個(gè)不同存儲(chǔ)器狀態(tài)相對(duì)應(yīng)的這些不同的預(yù)定義控制柵電壓(例如，讀取參考電壓或驗(yàn)證參考電壓)，所述讀出模塊880可以在這些電壓之一時(shí)跳變，并且將從讀出模塊880經(jīng)由總線872提供輸出至處理器892。在這個(gè)點(diǎn)，處理器892通過(guò)考慮所述讀出模塊的跳變事件以及與從所述狀態(tài)機(jī)經(jīng)由輸入線路893施加的控制柵電壓相關(guān)的信息來(lái)確定所得到的存儲(chǔ)器狀態(tài)。所述處理器接著計(jì)算針對(duì)所述存儲(chǔ)器狀態(tài)的二進(jìn)制編碼、并且將所得到的數(shù)據(jù)位存儲(chǔ)到數(shù)據(jù)鎖存器894中。在所述核部分的另一個(gè)實(shí)施例中，位線鎖存器882起到雙重作用，既作為用于鎖存所述讀出模塊880的輸出的鎖存器、又用作如上文描述的位線鎖存器。

預(yù)期的是，一些實(shí)現(xiàn)方式將包括多個(gè)處理器892。在一個(gè)實(shí)施例中，每個(gè)處理器892將包括輸出線路(在圖8未繪出)，使得所述輸出線路中的每一個(gè)通過(guò)硬接線-OR’d連接在一起。在一些實(shí)施例中，在將所述輸出線路連接至所述硬接線-OR線之前反轉(zhuǎn)。這種構(gòu)型能夠在編程過(guò)程已經(jīng)完成時(shí)的編程驗(yàn)證過(guò)程中實(shí)現(xiàn)快速確定，因?yàn)榻邮沼步泳€-OR線的狀態(tài)機(jī)可以確定被編程的所有位何時(shí)達(dá)到所希望的電平。例如，當(dāng)每個(gè)位都達(dá)到了其所希望的電平時(shí)，將所述位的邏輯零發(fā)送至硬接線-OR線(或?qū)?shù)據(jù)一反轉(zhuǎn))。當(dāng)所有的位都輸出數(shù)據(jù)0(或數(shù)據(jù)一反轉(zhuǎn))時(shí)，則所述狀態(tài)機(jī)知道將終止編程過(guò)程。在每個(gè)處理器與八個(gè)讀出模塊通信的實(shí)施例中，所述狀態(tài)機(jī)可能(在一些實(shí)施例中)需要讀取所述硬接線-OR線八次，或?qū)⑦壿嬏砑拥教幚砥?92以便累積相關(guān)聯(lián)位線的結(jié)果，使得所述狀態(tài)機(jī)僅需要讀取所述硬接線-OR線一次。在具有許多讀出模塊的一些實(shí)施例中，這許多讀出模塊的硬接線-OR線可以分組成多組N個(gè)讀出模塊，并且接著可以將這個(gè)組分形成二進(jìn)制樹。

在編程或驗(yàn)證的過(guò)程中，有待編程的數(shù)據(jù)從數(shù)據(jù)總線820存儲(chǔ)到所述組數(shù)據(jù)鎖存器894中。在所述狀態(tài)機(jī)的控制下，編程操作包括同時(shí)施加至所述被尋址的存儲(chǔ)器單元的控制柵上的一系列編程電壓脈沖(具有漸增的幅度)，所述存儲(chǔ)器單元同時(shí)被編程至所述編程電壓脈沖。每個(gè)編程脈沖之后是驗(yàn)證過(guò)程，用于確定所述存儲(chǔ)器單元是否已被編程至所希望的狀態(tài)。處理器892監(jiān)測(cè)所驗(yàn)證的存儲(chǔ)器狀態(tài)相對(duì)于所希望的存儲(chǔ)器狀態(tài)。當(dāng)二者相符時(shí)，處理器892設(shè)定所述位線鎖存器882以便致使位線被拉到指定狀態(tài)的編程抑制。這抑制耦合至位線111上的存儲(chǔ)器單元進(jìn)一步編程，即使它在其控制柵上受到編程脈沖也是如此。在其他實(shí)施例中，所述處理器初始地加載所述位線鎖存器882，并且所述讀出電路在驗(yàn)證過(guò)程中將其設(shè)定為抑制值。

數(shù)據(jù)鎖存器堆疊體894包含與所述讀出模塊相對(duì)應(yīng)的數(shù)據(jù)鎖存器堆疊體。在一個(gè)實(shí)施例中，讀出模塊880有三個(gè)(或四個(gè)或其他數(shù)量的)數(shù)據(jù)鎖存器。在一些實(shí)現(xiàn)方式中(但不作要求)，所述數(shù)據(jù)鎖存器被實(shí)施為移位寄存器，使得存儲(chǔ)在其中的并行數(shù)據(jù)被轉(zhuǎn)換成用于數(shù)據(jù)總線820的串行數(shù)據(jù)，反之亦然。在一個(gè)優(yōu)選的實(shí)施例中，與所述存儲(chǔ)器單元讀取/寫入塊相對(duì)應(yīng)的所有數(shù)據(jù)鎖存器可以聯(lián)系在一起形成塊移位寄存器，使得可以通過(guò)串行傳送來(lái)輸入或輸出數(shù)據(jù)塊。具體地，對(duì)這一組讀取/寫入模塊進(jìn)行適配，使得其一組數(shù)據(jù)鎖存器中的每一個(gè)將數(shù)據(jù)按順序移入或移出所述數(shù)據(jù)總線，就好像它們是用于整個(gè)讀取/寫入塊的移位寄存器的一部分。

圖9A是描述將連接至共用字線上的存儲(chǔ)器單元編程到一個(gè)或多個(gè)目標(biāo)(例如，數(shù)據(jù)狀態(tài)或閾值電壓范圍)的過(guò)程的一個(gè)實(shí)施例的流程圖。典型地，在編程操作的過(guò)程中被施加至控制柵上的編程電壓是作為一系列編程脈沖施加的。在編程脈沖之間存在一組驗(yàn)證脈沖，用于進(jìn)行驗(yàn)證。在許多實(shí)現(xiàn)方式中，將所述編程脈沖的幅度隨著每個(gè)后續(xù)脈沖增大預(yù)定步長(zhǎng)。圖9B示出了編程脈沖964、965、966和驗(yàn)證脈沖967的一個(gè)示例性序列。

在圖9A的步驟570中，將編程電壓(Vpgm)初始化到起始幅度(例如，～12-16V或另一個(gè)適合的電平)，并且將狀態(tài)機(jī)722所維持的編程計(jì)數(shù)器PC初始化為1。在步驟972中，將編程信號(hào)Vpgm的編程脈沖施加至所選擇的字線(被選擇用于編程的字線)。在一個(gè)實(shí)施例中，被同時(shí)編程的這組存儲(chǔ)器單元全都連接至同一字線(所選擇的字線)上。所述未被選擇的字線可以接收一個(gè)或多個(gè)升高電壓(例如，～7-11伏特)以便進(jìn)行本領(lǐng)域已知的升高方案。在一個(gè)實(shí)施例中，如果應(yīng)當(dāng)對(duì)存儲(chǔ)器單元進(jìn)行編程，則將對(duì)應(yīng)的位線接地。在另一方面，如果所述存儲(chǔ)器單元應(yīng)當(dāng)保持在其當(dāng)前閾值電壓，則可以將對(duì)應(yīng)的位線連接至Vdd以便抑制編程。在步驟972，將所述編程脈沖同時(shí)施加至連接至所選擇的字線上的所有存儲(chǔ)器單元上，使得連接至所選擇的字線上的所有存儲(chǔ)器單元被同時(shí)編程。也就是，它們?cè)谕粫r(shí)刻(或在重疊時(shí)間期間)被編程。以此方式，連接至所選擇的字線上的所有存儲(chǔ)器單元改變其閾值電壓，除非它們已經(jīng)被鎖定在外而不進(jìn)行編程。

在步驟974，使用適當(dāng)一組目標(biāo)電平來(lái)驗(yàn)證適當(dāng)?shù)拇鎯?chǔ)器單元，以進(jìn)行一個(gè)或多個(gè)驗(yàn)證操作。在一個(gè)實(shí)施例中，通過(guò)測(cè)試被選擇用于編程的所述存儲(chǔ)器單元的閾值電壓是否已經(jīng)達(dá)到適當(dāng)?shù)尿?yàn)證比較電壓，來(lái)進(jìn)行驗(yàn)證過(guò)程。參見圖9B，在每個(gè)編程脈沖之間可以存在若干驗(yàn)證脈沖967，以測(cè)試不同的編程狀態(tài)。將參照?qǐng)D10A-E進(jìn)一步討論這一點(diǎn)。在一些實(shí)施例中，在向所選擇的字線施加相同電壓時(shí)，測(cè)試多個(gè)驗(yàn)證電平。下文討論了進(jìn)一步的細(xì)節(jié)。

在步驟976中，判定所有存儲(chǔ)器單元是否都已達(dá)到其目標(biāo)閾值電壓(通過(guò))。如果是，則編程過(guò)程完成并且成功，因?yàn)樗兴x擇的存儲(chǔ)器單元都被編程并且被驗(yàn)證為達(dá)到其目標(biāo)狀態(tài)。在步驟978中報(bào)告“通過(guò)”狀態(tài)。如果在976確定不是所有存儲(chǔ)器單元都達(dá)到其目標(biāo)閾值電壓(失敗)，則編程過(guò)程繼續(xù)至步驟980。要注意，在一些實(shí)施例中，存在高驗(yàn)證參考電平和高驗(yàn)證參考電平。下文將例如結(jié)合圖20的過(guò)程來(lái)討論這一點(diǎn)。

在步驟980中，所述系統(tǒng)對(duì)還沒(méi)有達(dá)到其相應(yīng)目標(biāo)閾值電壓分布的存儲(chǔ)器單元的數(shù)量進(jìn)行計(jì)數(shù)。也就是，所述系統(tǒng)對(duì)未通過(guò)所述驗(yàn)證過(guò)程的單元的數(shù)量進(jìn)行計(jì)數(shù)。這種計(jì)數(shù)可以由所述狀態(tài)機(jī)、所述控制器、或其他邏輯完成。在一個(gè)實(shí)現(xiàn)方式中，所述讀出塊702中的每一個(gè)(參見圖7)將存儲(chǔ)器相應(yīng)單元的狀態(tài)(通過(guò)/失敗)?？梢允褂脭?shù)字計(jì)數(shù)器對(duì)這些值計(jì)數(shù)。如上文描述的，所述讀出塊中的許多具有硬接線-OR’d連接在一起的輸出信號(hào)。因此，檢查一條線可以指示一大組單元中沒(méi)有單元未通過(guò)驗(yàn)證。通過(guò)適當(dāng)?shù)亟M織被硬接線-OR連接在一起的線(例如，二進(jìn)制樹狀結(jié)構(gòu))，可以使用對(duì)分搜索法來(lái)確定失敗的單元的數(shù)量。以這樣的方式，如果少量的單元失敗，則計(jì)數(shù)快速地完成。如果大量的單元失敗，則計(jì)數(shù)花費(fèi)更長(zhǎng)的時(shí)間。在另一個(gè)替代方案中，所述讀出放大器中的每一個(gè)，如果其對(duì)應(yīng)存儲(chǔ)器單元失敗則可以輸出模擬電壓或電量，并且可以使用模擬電壓或電流求和電路來(lái)對(duì)失敗的存儲(chǔ)器單元的數(shù)量進(jìn)行計(jì)數(shù)。

在一個(gè)實(shí)施例中，存在一個(gè)總計(jì)數(shù)，所述總計(jì)數(shù)反映了未通過(guò)最后一個(gè)驗(yàn)證步驟的、當(dāng)前正被編程的存儲(chǔ)器單元的總數(shù)量。在另一個(gè)實(shí)施例中，對(duì)每個(gè)數(shù)據(jù)狀態(tài)保持多個(gè)單獨(dú)的計(jì)數(shù)。

在步驟982中，判定來(lái)自步驟980的計(jì)數(shù)是否小于或等于預(yù)定極限。在一個(gè)實(shí)施例中，所述預(yù)定極限是這頁(yè)存儲(chǔ)器單元的在讀取過(guò)程中可以通過(guò)ECC糾正的位的數(shù)量。如果失敗單元的數(shù)量小于或等于所述預(yù)定極限，則編程過(guò)程可以停止并且在步驟978中報(bào)告“通過(guò)”狀態(tài)。在這種情形中，足夠的存儲(chǔ)器單元被正確地編程，使得在讀取過(guò)程中可以使用ECC來(lái)糾正剩余的少數(shù)還沒(méi)有被完全編程的存儲(chǔ)器單元。在一些實(shí)施例中，步驟980將對(duì)每個(gè)扇區(qū)、每個(gè)目標(biāo)數(shù)據(jù)狀態(tài)或其他單位的失敗單元的數(shù)量進(jìn)行計(jì)數(shù)，并且在步驟582中將所述計(jì)數(shù)單獨(dú)地或一起地與閾值進(jìn)行比較。

在另一個(gè)實(shí)施例中，所述預(yù)定極限是小于在讀取過(guò)程中可以通過(guò)ECC糾正的位的數(shù)量，以允許未來(lái)的錯(cuò)誤。當(dāng)對(duì)一頁(yè)中的少于所有存儲(chǔ)器單元進(jìn)行編程、或者比較僅一個(gè)數(shù)據(jù)狀態(tài)(或少于所有狀態(tài))的計(jì)數(shù)時(shí)，所述預(yù)定極限可以是這頁(yè)存儲(chǔ)器單元的在讀取過(guò)程中可以通過(guò)ECC糾正的位的數(shù)量的一部分(按比例的或不按比例的)。在一些實(shí)施例中，這個(gè)極限不是預(yù)先確定的。而是，它基于已經(jīng)針對(duì)這頁(yè)計(jì)數(shù)的錯(cuò)誤數(shù)量、進(jìn)行的編程-擦除循環(huán)的數(shù)量、或其他指標(biāo)改變。

如果故障存儲(chǔ)器單元的數(shù)量不小于所述預(yù)定極限，則編程過(guò)程在步驟984繼續(xù)，并且相對(duì)于編程極限值(PL)來(lái)檢查編程計(jì)數(shù)器PC。編程極限值的實(shí)例包括20和30；然而，可以使用其他值。如果編程計(jì)數(shù)器PC不小于編程極限值PL，則認(rèn)為編程過(guò)程已經(jīng)失敗，并且在步驟988中報(bào)告FAIL。如果編程計(jì)數(shù)器PC小于編程極限值PL，則所述過(guò)程在步驟586繼續(xù)，在此時(shí)間期間，將編程計(jì)數(shù)器PC增加1并且將編程電壓Vpgm階躍升高至下一個(gè)幅度。例如，下一個(gè)脈沖將具有比前一個(gè)脈沖大了一個(gè)步長(zhǎng)(例如，0.1-0.4伏特的步長(zhǎng))的幅度。在步驟986之后，這個(gè)過(guò)程循環(huán)回到步驟972，并且對(duì)所選擇的字線施加另一個(gè)編程脈沖。

圖10A-E展示了可以在圖9A的編程過(guò)程的一個(gè)實(shí)施例的過(guò)程中使用的多階段編程途徑。在圖10E中描繪了最終編程狀態(tài)(S0-S7)。要注意，存在與狀態(tài)S1-S7相關(guān)聯(lián)的驗(yàn)證電平(Vv1，Vv2，Vv3，Vv4，Vv5，Vv6，Vv7)。這些驗(yàn)證電平可以對(duì)應(yīng)于圖9B中的這些驗(yàn)證脈沖。

在圖10A-E的實(shí)施例中，編程過(guò)程包括三個(gè)階段。在編程之前，擦除所述存儲(chǔ)器單元，使得連接至共用字線上的所有存儲(chǔ)器單元處于擦除后閾值電壓分布E內(nèi)，如圖10A所繪。與有待編程的存儲(chǔ)器單元相關(guān)聯(lián)的這個(gè)共用字線被稱為所選擇的字線。要注意，除了與所選擇的字線相關(guān)聯(lián)的存儲(chǔ)器單元之外的存儲(chǔ)器單元可以一起被擦除。例如，一個(gè)塊、或塊的某個(gè)區(qū)段中的所有存儲(chǔ)器單元可以一起被擦除。

在第一編程階段的過(guò)程中，將目標(biāo)(由于有待存儲(chǔ)在存儲(chǔ)器單元中的數(shù)據(jù))是數(shù)據(jù)狀態(tài)S4、S5、S6或S7的所述存儲(chǔ)器單元編程到中間狀態(tài)IM。所述存儲(chǔ)器單元的目標(biāo)是數(shù)據(jù)狀態(tài)S0、S1、S2或S3并且保持在所述擦除后閾值電壓分布E內(nèi)。用圖10B圖解地描繪了所述第一階段。將被編程到中間狀態(tài)IM的存儲(chǔ)器單元編程到目標(biāo)閾值電壓VvIM。

在圖10A-E的編程過(guò)程的第二階段的過(guò)程中，將存儲(chǔ)器單元編程到略微低于其最終既定驗(yàn)證電平的驗(yàn)證電平。這在圖10C中描繪出，其中驗(yàn)證電平Vv1’、Vv2’、Vv3’、Vv4’、Vv5’、Vv6’、Vv7’與每個(gè)狀態(tài)相關(guān)聯(lián)。這些分布被標(biāo)記為S1’、S2’、S3’、S4’、S5’、S6’和S7’，以指示這些不是最終編程狀態(tài)。這些可以被稱為“模糊狀態(tài)”。要注意，例如Vv1’低于Vv1。并不要求每個(gè)狀態(tài)具有較低驗(yàn)證電平。例如，最高狀態(tài)可能沒(méi)有較低驗(yàn)證電平Vv7’。而是，最高狀態(tài)的存儲(chǔ)器單元可以直接編程到較高驗(yàn)證電平Vv7。這個(gè)第二階段可以被稱為粗糙編程階段。

在圖10A-E的編程過(guò)程的第三階段的過(guò)程中，將存儲(chǔ)器單元編程到其最終編程狀態(tài)。這在圖10D中描繪出，其中驗(yàn)證電平Vv1、Vv2、Vv3、Vv4、Vv5、Vv6、Vv7與每個(gè)狀態(tài)相關(guān)聯(lián)。在這個(gè)第三階段的過(guò)程中，可以減慢編程速度，這可以幫助創(chuàng)建更緊的閾值電壓分布。這個(gè)第三階段可以被稱為精細(xì)編程階段。要注意，所述第二階段和第三階段可以一起進(jìn)行。下文討論了進(jìn)一步的細(xì)節(jié)。

在所述第二階段的過(guò)程中，將處于擦除后閾值電壓分布E中的存儲(chǔ)器單元編程到電平Vv1’、Vv2’、Vv3’或Vv4’之一。例如，在所述編程過(guò)程的第二階段的過(guò)程中，將有待編程到數(shù)據(jù)狀態(tài)S3的那些存儲(chǔ)器單元從擦除后閾值電壓分布E編程到模糊狀態(tài)S3’，將有待編程到數(shù)據(jù)狀態(tài)S2的那些存儲(chǔ)器單元從擦除后閾值電壓分布E編程到模糊狀態(tài)S2’，將有待編程到數(shù)據(jù)狀態(tài)S1的那些存儲(chǔ)器單元從擦除后閾值電壓分布E編程到模糊狀態(tài)S1’，并且不對(duì)有待處于數(shù)據(jù)狀態(tài)S0的那些存儲(chǔ)器單元進(jìn)行編程。因此，擦除后閾值電壓分布E變成數(shù)據(jù)狀態(tài)S0。而且，在所述第二階段的過(guò)程中，將存儲(chǔ)器單元從中間狀態(tài)IM編程到多個(gè)不同數(shù)據(jù)狀態(tài)S4-S7。例如，將有待編程到數(shù)據(jù)狀態(tài)S7的那些存儲(chǔ)器單元從中間狀態(tài)IM編程到模糊狀態(tài)S7’，將目標(biāo)是處于數(shù)據(jù)狀態(tài)S6的那些存儲(chǔ)器單元從中間狀態(tài)IM編程到模糊狀態(tài)S6’，將有待編程到數(shù)據(jù)狀態(tài)S5的這兩個(gè)存儲(chǔ)器單元從中間狀態(tài)IM編程到模糊狀態(tài)S5’，并且將有待編程到狀態(tài)S4的那些存儲(chǔ)器單元從中間狀態(tài)IM編程到模糊狀態(tài)S4’。在圖10C中展示了這個(gè)第二編程階段。

如圖10C中可見，在所述第二編程階段結(jié)束時(shí)，模糊狀態(tài)S1’-S7’與相鄰模糊狀態(tài)重疊。例如，模糊狀態(tài)S1’與模糊狀態(tài)S2’重疊，模糊狀態(tài)S2’與模糊狀態(tài)S1’和S3’重疊，模糊狀態(tài)S3’與模糊狀態(tài)S2’和S4’重疊，模糊狀態(tài)S4’與模糊狀態(tài)S3’和S5’重疊，模糊狀態(tài)S5’與模糊狀態(tài)S4’和S6’重疊，并且模糊狀態(tài)S6’與模糊狀態(tài)S5’和S7’重疊。在一些實(shí)施例中，所述模糊狀態(tài)中的全部或一些不重疊。

在所述第三編程階段的過(guò)程中，所述分布從模糊狀態(tài)S1’-S7’到最終狀態(tài)S1-S7收緊。圖10D圖解地描繪了這一點(diǎn)。如上文所述，一些存儲(chǔ)器單元可能處于所述第三階段中而其他處于所述第二階段中。而且，存儲(chǔ)器單元可以跳過(guò)所述第二或第三階段。如所指出的，不是所有狀態(tài)都要求所述第二階段。而且，在相同的編程脈沖中，存儲(chǔ)器單元的閾值電壓可以超過(guò)所述高驗(yàn)證電平，因?yàn)樗鼨M穿了所述低驗(yàn)證電平，在此情況下它不經(jīng)歷與所述第三階段相關(guān)聯(lián)的緩慢編程。在一些實(shí)施例中，數(shù)據(jù)狀態(tài)S0比數(shù)據(jù)狀態(tài)S1-S7寬。

要注意，許多變體的編程是可能的。不同于八個(gè)狀態(tài)，可以存在兩個(gè)、四個(gè)、十六個(gè)、或其他數(shù)量的狀態(tài)。所述編程階段還可能存在許多變體。例如，在一個(gè)實(shí)施例中跳過(guò)了編程到中間狀態(tài)IM。

當(dāng)將數(shù)據(jù)編程到多個(gè)狀態(tài)(例如，不同于二進(jìn)制編程)時(shí)，重要的是，所述編程過(guò)程足夠準(zhǔn)確，而使得讀取過(guò)程可以明確地在不同閾值電壓分布之間區(qū)分。例如，閾值電壓分布越緊，明確地讀取存儲(chǔ)器單元就越容易。

如上文指出的，在沒(méi)有不合理地減慢編程過(guò)程的情況下實(shí)現(xiàn)緊的閾值電壓分布的一種解決方案包括b針對(duì)給定狀態(tài)的低和高驗(yàn)證電平。編程到低驗(yàn)證電平可以被稱為粗糙編程階段。這包括嘗試以更快方式升高閾值電壓并且較少地關(guān)注實(shí)現(xiàn)緊的閾值電壓分布。編程到高驗(yàn)證電平可以被稱為精細(xì)編程階段。這嘗試以更慢方式升高閾值電壓以便達(dá)到目標(biāo)閾值電壓，同時(shí)還實(shí)現(xiàn)更緊的閾值電壓分布。

圖11A、11B、12A和12B提供了粗糙/精細(xì)編程方法的一個(gè)實(shí)例的更多細(xì)節(jié)。圖11A和12A描繪了被編程的存儲(chǔ)器單元的閾值電壓。圖11B和12B描繪了被編程的存儲(chǔ)器單元的位線電壓。圖11A、11B、12A和12B的這個(gè)實(shí)例使用了兩個(gè)驗(yàn)證電平，在圖中表示為Vv’和Vv。最終目標(biāo)電平是Vv。圖10C和10D示出了若干狀態(tài)的這種低和高驗(yàn)證電平的實(shí)例。

當(dāng)存儲(chǔ)器單元的閾值電壓已經(jīng)達(dá)到Vv時(shí)，將通過(guò)向與所述存儲(chǔ)器單元相對(duì)應(yīng)的位線施加抑制電壓，來(lái)抑制所述存儲(chǔ)器單元的進(jìn)一步編程。例如，可以將位線電壓升高至V抑制(參見圖11B和圖12B)。然而，當(dāng)存儲(chǔ)器單元達(dá)到接近(但低于)目標(biāo)值Vv的閾值電壓時(shí)，通過(guò)向所述位線施加典型地在0.3v至0.8v的量級(jí)上的某個(gè)偏置電壓，來(lái)減慢后續(xù)編程脈沖期間所述存儲(chǔ)器單元的閾值電壓偏移。由于在接下來(lái)的幾個(gè)編程脈沖期間減小了閾值電壓偏移的速率，最終閾值電壓分布可以比用其他編程方法時(shí)更窄。為了實(shí)施這種方法，使用低于Vv的第二驗(yàn)證電平。這個(gè)第二驗(yàn)證電平在11A和12A中描繪為Vv’，其中Vv>Vv’。當(dāng)存儲(chǔ)器單元的閾值電壓大于Vv’但仍小于Vv時(shí)，將通過(guò)施加位線偏壓Vs來(lái)減小在后續(xù)編程脈沖期間所述存儲(chǔ)器單元的閾值電壓偏移(圖12B)。要注意在這種情況下，可以對(duì)每個(gè)狀態(tài)使用兩個(gè)驗(yàn)證操作。對(duì)每個(gè)狀態(tài)在對(duì)應(yīng)Vv下使用一個(gè)驗(yàn)證操作，并且對(duì)每個(gè)狀態(tài)在對(duì)應(yīng)Vv’下使用一個(gè)驗(yàn)證操作。要注意，某些狀態(tài)，例如最高狀態(tài)，可能不具有低驗(yàn)證電平。

圖11A和11B示出了在一個(gè)編程脈沖中在t2時(shí)其閾值電壓移動(dòng)經(jīng)過(guò)了Vv’和Vv的存儲(chǔ)器單元的行為。例如，在圖11A中描繪閾值電壓在t2與t3之間經(jīng)過(guò)Vv’和Vv。因此，在t3之前，所述存儲(chǔ)器單元處于所述粗糙階段中。在t3之后，所述存儲(chǔ)器單元處于所述抑制模式中。

圖12A和12B描繪了進(jìn)入粗糙和精細(xì)編程階段二者的存儲(chǔ)器單元。所述存儲(chǔ)器單元的閾值電壓在時(shí)刻t2與時(shí)刻t3之間(例如，從在t2開始施加編程脈沖時(shí))橫穿了Vv’。在t3之前，所述存儲(chǔ)器單元處于所述粗糙階段中。在t3之后，將位線電壓升高至Vs；因此，所述存儲(chǔ)器單元處于所述精細(xì)階段中。在t3與t4之間，所述存儲(chǔ)器單元的閾值電壓橫穿了Vv；因此，通過(guò)在t4將位線電壓升高至V抑制，抑制所述存儲(chǔ)器單元的進(jìn)一步編程。如果沒(méi)有所述使用粗糙/精細(xì)編程方案，在所述存儲(chǔ)器單元的閾值電壓可以超出Vv一個(gè)容限，所述容限比圖12A中描繪的大得多。

電壓Vv比電壓Vv’大了被稱為Δ的差值(參見圖12A)。實(shí)現(xiàn)上文剛剛描述的粗糙/精細(xì)編程過(guò)程的一種可能的方式是對(duì)于每個(gè)數(shù)據(jù)狀態(tài)在兩個(gè)不同控制柵(字線)電壓下施加兩個(gè)連貫的驗(yàn)證操作。例如，如果存儲(chǔ)器單元正在被編程到狀態(tài)S1-S7，圖9B的波形將包括十四個(gè)驗(yàn)證脈沖而不是七個(gè)。然而，對(duì)于每個(gè)數(shù)據(jù)狀態(tài)具有兩個(gè)連貫的驗(yàn)證操作減慢了所述編程/驗(yàn)證過(guò)程，因?yàn)闉榱烁淖冏志€電壓而需要的時(shí)間比希望的長(zhǎng)。例如，隨著字線變得越長(zhǎng)而與更多存儲(chǔ)器單元連接，RC延遲量增加并減慢了改變字線電壓的過(guò)程。同樣，隨著字線之間的寄生電容由于更緊密隔開的字線而變得更大，RC延遲量增加。

為了解決編程/驗(yàn)證過(guò)程的速度由于為了改變字線電壓而需要的時(shí)間而減慢的問(wèn)題，控制柵(字線)電壓對(duì)于每個(gè)數(shù)據(jù)狀態(tài)的這兩個(gè)驗(yàn)證操作(在Vv’和Vv下的操作)而言相同的情況下，可以使用上述粗糙/精細(xì)編程過(guò)程的變體。在這個(gè)方案中，讀出放大器870將通過(guò)讀出所述存儲(chǔ)器單元的兩個(gè)不同電流來(lái)測(cè)試兩個(gè)不同閾值電壓(例如，Vv’和Vv)。在一個(gè)實(shí)施例中，在不改變所選擇的字線上的電壓的情況下針對(duì)在Vv’和Vv下的驗(yàn)證進(jìn)行讀出。下文討論了進(jìn)一步的細(xì)節(jié)。

圖13A示出了在編程剛剛完成之后具有讀取參考電平Vr1、Vr2、Vr3、Vr4、Vr5、Vr6和Vr7的存儲(chǔ)器單元的閾值分布。讀取電平Vr1用于測(cè)試存儲(chǔ)器單元是否具有高于或低于所述電平的閾值電壓。通過(guò)測(cè)試所有參考電平，可以確定每個(gè)存儲(chǔ)器單元處于哪個(gè)狀態(tài)。

然而，在閾值電壓分布之間可能存在一些重疊。在圖13B中對(duì)于兩個(gè)相鄰狀態(tài)描繪了這一點(diǎn)。這種重疊可能在編程時(shí)在某種程度上由于例如一些存儲(chǔ)器單元被過(guò)度編程或編程不足而發(fā)生。而且，所述閾值電壓分布可能由于例如讀取串?dāng)_而隨時(shí)間展開。讀取串?dāng)_是存儲(chǔ)器單元的閾值電壓由于被施加來(lái)讀取所述存儲(chǔ)器單元的電壓而略微改變。

在一個(gè)實(shí)施例中，使用軟比特來(lái)改進(jìn)讀取操作的準(zhǔn)確性。讀取電平Vr1、Vr2、Vr3、Vr4、Vr5、Vr6和Vr7可以被稱為“硬比特”。如上文指出的，可以使用錯(cuò)誤校正來(lái)準(zhǔn)確確定存儲(chǔ)器單元旨在被編程到的狀態(tài)，即使其當(dāng)前閾值電壓不是在正確的范圍。

圖13B描繪了具有硬比特(HB)和兩個(gè)相關(guān)聯(lián)軟比特(SB’，SB)的參考電平的兩個(gè)相鄰閾值電壓分布。硬比特是針對(duì)讀取電平Vrl-Vr7之一。在這個(gè)實(shí)例中，軟比特是在這兩個(gè)閾值電壓分布之一的大約中心處。這僅是一個(gè)實(shí)例。而且，可能有多于兩個(gè)軟比特與所述硬比特相關(guān)聯(lián)。

在一個(gè)實(shí)施例中，在所述硬比特參考電平和這兩個(gè)軟比特參考電平處讀出存儲(chǔ)器單元。這個(gè)信息可以被饋送至錯(cuò)誤校正控制過(guò)程。這提供了可以在錯(cuò)誤校正過(guò)程中被所述糾正引擎用來(lái)加速或以其他方式輔助收斂的更多數(shù)據(jù)。在一個(gè)實(shí)施例中，在不改變所選擇的字線上的電壓的情況下讀出這個(gè)硬比特和兩個(gè)軟比特。

圖14是讀出電路870的一個(gè)實(shí)施例的圖(參見圖8)。電路870可以用來(lái)在向所選擇的字線施加相同的電壓時(shí)讀出多個(gè)閾值電壓電平。電路870具有電荷存儲(chǔ)器件1416，所述電荷存儲(chǔ)器件具有用作讀出節(jié)點(diǎn)(SEN)的節(jié)點(diǎn)。向所述電荷存儲(chǔ)器件1416的第二節(jié)點(diǎn)提供時(shí)鐘信號(hào)(CLK)。所述時(shí)鐘信號(hào)CLK可以用來(lái)調(diào)整所述讀出節(jié)點(diǎn)SEN處的電壓。在一個(gè)實(shí)施例中，所述電荷存儲(chǔ)器件1416是用電容器實(shí)施的。

所述讀出節(jié)點(diǎn)(SEN)連接至讀出設(shè)備1414上。所述讀出設(shè)備1414讀出在SEN處的電壓并且判定所述電壓是否高于/低于目標(biāo)電平。這可以用來(lái)判定存儲(chǔ)器單元是否具有高于/低于參考電平的閾值電壓。向所述讀出設(shè)備1414的節(jié)點(diǎn)1411提供信號(hào)SRC。所述SRC信號(hào)可以用于修改所述讀出設(shè)備1414所測(cè)試的目標(biāo)電平。這可以被稱為調(diào)整所述讀出設(shè)備1414的跳變點(diǎn)。在一個(gè)實(shí)施例中，讀出設(shè)備1414是用晶體管實(shí)施的。因此，可以通過(guò)所述晶體管是否響應(yīng)于在SEN處的電壓而接通來(lái)定義跳變點(diǎn)。

所述數(shù)據(jù)鎖存器1412存儲(chǔ)所述讀出設(shè)備1414的結(jié)果，所述結(jié)構(gòu)可以是通過(guò)讀出線提供的。所述數(shù)據(jù)鎖存器1412輸入重設(shè)信號(hào)RST，所述重設(shè)信號(hào)在多個(gè)讀出操作之間重設(shè)所述數(shù)據(jù)鎖存器1412。

所述預(yù)充電電路1404在所述SEN節(jié)點(diǎn)處建立電壓。完成這點(diǎn)將在所述讀出節(jié)點(diǎn)SEN處建立初始參考電壓。在一個(gè)實(shí)施例中，這是通過(guò)對(duì)所述電荷存儲(chǔ)器件1416充電來(lái)完成的。

位線連接電路1402將所述電荷存儲(chǔ)器件1416與位線相連接/斷開連接。所述位線與所讀出的存儲(chǔ)器單元相關(guān)聯(lián)。在向所選擇的存儲(chǔ)器單元的控制柵施加了參考電壓之后，將所述電荷存儲(chǔ)器件1416連接至位線上，以允許所選擇的存儲(chǔ)器單元的導(dǎo)通電流將所述電荷存儲(chǔ)器件1416放電而持續(xù)一段讀出時(shí)間。接著，將所述電荷存儲(chǔ)器件1416與所述位線斷開連接，以便穩(wěn)定所述讀出節(jié)點(diǎn)SEN上的電壓，使得可以讀出所述存儲(chǔ)器單元的所述條件。

圖15是用于在向所選擇的字線施加相同電壓時(shí)確定多個(gè)參考電平的過(guò)程的一個(gè)實(shí)施例的流程圖。在一個(gè)實(shí)施例中，這個(gè)過(guò)程用于在向所選擇的字線施加相同電壓時(shí)讀出低驗(yàn)證電平和高驗(yàn)證電平。在一個(gè)實(shí)施例中，這個(gè)過(guò)程用作在向所選擇的字線施加相同電壓時(shí)讀取一個(gè)硬比特和多個(gè)軟比特的過(guò)程的一部分。圖23示出了可以如何將圖15的過(guò)程擴(kuò)展至讀取一個(gè)硬比特和兩個(gè)軟比特。將參照?qǐng)D14的電路870，以幫助理解圖15的過(guò)程。要注意，在圖15的過(guò)程之前，可以向所選擇的字線施加參考電壓。

在步驟1502中，在讀出節(jié)點(diǎn)SEN上產(chǎn)生讀出電壓。在一個(gè)實(shí)施例中，將讀出節(jié)點(diǎn)SEN連接至讀出晶體管的柵極上，所述讀出晶體管具有連接至SRC的源極端子。所述讀出節(jié)點(diǎn)SEN與所選擇的非易失性存儲(chǔ)元件相關(guān)聯(lián)。所選擇的非易失性存儲(chǔ)元件是指所選擇的有待讀出的一個(gè)元件。在一個(gè)實(shí)施例中，所選擇的非易失性存儲(chǔ)元件是在與所述讀出節(jié)點(diǎn)SEN相關(guān)聯(lián)的NAND串上。

在所述讀出節(jié)點(diǎn)產(chǎn)生讀出電壓可以包括：產(chǎn)生代表所選擇的非易失性存儲(chǔ)元件的條件的電壓。步驟1502可以包括將讀出節(jié)點(diǎn)SEN連接至所選擇的非易失性存儲(chǔ)元件，以允許來(lái)自所選擇的非易失性存儲(chǔ)元件的導(dǎo)通電流來(lái)在某種程度上將所述讀出節(jié)點(diǎn)放電。下文討論了進(jìn)一步的細(xì)節(jié)。

在步驟1504中，判定所述讀出設(shè)備1414是否響應(yīng)于所述讀出節(jié)點(diǎn)SEN上的讀出電壓導(dǎo)通電流。例如，判定讀出晶體管是否響應(yīng)于所述讀出節(jié)點(diǎn)SEN上的電壓導(dǎo)通顯著的電流或接通。在這個(gè)時(shí)刻，作為一種可能性，可以將讀出設(shè)備1414的節(jié)點(diǎn)1411接地。

在步驟1506中，基于所述讀出設(shè)備1414是否響應(yīng)于所述讀出節(jié)點(diǎn)SEN上的所述讀出電壓導(dǎo)通電流，確定所選擇的非易失性存儲(chǔ)元件相對(duì)于第一參考電平的條件。作為一個(gè)實(shí)例，判定所述存儲(chǔ)器單元是否具有高于/低于低驗(yàn)證電平(例如，電平Vv1’-Vv7’之一)的閾值電壓。作為另一個(gè)實(shí)例，判定所述存儲(chǔ)器單元是否具有高于/低于軟比特電平(例如，圖13B中的軟比特SB’)的閾值電壓。這種確定可以由連接至讀出電路870上的電路進(jìn)行。例如，可以將來(lái)自數(shù)據(jù)鎖存器1412的數(shù)據(jù)提供給所述處理器892、控制電路720、和/或控制器744以便進(jìn)行這種確定。

在步驟1508中，修改讀出設(shè)備1414的節(jié)點(diǎn)1411(例如，所述讀出晶體管的源極端子)上的電壓。例如，使用信號(hào)SRC來(lái)修改讀出設(shè)備1414的節(jié)點(diǎn)1411上的電壓。在一個(gè)實(shí)施例中，在步驟1508中增大節(jié)點(diǎn)1411上的電壓，以允許所述讀出設(shè)備1414測(cè)試不同的參考電平。

在步驟1510中，在節(jié)點(diǎn)1411上具有當(dāng)前電壓時(shí)，判定所述讀出設(shè)備1414是否響應(yīng)于所述讀出節(jié)點(diǎn)SEN上的讀出電壓導(dǎo)通電流。例如，在給定了節(jié)點(diǎn)1411上的當(dāng)前電壓時(shí)，判定讀出設(shè)備1414是否響應(yīng)于所述讀出節(jié)點(diǎn)SEN上的電壓導(dǎo)通顯著電流或接通。

在步驟1512中，基于所述讀出設(shè)備1414是否響應(yīng)于所述讀出節(jié)點(diǎn)SEN上的所述讀出電壓導(dǎo)通電流，確定所選擇的非易失性存儲(chǔ)元件相對(duì)于第二參考電平的條件。作為一個(gè)實(shí)例，判定所述存儲(chǔ)器單元是否具有高于/低于高驗(yàn)證電平的閾值電壓。作為另一個(gè)實(shí)例，判定所述存儲(chǔ)器單元是否具有高于/低于硬比特電平或不同于步驟1506的軟比特電平的閾值電壓。這種確定可以由連接至讀出電路1400上的電路進(jìn)行，如在步驟1506中討論的。

要注意，所選擇的字線上的電壓在步驟1504與1510之間可以保持恒定。

圖16是描繪一個(gè)實(shí)施例的讀出電路870的示意圖(參見圖8和14)。所述讀出電路870可以在圖15的過(guò)程中、以及下文描述的其他過(guò)程中使用。如下文描述的，圖16的電流將電容器(或其他電荷存儲(chǔ)器件)預(yù)充電到預(yù)充電幅度、將所述電容器通過(guò)所述存儲(chǔ)器單元放電而持續(xù)一段讀出時(shí)間、并且在所述讀出時(shí)間之后讀出所述電容器處的電壓。雖然圖16表征的是一個(gè)電容器1416，但在一些實(shí)施例中，任何適合的電荷存儲(chǔ)器件都可以取代或補(bǔ)充這個(gè)電容器1416。讀出電壓將指示所述存儲(chǔ)器單元是否導(dǎo)通了所讀出的電流，這是對(duì)于所述存儲(chǔ)器單元的閾值電壓是否大于或小于所測(cè)試的閾值電壓的指示。如果所述存儲(chǔ)器單元的閾值電壓大于所測(cè)試的閾值電壓，則在驗(yàn)證操作的過(guò)程中，所述存儲(chǔ)器單元將進(jìn)入精細(xì)階段或完整編程，如基于以上描述的所述編程是合適的。因此，圖16的電路可以用于以上討論的粗糙/精細(xì)編程、或用于沒(méi)有使用粗糙/精細(xì)編程的其他系統(tǒng)。在一些實(shí)施例中，圖16的電路可以用于讀取操作。例如，在讀取操作的過(guò)程中可以讀取硬比特和軟比特。

圖16示出了連接至位線和晶體管1602上的晶體管1600。晶體管1600在其柵極處接收信號(hào)BLS、并用于連接至或隔離所述位線。晶體管1602在其柵極處接收信號(hào)BLC、并用作電壓鉗。柵極電壓BLC被偏置為等于所希望位線電壓加上晶體管1602的閾值電壓的恒定電壓。因此，晶體管1602的作用是在讀出操作的過(guò)程中(在讀取或驗(yàn)證的過(guò)程中)維持恒定的位線電壓，即使流經(jīng)所述位線的電流改變。

晶體管1602連接至晶體管1402上。晶體管1402連接至電容器1416上。晶體管1402的目的是將電容器1416連接至位線上并且將電容器1416與所述位線斷開連接，使得電容器1416與位線選擇性地通信。換言之，晶體管1402調(diào)節(jié)讀出時(shí)間。也就是，在晶體管1402接通時(shí)，電容器1416可以通過(guò)位線放電，并且當(dāng)晶體管1402切斷時(shí)，電容器1416不能通過(guò)位線放電。

晶體管1402連接至電容器1416之處的SEN節(jié)點(diǎn)還連接至讀出晶體管1414的柵極上。因此，電容器1416的上板連接至讀出晶體管1414的柵極上。電容器1416的下板連接至?xí)r鐘信號(hào)CLK上。時(shí)鐘信號(hào)CLK的目的是升高或較低電容器1416的上板上的電壓、并且因此升高或降低所述讀出節(jié)點(diǎn)SEN上的電壓。

所述SEN節(jié)點(diǎn)還連接至晶體管1610上，所述晶體管連接至晶體管1618上。向晶體管1610的柵極提供信號(hào)HLL。向晶體管1618的柵極提供信號(hào)LAT。晶體管1610和1618的目的是對(duì)所述讀出節(jié)點(diǎn)SEN預(yù)充電。向晶體管1618的源極施加電壓(例如，Vdd或其他電壓)。通過(guò)適當(dāng)?shù)仄镁w管1618和1610，可以使用向晶體管1618的源極施加的電壓來(lái)對(duì)電容器1416預(yù)充電。在預(yù)充電之后，電容器1416可以通過(guò)位線經(jīng)由晶體管1402放電(假定晶體管160和1602在導(dǎo)通)。

讀出晶體管1414具有源節(jié)點(diǎn)1411，對(duì)所述源節(jié)點(diǎn)提供源信號(hào)SRC。源信號(hào)SRC的目的是調(diào)整晶體管1414所測(cè)試的參考電平。換言之，源信號(hào)SRC修改讀出晶體管1414的跳變點(diǎn)。讀出晶體管1414的漏極連接至選通晶體管1612上。對(duì)所述選通晶體管1612的柵極提供選通信號(hào)STRO。所述選通晶體管1612的目的是將讀出晶體管1414連接至鎖存器電路1412上。

所述鎖存器電路1412包括晶體管1640、1642、1644、1650、1652和1654。晶體管1650在其柵極處接收選通信號(hào)STRO。晶體管1640在其柵極處接收重設(shè)信號(hào)RST。晶體管1652和1654的柵極結(jié)系在一起。所述數(shù)據(jù)鎖存器1412中的LAT電壓代表所述存儲(chǔ)器單元的一個(gè)條件。在一個(gè)實(shí)施例中，如果存儲(chǔ)器單元通過(guò)了驗(yàn)證條件，LAT將高，如果所述存儲(chǔ)器單元未通過(guò)所述驗(yàn)證條件，則低。因此，在一個(gè)實(shí)施例中，高LAT是指，所述存儲(chǔ)器單元具有高于參考電平的閾值電壓。因此，在一個(gè)實(shí)施例中，高LAT是指，所述存儲(chǔ)器單元具有高于參考電平的閾值電壓。

重設(shè)晶體管1460連接至晶體管1652和1654的柵極上。對(duì)重設(shè)晶體管1460的柵極提供重設(shè)信號(hào)RST。因此，所述重設(shè)信號(hào)RST可以用來(lái)重設(shè)所述鎖存器1412。

如上文討論的，經(jīng)由晶體管1610和1618對(duì)電容器1416預(yù)充電。這將節(jié)點(diǎn)SEN處的電壓升高至預(yù)充電電壓電平(Vpre)。當(dāng)晶體管1402接通時(shí)，如果所選擇的存儲(chǔ)器單元的閾值電壓低于所測(cè)試的電壓電平，電容器1416可以通過(guò)位線和所述存儲(chǔ)器單元將其電荷放電。如果電容器1416能夠放電，則所述電容器處(SEN節(jié)點(diǎn)處)的電壓將減小。

在SEN節(jié)點(diǎn)處的預(yù)充電電壓(Vpre)大于晶體管1414的閾值電壓；因此，在所述讀出時(shí)間之前，晶體管1414是接通的(導(dǎo)通的)。由于晶體管1414在所述讀出時(shí)間期間是接通的，則晶體管1612應(yīng)當(dāng)切斷。如果電容器1416在所述讀出時(shí)間期間不放電，則SEN節(jié)點(diǎn)處的電壓將保持高于晶體管1414的閾值電壓。在一個(gè)實(shí)施例中，在所述讀出晶體管1414接通且晶體管1612接通的情況下，數(shù)據(jù)鎖存器1412中的LAT變高。

如果電容器1416在所述讀出時(shí)間期間有效放電，則SEN節(jié)點(diǎn)處的電壓將下降到低于晶體管1414的閾值電壓；由此切斷了晶體管1414。在此情況下，在一個(gè)實(shí)施例中，數(shù)據(jù)鎖存器1412中的LAT將是低的。在數(shù)據(jù)鎖存器1412中的LAT處的電壓可以被提供給在所述讀出電路870外部的管理電路。在一個(gè)實(shí)施例中，在數(shù)據(jù)鎖存器1412中的LAT處的電壓的一部分被提供給在所述讀出電路870外部的管理電路。因此，所述讀出電路870和/或在所述讀出電路870外部的管理電路可以確定所述存儲(chǔ)器單元相對(duì)于參考電平(例如，閾值電壓)的所述條件。

圖17是描繪讀出存儲(chǔ)器單元的一個(gè)實(shí)施例的流程圖。這個(gè)過(guò)程包括圖15的過(guò)程的步驟1502和1504的一個(gè)示例性實(shí)現(xiàn)方式。圖17的過(guò)程可以由圖16的電路執(zhí)行。圖17的實(shí)施例采用了以下結(jié)構(gòu)，其中電荷存儲(chǔ)器件1416將通過(guò)所選擇的存儲(chǔ)器單元將其電荷放電以便檢測(cè)電流。圖16至少部分地描繪了這種結(jié)構(gòu)的一個(gè)實(shí)例，如上文描述的。在圖16的實(shí)例中，電荷存儲(chǔ)器件1416包括電容器。然而，在其他實(shí)施例中，還可以使用其他類型的電荷存儲(chǔ)器件。圖18包含在討論圖17的過(guò)程時(shí)將提到的正時(shí)信號(hào)。

在圖17的步驟1702中，將所述電容器(或其他電荷存儲(chǔ)器件)預(yù)充電到預(yù)定電壓電平。參見圖18，在時(shí)刻t0與t1之間，HLL高并且LAT低。這些條件將這兩個(gè)晶體管1618和1610接通，從而將電容器1416的頂板連接至Vdd(或某個(gè)其他電壓)。在時(shí)刻t1，SEN處的電壓為所述預(yù)充電電壓Vpre。要注意，不要求Vpre是Vdd，因?yàn)榭梢詫?duì)HLL為高的持續(xù)時(shí)間進(jìn)行調(diào)整以建立適合的Vpre。在時(shí)刻t1，HLL低，這切斷了晶體管1610從而停止預(yù)充電。

在步驟1704中，增大電容器1416(或其他電荷存儲(chǔ)器件)上的電壓。參見圖18，在時(shí)刻t2，升高時(shí)鐘信號(hào)CLK。這具有將SEN處的電壓升高類似的量的效果。參見圖16，升高電容器1416的底板處的CLK具有將電容器1416的頂板(或讀出節(jié)點(diǎn)SEN)升高類似的量的效果。

在步驟1706，將經(jīng)預(yù)充電的電容器(或其他電荷存儲(chǔ)器件)連接至所述位線。參見圖18，在時(shí)刻t3，信號(hào)XXL變高。還要注意，在這個(gè)時(shí)刻BLC可以高。同樣，在這個(gè)時(shí)刻BLS可以高?，F(xiàn)在參見圖16，向晶體管1402的柵極提供XXL，因此接通了晶體管1402。而且，在這個(gè)時(shí)刻晶體管1600和1602是接通的。這將所述讀出節(jié)點(diǎn)SEN連接至位線上。

在步驟1708中，允許電容器1416通過(guò)位線和NAND串放電(包括讀出所選擇的存儲(chǔ)器單元)。在步驟1708中所述系統(tǒng)將等待一段讀出時(shí)間。參見圖18，信號(hào)XXL從時(shí)刻t3到t4保持高。要注意，整個(gè)過(guò)程僅需要一個(gè)讀出時(shí)間。

還參見圖18，在t3與t4之間，所述讀出節(jié)點(diǎn)SEN放電。描繪了三個(gè)不同的放電速率。下文將更全面地討論這些速率。簡(jiǎn)要地，曲線1802與具有低導(dǎo)通電流的存儲(chǔ)器單元相關(guān)聯(lián)，曲線1084與具有中等導(dǎo)通電流的存儲(chǔ)器單元相關(guān)聯(lián)，并且曲線1806與具有高導(dǎo)通電流的存儲(chǔ)器單元相關(guān)聯(lián)。換句話說(shuō)，曲線1802與具有高于較高參考電平的閾值電壓的存儲(chǔ)器單元相關(guān)聯(lián)。曲線1804與具有的閾值電壓在較低參考電平與較高參考電平之間的存儲(chǔ)器單元相關(guān)聯(lián)。曲線1806與具有低于所述較低參考電平的閾值電壓的存儲(chǔ)器單元相關(guān)聯(lián)。

在步驟1710中，將電容器1416上的電壓減小。參見圖18，在時(shí)刻t5，降低時(shí)鐘信號(hào)CLK。這具有將SEN處的電壓降低類似的量的效果。

在步驟1712中，測(cè)試電容器1416上的電壓。所述系統(tǒng)將計(jì)算所述電容器上的電壓從所述預(yù)充電電壓到在步驟1712中檢測(cè)到的電壓的變化。參見圖18，在時(shí)刻t6，選通信號(hào)STRO變高。還要注意，在此之前在時(shí)刻t5時(shí)，重設(shè)信號(hào)RST變低以便重設(shè)所述鎖存器電路。參見圖16，所述晶體管1414將響應(yīng)于讀出節(jié)點(diǎn)SEN上的電壓而接通或切斷。在選通信號(hào)STRO高時(shí)，晶體管1612接通，這在讀出晶體管1414與鎖存器電路1412之間提供了電流路徑。將基于所述讀出晶體管1414是否導(dǎo)通來(lái)設(shè)定所述數(shù)據(jù)鎖存器1412中的LAT的值。存在圖18中描繪了三個(gè)LAT條件。LAT(低)對(duì)應(yīng)于低電流導(dǎo)通曲線1802，LAT(中)對(duì)應(yīng)于中等電流導(dǎo)通曲線1804，LAT(高)對(duì)應(yīng)于高電流導(dǎo)通曲線1806。下文將更全面地討論這三個(gè)LAT條件。

在一個(gè)實(shí)施例中，通過(guò)增大讀出晶體管1414的源節(jié)點(diǎn)上的電壓來(lái)改變讀出電路870的跳變點(diǎn)。圖19是用于展示這個(gè)實(shí)施例的圖。這個(gè)圖示出了讀出節(jié)點(diǎn)(SEN)上的電壓隨時(shí)間的變化。時(shí)間框架對(duì)應(yīng)于圖18中的t3-t11。以下討論將使用以下實(shí)例：其中低驗(yàn)證Vv’是低參考電平，并且高驗(yàn)證Vv是高參考電平。然而，所述低和高參考電平不需要用于低驗(yàn)證和高驗(yàn)證。

曲線1802與具有低導(dǎo)通電流的存儲(chǔ)器單元相關(guān)聯(lián)，曲線1084與具有中等導(dǎo)通電流的存儲(chǔ)器單元相關(guān)聯(lián)，并且曲線1806與具有高導(dǎo)通電流的存儲(chǔ)器單元相關(guān)聯(lián)。還描繪了“有效跳變點(diǎn)”。在多個(gè)電壓下，讀出晶體管1414將從切斷轉(zhuǎn)變成接通。當(dāng)增大讀出晶體管1414的源節(jié)點(diǎn)1411上的電壓時(shí)，有效跳變點(diǎn)改變。著在讀出低驗(yàn)證的階段與讀出高驗(yàn)證的階段之間發(fā)生。

具有非常低的導(dǎo)通電流的存儲(chǔ)器單元具有相對(duì)高的閾值電壓。因此，它應(yīng)當(dāng)通過(guò)低驗(yàn)證Vv’和高驗(yàn)證Vv測(cè)試二者。這用曲線1802反映出。

具有中等導(dǎo)通電流的存儲(chǔ)器單元具有在低驗(yàn)證Vv’電平與高驗(yàn)證Vv電平之間的閾值電壓、并且因此應(yīng)該通過(guò)低驗(yàn)證、但不能通過(guò)高驗(yàn)證。因此，它應(yīng)當(dāng)通過(guò)低驗(yàn)證Vv’測(cè)試、但不能通過(guò)高驗(yàn)證Vv測(cè)試。這用曲線1804反映出。

具有高導(dǎo)通電流的存儲(chǔ)器單元具有低于低驗(yàn)證Vv’電平和高驗(yàn)證Vv電平的閾值電壓、并且因此應(yīng)該不能通過(guò)低驗(yàn)證和高驗(yàn)證二者。這用曲線1806反映出。

再次參見圖16來(lái)解釋增大讀出晶體管1414的源節(jié)點(diǎn)1411上的電壓如何改變跳變點(diǎn)。在一個(gè)實(shí)施例中，跳變點(diǎn)是讀出晶體管1414的閾值電壓加上源節(jié)點(diǎn)1411上的電壓。通過(guò)增大源節(jié)點(diǎn)1411上的電壓，跳變點(diǎn)增加?？梢酝ㄟ^(guò)減小源節(jié)點(diǎn)1411上的電壓，可以減小跳變點(diǎn)。

要注意，讀出晶體管1414的電容可以相對(duì)低。因此，可以以極小的電流消耗快速地改變?cè)垂?jié)點(diǎn)1411上的電壓。這些是重要的優(yōu)點(diǎn)，因?yàn)闇p小驗(yàn)證的時(shí)間以及減小電流消耗是顯著的益處。

圖20是在編程操作過(guò)程中的驗(yàn)證存儲(chǔ)器單元的過(guò)程的一個(gè)實(shí)施例。在這個(gè)過(guò)程中，驗(yàn)證存儲(chǔ)器單元為低和高驗(yàn)證電平。這可以用于所謂的“快通寫入”(QPW)。將參照?qǐng)D16的示例性電路和圖18的示例性正時(shí)圖。圖20的過(guò)程使用了在圖19中描述的用于升高讀出晶體管1414的源節(jié)點(diǎn)1411上的電壓的技術(shù)。

在步驟2002中，對(duì)于正在編程和驗(yàn)證的所選擇的存儲(chǔ)器單元，向字線施加電壓，同時(shí)將所述存儲(chǔ)器單元所連接的位線的電壓電平維持在恒定值。這個(gè)字線電壓是基于正在驗(yàn)證的數(shù)據(jù)狀態(tài)施加的。如上文解釋的，使用不同的控制柵電壓來(lái)驗(yàn)證編程到不同數(shù)據(jù)狀態(tài)。如上文討論的，對(duì)于所述數(shù)據(jù)狀態(tài)中的至少一些，將存在兩個(gè)讀出操作，一個(gè)針對(duì)相應(yīng)的Vv’并且一個(gè)針對(duì)相應(yīng)的Vv。針對(duì)給定數(shù)據(jù)狀態(tài)的這兩個(gè)讀出操作，向字線施加相同的字線電壓。

在步驟2004中，對(duì)于第一讀出操作，所述系統(tǒng)將讀出流經(jīng)所述存儲(chǔ)器單元的電流。這用于判定所述存儲(chǔ)器單元是否處于低驗(yàn)證電平Vv’。如果所述存儲(chǔ)器單元具有高于低驗(yàn)證電平Vv’的閾值電壓，則它應(yīng)當(dāng)不導(dǎo)通顯著的電流。如果所述存儲(chǔ)器單元具有低于低驗(yàn)證電平Vv’的閾值電壓，則它應(yīng)當(dāng)導(dǎo)通顯著的電流。

參見圖18的正時(shí)圖，這種讀出可以在時(shí)刻t6與t7之間進(jìn)行。因此，要注意，對(duì)讀出節(jié)點(diǎn)SEN預(yù)充電以及將讀出節(jié)點(diǎn)SEN放電至位線的這各個(gè)步驟可以在步驟1904之前進(jìn)行。上文關(guān)于圖17的過(guò)程描述了直至這個(gè)點(diǎn)的讀出。在一個(gè)實(shí)施例中，當(dāng)所述存儲(chǔ)器單元通過(guò)了低驗(yàn)證測(cè)試時(shí)，LAT變高。具有低導(dǎo)通電流(曲線1802)或中等導(dǎo)通電流(曲線1804)的存儲(chǔ)器單元通過(guò)了低驗(yàn)證測(cè)試、并且因此使得LAT高。參見圖18，對(duì)于具有低電流或中等電流的存儲(chǔ)器單元，LAT在時(shí)刻t6與t8之間高。

在步驟1906中，對(duì)于第二讀出操作，所述系統(tǒng)將讀出流經(jīng)所述存儲(chǔ)器單元的電流。這用于判定所述存儲(chǔ)器單元是否處于高驗(yàn)證電平Vv。參見圖18的正時(shí)圖，這種讀出可以在時(shí)刻t10與t11之間進(jìn)行。

參見圖18，在第一讀出操作于時(shí)刻t7結(jié)束之后，可以進(jìn)行以下內(nèi)容。使重設(shè)信號(hào)RST在時(shí)刻t8與t9之間變高以便重設(shè)所述鎖存器1412。在時(shí)刻t9升高源信號(hào)SRC。這改變了所述讀出晶體管1414的跳變點(diǎn)。參見圖19，這升高了有效跳變點(diǎn)從而設(shè)定針對(duì)高驗(yàn)證電平的讀出。

在時(shí)刻t10，升高選通信號(hào)STRO。這再次將讀出晶體管1414連接至鎖存器1412。取決于讀出晶體管1414是否接通和導(dǎo)通電流，將相應(yīng)地設(shè)定鎖存器1412中的LAT。

在一個(gè)實(shí)施例中，當(dāng)所述存儲(chǔ)器單元通過(guò)了高驗(yàn)證測(cè)試時(shí)，LAT變高。具有低導(dǎo)通電流(曲線1802)的存儲(chǔ)器單元通過(guò)了高驗(yàn)證測(cè)試、并且因此使得LAT高。然而，具有中等或高導(dǎo)通電流的存儲(chǔ)器單元(分別為曲線1804和106)不能通過(guò)所述高驗(yàn)證測(cè)試、并且因此使得LAT低。參見圖18，對(duì)于具有低導(dǎo)通電流的存儲(chǔ)器單元，LAT在時(shí)刻t10之后高。對(duì)于其他存儲(chǔ)器單元，LAT在時(shí)刻t10之后低。

要注意，步驟2004和2006均可以在步驟2002中向字線施加的電壓保持恒定時(shí)進(jìn)行。

如果所述存儲(chǔ)器單元的閾值電壓大于或等于Vv(參見步驟2008)，則在步驟2016中將所述存儲(chǔ)器單元鎖定在外而不進(jìn)行這個(gè)編程過(guò)程的進(jìn)一步編程。然而，如果所述存儲(chǔ)器單元的閾值電壓小于Vv，則判定所述存儲(chǔ)器單元中的閾值電壓是否大于或等于Vv’(步驟2010)。如果所述存儲(chǔ)器單元中的閾值電壓大于或等于Vv’，則在步驟2014中，將位線電壓升高至Vs以便減慢編程并進(jìn)入精細(xì)階段。如果所述閾值電壓低于Vv’，則在步驟2012中，將位線電壓維持在Vs，使得可以進(jìn)行附加粗糙編程。

在一個(gè)實(shí)施例中，修改電容器1416的底板上的電壓以便能夠在向所選擇的字線施加相同的電壓的情況下測(cè)試不同的參考電平。圖21示出了用于展示以上內(nèi)容的圖。這個(gè)圖示出了讀出節(jié)點(diǎn)(SEN)上的電壓隨時(shí)間的變化。時(shí)間框架對(duì)應(yīng)于圖18中的t3-t11。這是測(cè)試低驗(yàn)證和高驗(yàn)證的一個(gè)實(shí)例，如時(shí)間軸所指示的。

曲線1802與具有低導(dǎo)通電流的存儲(chǔ)器單元相關(guān)聯(lián)，曲線1084與具有中等導(dǎo)通電流的存儲(chǔ)器單元相關(guān)聯(lián)，并且曲線1806與具有高導(dǎo)通電流的存儲(chǔ)器單元相關(guān)聯(lián)。還描繪了“跳變點(diǎn)”。這是以下電壓：在所述電壓下，讀出晶體管1414將從切斷轉(zhuǎn)變成接通。

具有非常低的導(dǎo)通電流的存儲(chǔ)器單元具有相對(duì)高的閾值電壓。因此，它應(yīng)當(dāng)通過(guò)低驗(yàn)證Vv’和高驗(yàn)證Vv測(cè)試二者。這用曲線1802反映出。

具有中等導(dǎo)通電流的存儲(chǔ)器單元具有在低驗(yàn)證Vv’電平與高驗(yàn)證Vv電平之間的閾值電壓、并且因此應(yīng)該通過(guò)低驗(yàn)證、但不能通過(guò)高驗(yàn)證。因此，它應(yīng)當(dāng)通過(guò)低驗(yàn)證Vv’測(cè)試、但不能通過(guò)高驗(yàn)證Vv測(cè)試。這用曲線1804反映出。

具有高導(dǎo)通電流的存儲(chǔ)器單元具有低于低驗(yàn)證Vv’電平和高驗(yàn)證Vv電平的閾值電壓、并且因此應(yīng)該不能通過(guò)低驗(yàn)證和高驗(yàn)證二者。這用曲線1806反映出。

再次參見圖16來(lái)解釋，減小電容器1416的底板上的電壓如何允許測(cè)試多個(gè)參考電平。通過(guò)增大電容器1416的底板上的電壓，讀出節(jié)點(diǎn)SEN上的電壓增大。這改變了所述讀出晶體管1414的柵極處的電壓。

以上技術(shù)可以與修改所述讀出晶體管1414的源節(jié)點(diǎn)1411上的電壓的技術(shù)進(jìn)行組合。在一個(gè)實(shí)施例中，組合這兩種技術(shù)以用于讀取一個(gè)硬比特和兩個(gè)軟比特。圖22示出了用于展示組合這兩種技術(shù)來(lái)讀取一個(gè)硬比特HB和兩個(gè)軟比特SB’、SB的一個(gè)實(shí)施例的圖。

圖22中的這四條曲線2202、2204、2206和2208對(duì)應(yīng)于在四個(gè)不同區(qū)域之一中的存儲(chǔ)器單元與軟比特和硬比特的關(guān)系。參見圖13B，具有低于SB’的閾值電壓的存儲(chǔ)器單元應(yīng)當(dāng)響應(yīng)于向所選擇的字線施加電壓而具有最高導(dǎo)通電流。這些存儲(chǔ)器單元與曲線2208相關(guān)聯(lián)。具有在SB’與HB之間的閾值電壓的存儲(chǔ)器單元與曲線2206相關(guān)聯(lián)。具有在HB與SB之間的閾值電壓的存儲(chǔ)器單元與曲線2204相關(guān)聯(lián)。具有高于SB的閾值電壓的存儲(chǔ)器單元應(yīng)當(dāng)響應(yīng)于向所選擇的字線施加電壓而具有最高導(dǎo)通電流。這些存儲(chǔ)器單元與曲線2202相關(guān)聯(lián)。

所述時(shí)間軸示出了，第一讀出操作將讀出SB’(較低軟比特)。接著，SEN節(jié)點(diǎn)上的電壓向下移動(dòng)。下一個(gè)讀出操作是用于硬比特HB。接著，所述讀出晶體管的源節(jié)點(diǎn)1411上的電壓向上移動(dòng)。這修改了有效跳變點(diǎn)。下一個(gè)讀出操作是用于較高軟比特HB。

圖22還示出了每個(gè)讀出操作的每條曲線的高于/低于條件。這些是指存儲(chǔ)器單元是否具有高于或低于參考電平的閾值電壓。對(duì)于曲線2208，所述存儲(chǔ)器單元對(duì)于所有情況都具有低于參考電平的閾值電壓。對(duì)于曲線2206，所述存儲(chǔ)器單元具有的閾值電壓高于SB’參考電平、但對(duì)于另兩種情況是低于它。對(duì)于曲線2204，所述存儲(chǔ)器單元具有的閾值電壓高于SB’參考電平和HB參考電平、但低于SB參考電平。對(duì)于曲線2202，所述存儲(chǔ)器單元對(duì)于所有情況都具有高于參考電平的閾值電壓。

圖23是讀取一個(gè)硬比特和兩個(gè)軟比特的過(guò)程的一個(gè)實(shí)施例的流程圖?？梢允褂脠D22中描述的技術(shù)。圖24示出了在其中使用了圖16的電路的一個(gè)實(shí)施例的正時(shí)信號(hào)。

這個(gè)過(guò)程從圖15的過(guò)程起通過(guò)進(jìn)行步驟1502-1506開始。這些步驟在讀出節(jié)點(diǎn)SEN上產(chǎn)生電壓、確定所述讀出晶體管1414是否響應(yīng)于所述讀出節(jié)點(diǎn)SEN上的電壓而導(dǎo)通、并且基于所述讀出晶體管是否導(dǎo)通而確定所選擇的存儲(chǔ)器單元的條件。這些步驟可以用于判定所述存儲(chǔ)器單元的閾值電壓是否高于/低于較低軟比特電平SB’。

參見圖24，使用時(shí)刻t6與t7之間的選通信號(hào)STRO來(lái)所測(cè)所述第一讀出操作的結(jié)果。所述讀出節(jié)點(diǎn)SEN示出了四條不同曲線2202、2204、2206和2208，所述曲線對(duì)應(yīng)于所選擇的存儲(chǔ)器單元的四個(gè)不同量的導(dǎo)通電流。這些涉及已經(jīng)在圖22中討論過(guò)的曲線。存在四個(gè)不同的鎖存器條件LAT1、LAT2、LAT3和LAT4。這些涉及在數(shù)據(jù)鎖存器1412中標(biāo)記為L(zhǎng)AT的節(jié)點(diǎn)處的電壓。LAT1對(duì)應(yīng)于曲線2202。LAT2對(duì)應(yīng)于曲線2204。LAT3對(duì)應(yīng)于曲線2206。LAT4對(duì)應(yīng)于曲線2208。對(duì)于第一讀出操作，僅最高電流的情況(曲線2208)具有的存儲(chǔ)器單元的閾值電壓低于參考電平。LAT4的低條件指示了這種情形。LAT1-LAT3的高條件指示了所述存儲(chǔ)器單元的閾值電壓高于參考電平。

在步驟2302中，修改所述讀出節(jié)點(diǎn)上的電壓。參見圖24，在時(shí)刻t9，將時(shí)鐘信號(hào)CLK降低某個(gè)量。這具有降低電容器1416的頂板上的電壓的效果。

在步驟2304中，所述系統(tǒng)判定所述讀出晶體管1414是否響應(yīng)于所述讀出節(jié)點(diǎn)上的電壓而導(dǎo)通。這可以用于測(cè)試硬比特HB。參見圖24，在時(shí)刻t10與t11之間，使得選通STRO變高。這致使所述鎖存器電路1412基于所述讀出晶體管1414是否導(dǎo)通電流而存儲(chǔ)所述存儲(chǔ)器單元的所述條件。

在步驟2306中，所述系統(tǒng)基于所述讀出晶體管是否導(dǎo)通而確定所選擇的存儲(chǔ)器單元的條件。步驟2302-2306可以用于判定所述存儲(chǔ)器單元的閾值電壓是否高于/低于硬比特電平HB。在數(shù)據(jù)鎖存器1412中標(biāo)記為L(zhǎng)AT的節(jié)點(diǎn)上的電壓可以用于確定所選擇的存儲(chǔ)器單元的所述條件。當(dāng)測(cè)試硬比特HB時(shí)，具有低于HB參考電平的閾值電壓的存儲(chǔ)器單元應(yīng)當(dāng)導(dǎo)通相對(duì)高的電流(對(duì)應(yīng)于曲線2206和2208)。對(duì)于這樣的單元，LAT將低，如由時(shí)刻t10與t11之間的LAT3和LAT4指示的。另一方面，具有高于HB參考電平的閾值電壓的存儲(chǔ)器單元應(yīng)當(dāng)導(dǎo)通相對(duì)低的電流(對(duì)應(yīng)于曲線2202和2204)。對(duì)于這樣的單元，LAT將高，如由時(shí)刻t10與t11之間的LAT1和LAT2指示的。

這個(gè)過(guò)程接著從圖15的過(guò)程起進(jìn)行步驟1508-1512。這些步驟修改所述讀出晶體管1414的源極端子1411上的電壓、確定所述讀出晶體管1414是否響應(yīng)于所述讀出節(jié)點(diǎn)SEN上的電壓而導(dǎo)通、并且基于所述讀出晶體管是否導(dǎo)通而確定所選擇的存儲(chǔ)器單元的條件。這些步驟可以用于判定所述存儲(chǔ)器單元的閾值電壓是否高于/低于較高軟比特電平SB。

參見圖24，在時(shí)刻t13升高源信號(hào)SRC。這對(duì)于讀出晶體管1414的跳變點(diǎn)的影響已經(jīng)討論過(guò)。在時(shí)刻t14與t15之間，使得選通STRO變高。這致使所述鎖存器電路1412基于所述讀出晶體管1414是否導(dǎo)通電流而存儲(chǔ)所述存儲(chǔ)器單元的所述條件。

當(dāng)測(cè)試較高軟比特SB時(shí)，具有低于較高軟比特SB參考電平的閾值電壓的存儲(chǔ)器單元應(yīng)當(dāng)導(dǎo)通相對(duì)高的電流(對(duì)應(yīng)于曲線2204、2206和2208)。對(duì)于這樣的單元，LAT將低，如由時(shí)刻t14之后的LAT2、LAT3和LAT4指示的。另一方面，具有高于較高軟比特SB參考電平的閾值電壓的存儲(chǔ)器單元應(yīng)當(dāng)導(dǎo)通相對(duì)低的電流(對(duì)應(yīng)于曲線2202)。對(duì)于這樣的單元，LAT將高，如由時(shí)刻t14之后的LAT1指示的。

在圖23的過(guò)程中使用的用于修改所述SEN節(jié)點(diǎn)上的電壓(例如，步驟2302)的技術(shù)與用于修改所述讀出晶體管的源節(jié)點(diǎn)上的電壓的技術(shù)相組合，可以與在不修改所述讀出晶體管的源節(jié)點(diǎn)上的電壓的情況下在其他時(shí)刻修改所述SEN節(jié)點(diǎn)上的電壓相比，提供更好的讀出容限。

圖25和26提供了一個(gè)實(shí)例來(lái)幫助展示以上內(nèi)容。圖25是當(dāng)時(shí)鐘CLK下降兩次以便讀出三個(gè)參考電平時(shí)的讀出電壓容限的一個(gè)實(shí)例。圖26是當(dāng)時(shí)鐘CLK下降一次并且讀出晶體管的源極升高一次以便讀出三個(gè)參考電平時(shí)的讀出電壓容限的一個(gè)實(shí)例。

現(xiàn)在參見圖25，描繪了時(shí)鐘信號(hào)和讀出節(jié)點(diǎn)SEN上的電壓對(duì)比時(shí)間的關(guān)系。讀出節(jié)點(diǎn)SEN起始為Vdd，這是預(yù)充電電壓。時(shí)鐘CLK起始為0V并增大至1.5V，這將讀出節(jié)點(diǎn)SEN增大了對(duì)應(yīng)的量。接著將讀出節(jié)點(diǎn)SEN通過(guò)位線進(jìn)行放電，如在此討論的。這三條曲線涉及取決于存儲(chǔ)器單元的閾值電壓的三個(gè)不同放電速率。在放電時(shí)間結(jié)束時(shí)，所述曲線分別為2.0V、1.5V和1.0V。

時(shí)鐘CLK電壓下降了三次。在這個(gè)實(shí)例中，這被均勻劃分為多個(gè)0.5V的階躍。因此，時(shí)鐘在讀出Sb’時(shí)下降至1.0V、在讀出HB時(shí)下降至0.5V、并且在讀出SB時(shí)下降至0V。這造成了讀出節(jié)點(diǎn)SEN的電壓的對(duì)應(yīng)下降。要注意，在這個(gè)實(shí)例中，讀出節(jié)點(diǎn)SEN沒(méi)有下降到低于0V。

電壓讀出容限是由這兩個(gè)最極端情況的起始讀出節(jié)點(diǎn)電壓之間的差給出的。在這個(gè)實(shí)例中，這是1.0V。

現(xiàn)在參見圖26，描繪了時(shí)鐘信號(hào)CLK、源信號(hào)SRC、和讀出節(jié)點(diǎn)SEN上的電壓對(duì)比時(shí)間的關(guān)系。讀出節(jié)點(diǎn)SEN起始為Vdd，這是預(yù)充電電壓。時(shí)鐘CLK起始為0V并增大至1.5V，這將讀出節(jié)點(diǎn)SEN增大了對(duì)應(yīng)的量。接著將讀出節(jié)點(diǎn)SEN通過(guò)位線進(jìn)行放電，如在此討論的。這三條曲線涉及取決于存儲(chǔ)器單元的閾值電壓的三個(gè)不同放電速率。在放電時(shí)間結(jié)束時(shí)，所述曲線分別為2.5V、2.0V和1.3V。要注意，在這個(gè)實(shí)例中的讀出時(shí)間可以不同于圖25的實(shí)例。

時(shí)鐘CLK電壓下降了兩次。這被分為0.7V的下降、接著是0.8V的下降。因此，時(shí)鐘在讀出SB’時(shí)下降至0.8V、并且在讀出HB且在讀出SB時(shí)下降至0V。這造成了讀出節(jié)點(diǎn)SEN的電壓的對(duì)應(yīng)下降。要注意，在這個(gè)實(shí)例中，讀出節(jié)點(diǎn)SEN沒(méi)有下降到低于0V。

在這個(gè)實(shí)例中，在讀出較高軟比特SB之間升高源信號(hào)SRC。在這個(gè)實(shí)例中，將SRC升高0.5V。

電壓讀出容限是由這兩個(gè)最極端情況的起始讀出節(jié)點(diǎn)電壓之間的差給出的。在這個(gè)實(shí)例中，這是1.2V。這個(gè)附加容限的原因是，在圖26的實(shí)例中，時(shí)鐘CLK信號(hào)的下降少了一次。

電壓容限增益是指使用圖26的技術(shù)的電壓容限減去使用圖25的技術(shù)的電壓容限。更總體來(lái)說(shuō)，電壓容限增益可以如下表示。

V_容限增益＝V3*(I1-I3)/I2(1)

在等式1中，I1是較低軟比特SB’電流，I2是硬比特HB電流，并且I3是較高軟比特SB電流。這些電流是指在給定了向所述存儲(chǔ)器單元的控制柵施加的參考電壓的情況下，預(yù)期具有的閾值電壓等于參考電平的存儲(chǔ)器單元將具有的導(dǎo)通電流。V3是在使用了CLK的附加下降的方法中時(shí)鐘信號(hào)CLK的最后下降。因此，圖26的技術(shù)可以至少相對(duì)于圖25的技術(shù)幫助改進(jìn)電壓容限。

一個(gè)實(shí)施例包括一種操作非易失性存儲(chǔ)設(shè)備的方法，所述方法包括以下內(nèi)容。在連接至具有源極端子的讀出晶體管上的讀出節(jié)點(diǎn)產(chǎn)生讀出電壓。所述讀出節(jié)點(diǎn)與所選擇的非易失性存儲(chǔ)元件相關(guān)聯(lián)。判定所述讀出晶體管是否響應(yīng)于所述讀出節(jié)點(diǎn)上的所述讀出電壓而導(dǎo)通?；谒鲎x出晶體管是否響應(yīng)于所述讀出節(jié)點(diǎn)上的所述讀出電壓而導(dǎo)通，確定所述所選擇的非易失性存儲(chǔ)元件相對(duì)于第一電平的第一條件。在確定了相對(duì)于所述第一參考電平的所述第一條件之后，修改所述讀出晶體管的所述源極端子上的電壓。在修改了所述讀出晶體管的所述源極端子上的所述電壓之后，判定所述讀出晶體管是否響應(yīng)于所述讀出節(jié)點(diǎn)上的所述讀出電壓而導(dǎo)通?；谠谛薷牧怂鲎x出晶體管的所述源極端子上的所述電壓之后所述讀出晶體管是否響應(yīng)于所述讀出節(jié)點(diǎn)上的所述讀出電壓而導(dǎo)通，確定所述所選擇的非易失性存儲(chǔ)元件相對(duì)于第二參考電平的第二條件。在一個(gè)實(shí)施例中，所述修改所述讀出晶體管的所述源極端子上的電壓包括增大所述源極端子上的電壓。

在一個(gè)實(shí)施例中，除了前一段落之后，進(jìn)行以下內(nèi)容。在確定了所選擇的非易失性存儲(chǔ)元件相對(duì)于所述第一電平的條件之后，修改所述讀出節(jié)點(diǎn)上的電壓。判定所述讀出晶體管是否響應(yīng)于所述讀出節(jié)點(diǎn)上的經(jīng)修改的電壓而導(dǎo)通?；谒鲎x出晶體管是否響應(yīng)于所述讀出節(jié)點(diǎn)上的所述經(jīng)修改的電壓而導(dǎo)通，確定所述所選擇的非易失性存儲(chǔ)元件相對(duì)于第三參考電平的條件。在判定了所述讀出晶體管是否響應(yīng)于所述讀出節(jié)點(diǎn)上的所述經(jīng)修改的電壓而導(dǎo)通之后，修改所述讀出晶體管的所述源極端子上的所述電壓。所述第三參考電平在所述第一參考電平與所述第二參考電平之間。

一個(gè)實(shí)施例包括一種非易失性存儲(chǔ)設(shè)備，所述非易失性存儲(chǔ)設(shè)備包括多個(gè)非易失性存儲(chǔ)元件、與所述多個(gè)非易失性存儲(chǔ)元件相關(guān)聯(lián)的多個(gè)位線、以及耦合至所述多個(gè)非易失性存儲(chǔ)元件和所述多個(gè)位線上的管理電路。所述管理電路包括多個(gè)讀出電路。讀出電路包括電荷存儲(chǔ)器件以及連接至所述電荷存儲(chǔ)器件上的讀出晶體管。所述管理電路在給定讀出電路的電荷存儲(chǔ)器件上產(chǎn)生讀出電壓。所述給定讀出電路與所述位線中的第一位線相關(guān)聯(lián)。所述第一位線與所述多個(gè)非易失性存儲(chǔ)元件中的所選擇的非易失性存儲(chǔ)元件相關(guān)聯(lián)。所述管理電路判定所述給定讀出電路中的讀出晶體管是否響應(yīng)于所述電荷存儲(chǔ)器件上的所述讀出電壓而導(dǎo)通。所述管理電路基于所述讀出晶體管是否響應(yīng)于所述電荷存儲(chǔ)器件上的所述讀出電壓而導(dǎo)通，來(lái)確定所述所選擇的非易失性存儲(chǔ)元件相對(duì)于第一參考電平的條件。所述管理電路在確定了相對(duì)于所述第一參考電平的所述條件之后，修改所述讀出晶體管的所述源極端子上的電壓。所述管理電路在修改了所述讀出晶體管的所述源極端子上的所述電壓之后，判定所述讀出晶體管是否響應(yīng)于所述電荷存儲(chǔ)器件上的所述讀出電壓而導(dǎo)通。所述管理電路基于在修改了所述讀出晶體管的所述源極端子上的所述電壓之后所述讀出晶體管是否響應(yīng)于所述電荷存儲(chǔ)器件上的讀出電壓而導(dǎo)通，來(lái)確定所述所選擇的非易失性存儲(chǔ)元件相對(duì)于第二參考電平的條件。

一個(gè)實(shí)施例包括一種操作非易失性存儲(chǔ)設(shè)備的方法，所述方法包括以下內(nèi)容。在耦合至位線上的讀出電容器上產(chǎn)生讀出電壓。所述讀出電容器具有底板和頂板。所述讀出電容器連接至具有源極端子的讀出晶體管上。所選擇的非易失性存儲(chǔ)元件與所述位線相關(guān)聯(lián)。判定所述讀出晶體管是否響應(yīng)于所述讀出電容器的頂板上的讀出電壓而導(dǎo)通。在判定了所述讀出晶體管是否響應(yīng)于所述讀出電容器上的讀出電壓而導(dǎo)通之后，減小所述讀出電容器的底板上的電壓。在升高了所述讀出電容器的底板上的電壓之后，判定所述讀出晶體管是否響應(yīng)于所述讀出電容器的頂板上的讀出電壓而導(dǎo)通。在判定了所述讀出晶體管在升高了所述底板上的電壓之后導(dǎo)通之后，增大所述讀出晶體管的所述源極端子上的電壓。在增大了所述讀出晶體管的所述源極端子上的所述電壓之后，判定所述讀出晶體管是否響應(yīng)于所述讀出電容器的頂板上的讀出電壓而導(dǎo)通?；谒鲎x出晶體管在以上操作中是否導(dǎo)通，確定所述所選擇的非易失性存儲(chǔ)元件相對(duì)于第一參考電平、第二參考電平和第三參考電平的條件。

在一個(gè)實(shí)施例中，前一段落中的第一參考電平是第一軟比特參考電平，所述第二參考電平是第二軟比特參考電平，并且第三參考電平是硬比特參考電平。

一個(gè)實(shí)施例包括一種3D非易失性存儲(chǔ)設(shè)備，所述非易失性存儲(chǔ)設(shè)備包括多個(gè)字線層、在堆疊體中的與所述字線層交替的多個(gè)絕緣體層、多個(gè)非易失性存儲(chǔ)元件串、與所述非易失性存儲(chǔ)元件串相關(guān)聯(lián)的多個(gè)位線、多個(gè)讀出電路(各自包括讀出節(jié)點(diǎn)和連接至所述讀出節(jié)點(diǎn)上的讀出晶體管)、以及管理電路。每個(gè)非易失性存儲(chǔ)元件串包括多個(gè)非易失性存儲(chǔ)元件。所述非易失性存儲(chǔ)元件各自與所述多個(gè)字線中的一個(gè)字線相關(guān)聯(lián)。所述管理電路與所述多個(gè)字線層、所述多個(gè)位線、所述多個(gè)串、以及所述多個(gè)讀出電路通信。所述管理電路在給定讀出電路的讀出節(jié)點(diǎn)上產(chǎn)生讀出電壓。所述給定讀出電路與位線中的第一位線相關(guān)聯(lián)。所述第一位線與所述多個(gè)非易失性存儲(chǔ)元件中的所選擇的非易失性存儲(chǔ)元件相關(guān)聯(lián)。所述管理電路判定所述給定讀出電路中的讀出晶體管是否響應(yīng)于所述讀出節(jié)點(diǎn)上的所述讀出電壓而導(dǎo)通。所述管理電路基于所述讀出晶體管是否響應(yīng)于所述讀出節(jié)點(diǎn)上的所述讀出電壓而導(dǎo)通，來(lái)確定所述所選擇的非易失性存儲(chǔ)元件相對(duì)于第一電平的條件。所述管理電路在確定了相對(duì)于所述第一電平的所述條件之后，修改所述讀出晶體管的所述源極端子上的電壓。所述管理電路在修改了所述讀出晶體管的所述源極端子上的所述電壓之后，判定所述讀出晶體管是否響應(yīng)于所述讀出節(jié)點(diǎn)上的所述讀出電壓而導(dǎo)通。所述管理電路基于在修改了所述讀出晶體管的所述源極端子上的所述電壓之后所述讀出晶體管是否響應(yīng)于所述讀出節(jié)點(diǎn)上的所述讀出電壓而導(dǎo)通，來(lái)確定所述所選擇的非易失性存儲(chǔ)元件相對(duì)于第二電平的條件。

本發(fā)明的以上詳細(xì)說(shuō)明是為了展示和說(shuō)明的目的提出的。并未旨在詳盡地展示或?qū)⒈景l(fā)明限制在所公開的確切形式。鑒于以上教導(dǎo)，許多修改和變化都是可能的。選擇所描述的所述實(shí)施例是為了最好地解釋本發(fā)明的原理及其實(shí)踐應(yīng)用，由此使得本領(lǐng)域其他技術(shù)人員能夠用適合預(yù)期的具體用途的多個(gè)不同實(shí)施例和多種不同的修改來(lái)最好地利用本發(fā)明。意圖是，本發(fā)明的范圍由所附權(quán)利要求書限定。