本發(fā)明實施例涉及數(shù)字電路技術(shù)，尤其涉及一種鎖存器和D觸發(fā)器。

背景技術(shù)：
鎖存器(Latch)是一種對脈沖電平敏感的存儲單元電路，可以在特定輸入脈沖電平作用下改變狀態(tài)。鎖存，就是把信號暫存以維持某種電平狀態(tài)。鎖存器的最主要作用是緩存，典型的鎖存器邏輯電路是D觸發(fā)器電路，D觸發(fā)器一般采用主從式結(jié)構(gòu)，通過將兩個鎖存器(Latch)級聯(lián)，然后，對兩個鎖存器施加相反的時鐘信號，實現(xiàn)觸發(fā)器的功能?，F(xiàn)有的鎖存器大多是采用互補(bǔ)金屬氧化物半導(dǎo)體(ComplementaryMetalOxideSemiconductor，簡稱CMOS)工藝實現(xiàn)，CMOS電路實現(xiàn)的鎖存器不僅結(jié)構(gòu)復(fù)雜，并且由于CMOS工藝實現(xiàn)的電路為易失性的，因此，當(dāng)電路掉電后，電路在掉電前的工作狀態(tài)將無法保存。隨著鎖存器和D觸發(fā)器應(yīng)用的增加，迫切需要鎖存器能夠在設(shè)備斷電后也能保持設(shè)備在掉電前的工作狀態(tài)，因此，對非易失性的鎖存器和D觸發(fā)器的需求逐漸增強(qiáng)。

技術(shù)實現(xiàn)要素：
本發(fā)明實施例提供一種鎖存器和D觸發(fā)器，能夠在掉電的情況下，依然保持電路在掉電前的工作狀態(tài)。本發(fā)明第一方面提供一種鎖存器，包括：開關(guān)、阻變式存儲器、分壓電路和電壓轉(zhuǎn)換器；其中，所述開關(guān)的第一端用于輸入控制信號，所述控制信號用于控制所述開關(guān)處于導(dǎo)通狀態(tài)或斷開狀態(tài)；所述開關(guān)的第二端為所述鎖存器的輸入端；所述開關(guān)的第三端與所述阻變式存儲器的正極、所述分壓電路的第一端和所述電壓轉(zhuǎn)換器的輸入端連接；所述阻變式存儲器的負(fù)極連接控制電源，所述分壓電路的第二端接地，所述電壓轉(zhuǎn)換器的輸出端為所述鎖存器的輸出端；當(dāng)所述開關(guān)處于導(dǎo)通狀態(tài)時，所述電壓轉(zhuǎn)換器用于根據(jù)所述鎖存器的輸入信號輸出所述鎖存器的輸出信號，其中，所述鎖存器的輸出信號與所述鎖存器的輸入信號保持一致；當(dāng)所述開關(guān)由導(dǎo)通狀態(tài)變?yōu)閿嚅_狀態(tài)時，所述阻變式存儲器用于與所述分壓電路配合以使所述開關(guān)處于斷開狀態(tài)時所述鎖存器的輸出信號與所述開關(guān)處于導(dǎo)通狀態(tài)時所述鎖存器的輸出信號保持一致。結(jié)合本發(fā)明第一方面，在本發(fā)明第一方面的第一種可能的實現(xiàn)方式中，當(dāng)所述開關(guān)處于導(dǎo)通狀態(tài)時，根據(jù)所述控制電源的電壓和所述鎖存器的輸入信號的電壓的差值，所述阻變式存儲器還用于呈現(xiàn)阻態(tài)；當(dāng)所述開關(guān)由導(dǎo)通狀態(tài)變?yōu)閿嚅_狀態(tài)時，所述阻變式存儲器，還用于保持所述阻態(tài)，使所述分壓電路的電壓滿足預(yù)設(shè)條件，以使所述開關(guān)處于斷開狀態(tài)時所述鎖存器的輸出信號與所述開關(guān)處于導(dǎo)通狀態(tài)時所述鎖存器的輸出信號保持一致。結(jié)合本發(fā)明第一方面的第一種可能的實現(xiàn)方式，在本發(fā)明第一方面的第二種可能的實現(xiàn)方式中，當(dāng)所述阻變式存儲器保持所述阻態(tài)時，所述分壓電路的電壓為(R/(Rm+R))*Vm，其中，R為所述分壓電路的阻值，Rm為所述阻變式存儲器在所述第一組態(tài)的阻值，Vm為所述控制電源的電壓，所述第一組態(tài)包括高阻態(tài)或低阻態(tài)。結(jié)合本發(fā)明第一方面的第二種可能的實現(xiàn)方式，在本發(fā)明第一方面的第三種可能的實現(xiàn)方式中，所述電壓轉(zhuǎn)換器，用于如果所述分壓電路的電壓不小于電壓轉(zhuǎn)換閾值，將所述分壓電路的電壓轉(zhuǎn)換為高電平，如果所述分壓電路的電壓小于所述電壓轉(zhuǎn)換閾值，將所述分壓電路的電壓轉(zhuǎn)換為低電平；其中，所述電壓轉(zhuǎn)換閾值滿足以下條件：(R/(R+Rmh))Vm≤Vth≤(R/(R+Rml))Vm，Vth為所述電壓轉(zhuǎn)換閾值，Rml為所述阻變式存儲器在低阻態(tài)的阻值，Rmh為所述阻變式存儲器在高阻態(tài)的阻值。結(jié)合本發(fā)明第一方面以及第一方面的第一種至第三種可能的實現(xiàn)方式，在本發(fā)明第一方面的第四種可能的實現(xiàn)方式中，所述開關(guān)包括場效應(yīng)晶體管，所述場效應(yīng)晶體管的柵極用于輸入所述控制信號，所述場效應(yīng)晶體管的漏極為所述鎖存器的輸入端，所述場效應(yīng)晶體管的源極分別與所述阻變式存儲器的正極、所述分壓電路的第一端和所述電壓轉(zhuǎn)換器的輸入端連接。結(jié)合本發(fā)明第一方面的第四種可能的實現(xiàn)方式，在本發(fā)明第一方面的第五種可能的實現(xiàn)方式中，所述場效應(yīng)晶體管包括P型場效應(yīng)晶體管或N型場效應(yīng)晶體管。結(jié)合本發(fā)明第一方面以及第一方面的第一種至第五種可能的實現(xiàn)方式，在本發(fā)明第一方面的第六種可能的實現(xiàn)方式中，所述分壓電路包括分壓電阻。本發(fā)明第二方面提供一種D觸發(fā)器，包括至少兩個如權(quán)利要求1-7任意一項所述的鎖存器，所述至少兩個鎖存器包括第一鎖存器和第二鎖存器，其中：所述第一鎖存器的輸出端為所述第二鎖存器的輸入端；所述第一鎖存器的開關(guān)的第一端與所述第二鎖存器的開關(guān)的第一端用于輸入控制信號，其中，所述第一鎖存器的開關(guān)與所述第二鎖存器的開關(guān)在所述控制信號的控制下不會均處于導(dǎo)通狀態(tài)；所述第一鎖存器的開關(guān)的第二端為所述D觸發(fā)器的輸入端；所述第二鎖存器的電壓轉(zhuǎn)換器的輸出端為所述D觸發(fā)器的輸出端。結(jié)合本發(fā)明第二方面，在本發(fā)明第二方面的第一種可能的實現(xiàn)方式中，當(dāng)所述第一鎖存器的開關(guān)為P型場效應(yīng)晶體管時，所述第二鎖存器的開關(guān)為N型場效應(yīng)晶體管；或當(dāng)所述第一鎖存器的開關(guān)為N型場效應(yīng)晶體管時，所述第二鎖存器的開關(guān)為P型場效應(yīng)晶體管。本實施例提供了一種鎖存器和D觸發(fā)器，該鎖存器由開關(guān)、阻變式存儲器、分壓電路和電壓轉(zhuǎn)換器構(gòu)成。當(dāng)開關(guān)導(dǎo)通時，所述電壓轉(zhuǎn)換器可以根據(jù)鎖存器的輸入信號輸出鎖存器的輸出信號，該輸出信號與該輸入信號保持一致。當(dāng)開關(guān)由導(dǎo)通狀態(tài)變?yōu)閿嚅_狀態(tài)時，通過所述阻變式存儲器與分壓電路配合以使開關(guān)處于斷開狀態(tài)時所述鎖存器的輸出信號與開關(guān)處于導(dǎo)通狀態(tài)時的輸出信號保持一致。從而能夠在掉電的情況下，依然保持電路在掉電前的工作狀態(tài)，實現(xiàn)非易失性的鎖存功能。并且，本發(fā)明實施例提供的鎖存器在實現(xiàn)非易失性的同時，由于其采用了較少的元器件，使得電路結(jié)構(gòu)簡單，電路面積減小，與現(xiàn)有CMOS工藝兼容的同時能夠提高現(xiàn)有邏輯電路的集成度。附圖說明為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作一簡單地介紹。圖1本阻變式存儲器的伏安特性曲線示意圖；圖2為本發(fā)明實施例提供的一種鎖存器的電路結(jié)構(gòu)示意圖；圖3為圖2所示的鎖存器的時序圖；圖4為本發(fā)明實施例提供的另一種鎖存器的電路結(jié)構(gòu)示意圖；圖5為本發(fā)明實施例提供的又一種鎖存器的電路結(jié)構(gòu)示意圖；圖6為本發(fā)明實施例提供的一種D觸發(fā)器的電路結(jié)構(gòu)示意圖；圖7為圖6所示的D觸發(fā)器的時序圖；圖8為本發(fā)明實施例提供的另一種D觸發(fā)器的電路結(jié)構(gòu)示意圖；圖9為本發(fā)明實施例提供的又一種D觸發(fā)器的電路結(jié)構(gòu)示意圖。具體實施方式為使本發(fā)明實施例的目的、技術(shù)方案和優(yōu)點更加清楚，下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進(jìn)行清楚、完整地描述。顯然，所描述的實施例是本發(fā)明一部分實施例，而不是全部的實施例。在介紹本發(fā)明實施例的技術(shù)方案之前，首先介紹一下阻變式存儲器。阻變式存儲器(Resistiverandom-accessmemory，簡稱RRAM)是一種根據(jù)施加在阻變式存儲器上的電壓的不同，使阻變式存儲器的材料的電阻在高阻態(tài)和低阻態(tài)間發(fā)生相應(yīng)變化，從而開啟或阻斷電流流動通道，并利用這種性質(zhì)儲存各種信息的內(nèi)存。圖1為阻變式存儲器的伏安特性曲線示意圖，從圖1可以看出，當(dāng)施加在阻變式存儲器兩端的正向電壓不小于第一阻變閾值V1時，阻變式存儲器從高阻態(tài)變?yōu)榈妥钁B(tài)，當(dāng)施加在阻變式存儲器兩端的負(fù)向電壓不大于第二阻變閾值V2時，阻變式存儲器從低阻態(tài)變?yōu)楦咦钁B(tài)。其中，第一阻變閾值V1的值大于0V且不大于控制電源提供的電壓Vm，第二阻變閾值V2的值不小于-Vm且小于0V，-Vm與Vm的電壓絕對值相等，但是電壓的極性相反?；谏鲜鲎枳兪酱鎯ζ鞯奶匦裕景l(fā)明實施例中通過控制阻變式存儲器兩端的電壓，達(dá)到控制阻變式存儲器阻態(tài)的目的，通過阻變式存儲器阻態(tài)的變化來存儲邏輯“0”和“1”。例如當(dāng)阻變式存儲器為低阻態(tài)時，鎖存器存儲邏輯1，當(dāng)阻變式存儲器為高阻態(tài)時，鎖存器存儲邏輯0。當(dāng)然，也可以在阻變式存儲器為低阻態(tài)時，鎖存器存儲邏輯0，當(dāng)阻變式存儲器為高阻態(tài)時，鎖存器存儲邏輯1。圖2為本發(fā)明實施例提供的一種鎖存器的電路結(jié)構(gòu)示意圖，如圖2所示，本實施例的鎖存器包括：開關(guān)11、阻變式存儲器12、分壓電路13和電壓轉(zhuǎn)換器14。其中，開關(guān)11的第一端用于輸入控制信號，開關(guān)11的第二端為鎖存器的輸入端，用于輸入輸入信號(VIN)，開關(guān)11的第三端分別與阻變式存儲器12的正極、分壓電路13的第一端和電壓轉(zhuǎn)換器14的輸入端連接。阻變式存儲器12的負(fù)極連接控制電源15，分壓電路13的第二端接地，電壓轉(zhuǎn)換器14的輸出端為鎖存器的輸出端。當(dāng)開關(guān)11處于導(dǎo)通狀態(tài)時，電壓轉(zhuǎn)換器14用于根據(jù)鎖存器的輸入信號輸出該鎖存器的輸出信號，其中，該鎖存器的輸出信號與該鎖存器的輸入信號保持一致；當(dāng)開關(guān)11由導(dǎo)通狀態(tài)變?yōu)閿嚅_狀態(tài)時，阻變式存儲器12用于與分壓電路13配合以使開關(guān)11處于斷開狀態(tài)時所述鎖存器的輸出信號與開關(guān)11處于導(dǎo)通狀態(tài)時所述鎖存器的輸出信號保持一致。本實施例中，開關(guān)11主要通過電壓的大小來控制開關(guān)的導(dǎo)通和斷開，可以采用現(xiàn)有的任意一種開關(guān)。例如，開關(guān)11可以為場效應(yīng)晶體管等壓控開關(guān)。本實施例并不對開關(guān)11的實現(xiàn)形式進(jìn)行限制。在本發(fā)明實施例中，當(dāng)開關(guān)11為場效應(yīng)晶體管時，場效應(yīng)晶體管的柵極可以用于輸入控制信號，場效應(yīng)晶體管的漏極可以為鎖存器的輸入信號的輸入端。場效應(yīng)晶體管的源極分別與阻變式存儲器M的正極、分壓電路的第一端和電壓轉(zhuǎn)換器的輸入端連接。場效應(yīng)晶體管具體可以采用P型場效應(yīng)晶體管或N型場效應(yīng)晶體管。在一種情形下，當(dāng)開關(guān)11處于導(dǎo)通狀態(tài)時，阻變式存儲器12具體用于根據(jù)控制電源15的電壓和輸入信號的電壓的差值呈現(xiàn)阻態(tài)。在開關(guān)11處于導(dǎo)通狀態(tài)的情形下，電壓轉(zhuǎn)換器14的輸入端電壓即為鎖存器的輸入信號，電壓轉(zhuǎn)換器14可以根據(jù)輸入信號輸出該鎖存器的輸出信號，使鎖存器的輸出信號與輸入信號保持一致。在另一種情形下，當(dāng)開關(guān)11由導(dǎo)通狀態(tài)變?yōu)閿嚅_狀態(tài)時，阻變式存儲器12還用于保持所述阻變式存儲器12在開關(guān)處于導(dǎo)通狀態(tài)時的阻態(tài)，使分壓電路13的電壓滿足預(yù)設(shè)條件，以使鎖存器的輸出信號與開關(guān)11處于導(dǎo)通狀態(tài)時的輸出信號保持一致。具體的，在本發(fā)明實施例中，當(dāng)開關(guān)11由導(dǎo)通狀態(tài)變?yōu)閿嚅_狀態(tài)時，阻變式存儲器12保持該阻態(tài)。在阻變式存儲器保持該阻態(tài)時，分壓電路13的電壓為(R/(Rm+R))*Vm。其中，R為分壓電路13的阻值，Rm為阻變式存儲器12在該第一組態(tài)的阻值，Vm為控制電源15的電壓，該第一組態(tài)可以為高阻態(tài)或低阻態(tài)。如果分壓電路13的電壓不小于電壓轉(zhuǎn)換閾值，電壓轉(zhuǎn)換器14可以將分壓電路13的電壓轉(zhuǎn)換為高電平。如果分壓電路13的電壓小于電壓轉(zhuǎn)換閾值，電壓轉(zhuǎn)換器14可以將分壓電路13的電壓轉(zhuǎn)換為低電平。在本發(fā)明實施例中，電壓轉(zhuǎn)換閾值需要滿足以下條件：(R/(R+Rmh))Vm≤Vth≤(R/(R+Rml))Vm，其中，Vth為該電壓轉(zhuǎn)換閾值，Rml為阻變式存儲器12在低阻態(tài)的阻值，Rmh為阻變式存儲器12在高阻態(tài)的阻值。在本發(fā)明實施例中，分壓電路13的第一端與開關(guān)11的第三端連接，分壓電路13的第二端接地。分壓電路13可以為分壓電阻，例如，分壓電路13可以為一個分壓電阻，也可以由多個串聯(lián)的分壓電阻構(gòu)成。本實施例不對分壓電路13的具體實現(xiàn)形式進(jìn)行限制。在本實施例中，也不對電壓轉(zhuǎn)換器14的具體實現(xiàn)形式進(jìn)行限制，電壓轉(zhuǎn)換器14用于當(dāng)輸入電壓滿足預(yù)設(shè)條件時，將該輸入電壓轉(zhuǎn)換為標(biāo)準(zhǔn)的高電平或低電平。例如，若電壓轉(zhuǎn)換器14的高電平為5V，低電平為0V，則電壓轉(zhuǎn)換器14可以將輸入電壓轉(zhuǎn)換為高電平5V或低電平0V。需要說明的是，在本發(fā)明實施例中，控制電源15提供的電壓Vm需滿足以下條件：施加在阻變式存儲器12兩端電壓為-Vm時，使阻變式存儲器12呈現(xiàn)高阻態(tài)，當(dāng)施加在阻變式存儲器12兩端的電壓為VDD-Vm時，使阻變式存儲器12呈現(xiàn)低阻態(tài)。其中，VDD為鎖存器的輸入信號的電壓，鎖存器的輸入信號可以由電路電源提供。當(dāng)然，Vm也可以由該電路電源提供，當(dāng)Vm由該電路電源提供時，該電路電源將VDD轉(zhuǎn)換為Vm之后提供給阻變式存儲器12?？刂齐娫?5的電壓Vm還需滿足以下條件：當(dāng)控制信號由高電平變?yōu)榈碗娖?，即開關(guān)11由導(dǎo)通狀態(tài)變?yōu)閿嚅_狀態(tài)時，電壓Vm不會使阻變式存儲器12的阻態(tài)發(fā)生變化。也就是說，開關(guān)11由導(dǎo)通狀態(tài)變?yōu)閿嚅_狀態(tài)時，輸入電壓Vm不會使阻變式存儲器12由高阻態(tài)變?yōu)榈妥钁B(tài)，也不會使阻變式存儲器12由低阻態(tài)變?yōu)楦咦钁B(tài)。根據(jù)這種方式，阻變式存儲器12能夠保持開關(guān)11導(dǎo)通時阻變式存儲器12呈現(xiàn)的阻態(tài)。具體來說，若開關(guān)11處于導(dǎo)通狀態(tài)時，阻變式存儲器12呈現(xiàn)的阻態(tài)為低阻態(tài)，則當(dāng)開關(guān)11由導(dǎo)通狀態(tài)變?yōu)閿嚅_狀態(tài)，阻變式存儲器12兩端的分壓為Vlow＝(Rml/(R+Rml))Vm，Rml為阻變式存儲器12低阻態(tài)時的阻值，R為分壓電路13的阻值，Vm為控制電源15的電壓。Vlow的值應(yīng)該滿足以下條件：Vlow的值不會使得阻變式存儲器12由低阻態(tài)變?yōu)楦咦钁B(tài)。若當(dāng)開關(guān)11處于導(dǎo)通狀態(tài)時，阻變式存儲器12呈現(xiàn)的阻態(tài)為高阻態(tài)，則當(dāng)開關(guān)11由導(dǎo)通狀態(tài)變?yōu)閿嚅_狀態(tài)時，阻變式存儲器12上的分壓為Vhigh＝(Rmh/(R+Rmh))Vm，Rmh為阻變式存儲器12高阻態(tài)時的阻值，R為分壓電路13的阻值，Vm為控制電源15的電壓。Vhigh需要滿足以下條件：Vhigh的值不會使得阻變式存儲器12在鎖存過程中由高阻態(tài)變?yōu)榈妥钁B(tài)。圖3為圖2所示的鎖存器的時序圖，下面參照圖2和圖3具體解釋本實施例提供的鎖存器的工作原理。本實施例以鎖存器下降沿有效為例進(jìn)行說明，當(dāng)控制信號為高電平，該控制信號可以為時鐘信號CLK，即CLK＝1時，開關(guān)11導(dǎo)通，如果鎖存器的輸入信號為高電平，即VIN＝1，該輸入信號的電壓例如用VDD表示，則施加在阻變式存儲器12的正極的電壓為VDD，此時若通過控制電源15在阻變式存儲器12的負(fù)極施加0.5VDD的電壓，那么施加在阻變式存儲器12兩端的正向偏置為0.5VDD。例如，當(dāng)CLK＝1，VIN＝1時，假設(shè)VDD＝5V，阻變式存儲器12的第一閾值V1＝1.5V，則阻變式存儲器12的兩端的電壓為2.5V，施加在阻變式存儲器12兩端的電壓不小于第一阻變閾值V1，阻變式存儲器12被置為低阻態(tài)。此時，分壓電路13的電壓等于輸入信號VIN的電壓，分壓電路13的電壓為高電平。若電壓轉(zhuǎn)換器14的電壓轉(zhuǎn)換閾值例如為2V，那么電壓轉(zhuǎn)換器14的輸入電壓大于電壓轉(zhuǎn)換閾值，電壓轉(zhuǎn)換器14可以將輸入電壓轉(zhuǎn)換為高電平，即鎖存器輸入高電平時，鎖存器存儲邏輯1。當(dāng)控制信號由高電平變?yōu)榈碗娖剑碈LK＝0，VIN＝1時，分壓電路13的電壓為(R/(Rm+R))*Vm，此時阻變式存儲器12保持低阻態(tài)，Rm很小，分壓電路13的電壓近似為Vm，分壓電路13的電壓不小于電壓轉(zhuǎn)換閾值，電壓轉(zhuǎn)換器14將分壓電路13的電壓轉(zhuǎn)換為高電平，鎖存器的輸出信號與開關(guān)11處于導(dǎo)通狀態(tài)時的輸出保持一致。因此，當(dāng)開關(guān)11由導(dǎo)通狀態(tài)變?yōu)閿嚅_狀態(tài)時，鎖存器能夠保持開關(guān)11處于導(dǎo)通狀態(tài)時的輸出信號。當(dāng)CLK＝1，VIN＝0,VDD＝5V，V2＝-1.5V時，即鎖存器的輸入信號為低電平，施加在阻變式存儲器12兩端的偏置為-0.5VDD，阻變式存儲器12兩端的偏置不大于第二阻變閾值V2，阻變式存儲器12被置為高阻態(tài)。此時，分壓電路13的電壓等于輸入信號VIN的電壓(0V)，根據(jù)這種方式，電壓轉(zhuǎn)換器14的輸入電壓也為0V，則電壓轉(zhuǎn)換器14的輸入電壓小于電壓轉(zhuǎn)換閾值，電壓轉(zhuǎn)換器14將輸入電壓轉(zhuǎn)換為低電平，即VIN＝0時，鎖存器輸出低電平。通過上述描述可知，當(dāng)鎖存器輸入低電平時，鎖存器存儲邏輯0。當(dāng)控制信號由高電平變?yōu)榈碗娖剑碈LK＝0，VIN＝0時，由于阻變式存儲器12依然保持高阻態(tài)，分壓電路13的電壓為(R/(Rm+R))*Vm，Rm很大，分壓電路13的電壓近似為0,則電壓轉(zhuǎn)換器14的輸入電壓小于電壓轉(zhuǎn)換閾值，電壓轉(zhuǎn)換器14將輸出低電平，從而使得鎖存器的輸出信號與開關(guān)11處于導(dǎo)通狀態(tài)時的輸出保持一致。根據(jù)這種方式，當(dāng)開關(guān)11由導(dǎo)通狀態(tài)變?yōu)閿嚅_狀態(tài)時，鎖存器能夠保持開關(guān)11處于導(dǎo)通狀態(tài)時的輸出信號。通過上述的描述可知，當(dāng)CLK＝0時，鎖存器可以保持開關(guān)11處于導(dǎo)通狀態(tài)時的輸出值，即鎖存器表現(xiàn)為保持狀態(tài)。如圖3所示，在第一個下降沿時，CLK為高電平，VIN＝1，鎖存器輸出為高電平，在CLK變?yōu)榈碗娖胶?，鎖存器保持高電平時刻時輸出值，即保持高電平。同理，在第二個下降沿時，VIN＝0，鎖存器輸出為低電平，在CLK變?yōu)榈碗娖胶螅i存器保持低電平。在第三個下降沿時VIN＝0，鎖存器輸出為低電平，在CLK變?yōu)榈碗娖胶螅i存器保持低電平。在第四個下降沿時VIN＝1，鎖存器輸出為高電平，在CLK變?yōu)榈碗娖胶?，鎖存器保持高電平。上述的鎖存器的工作原理是以鎖存器下降沿有效為例說明的，當(dāng)然鎖存器也可以上升沿有效，鎖存器上升沿有效時的工作原理與下降沿有效時類似，這里不再贅述。另外，本實施例以鎖存器的輸入信號為VDD，控制電源的電壓為0.5VDD為例進(jìn)行說明，可以理解的是輸入信號不一定為VDD，控制電源的電壓也不一定為0.5VDD，只要輸入信號和控制電源的電壓滿足阻變式存儲器的阻態(tài)變化即可。本實施例的鎖存器，由開關(guān)、阻變式存儲器、分壓電路和電壓轉(zhuǎn)換器構(gòu)成。當(dāng)開關(guān)導(dǎo)通時，電壓轉(zhuǎn)換器可以根據(jù)鎖存器的輸入信號輸出鎖存器的輸出信號，該輸出信號與該輸入信號保持一致。當(dāng)開關(guān)由導(dǎo)通狀態(tài)變?yōu)閿嚅_狀態(tài)時，阻變式存儲器用于與分壓電路配合以使開關(guān)處于斷開狀態(tài)時所述鎖存器的輸出信號與開關(guān)處于導(dǎo)通狀態(tài)時所述鎖存器的輸出信號保持一致，從而實現(xiàn)了非易失性的鎖存功能。本實施例提供的鎖存器在實現(xiàn)非易失性的同時，由于其采用了較少的元器件，使得電路結(jié)構(gòu)簡單，電路面積減小，與現(xiàn)有CMOS工藝能夠很好的兼容。圖4為本發(fā)明實施例提供的另一種鎖存器的電路結(jié)構(gòu)示意圖，本實施例和圖2所示實施例的區(qū)別在于：本實施例中，開關(guān)11采用一個場效應(yīng)晶體管實現(xiàn)，分壓電路13采用電阻實現(xiàn)。如圖4所示，本實施例提供的鎖存器包括：場效應(yīng)晶體管S、阻變式存儲器M、分壓電阻R和電壓轉(zhuǎn)換器。其中，場效應(yīng)晶體管S的柵極用于輸入控制信號，場效應(yīng)晶體管S的漏極為鎖存器的輸入端，場效應(yīng)晶體管S的源極分別與阻變式存儲器M的正極、分壓電阻R的第一端和電壓轉(zhuǎn)換器的輸入端連接，阻變式存儲器M的負(fù)極連接控制電源，分壓電阻R的第二端接地，電壓轉(zhuǎn)換器的輸出端為鎖存器的輸出端。本實施例提供的鎖存器的工作原理可參照圖2所示的實施例的描述，這里不再贅述。本實施例的鎖存器由一個場效應(yīng)晶體管、一個阻變式存儲器、一個電阻和一個電壓轉(zhuǎn)換器組成，由于只使用了四個器件，相比于現(xiàn)有技術(shù)的鎖存器，本實施例的鎖存器結(jié)構(gòu)更加簡單、成本更低、電路面積更小，與現(xiàn)有CMOS工藝兼容的同時能夠提高現(xiàn)有邏輯電路的集成度。圖5為本發(fā)明實施例提供的又一種鎖存器的電路結(jié)構(gòu)示意圖，本實施例和圖4所示實施例的區(qū)別在于：本實施例中，電壓轉(zhuǎn)換器通過兩個場效應(yīng)晶體管實現(xiàn)。請參照圖5，本實施例的鎖存器包括：場效應(yīng)晶體管S1、阻變式存儲器M、分壓電阻R、場效應(yīng)晶體管S2和場效應(yīng)晶體管S3。場效應(yīng)晶體管S2和場效應(yīng)晶體管S3共同構(gòu)成電壓轉(zhuǎn)換器，場效應(yīng)晶體管S2和場效應(yīng)晶體管S3的極性相反，也就是說當(dāng)場效應(yīng)晶體管S2采用N型場效應(yīng)晶體管，場效應(yīng)晶體管S3采用P型場效應(yīng)晶體管，當(dāng)場效應(yīng)晶體管S2采用P型場效應(yīng)晶體管，場效應(yīng)晶體管S3采用N型場效應(yīng)晶體管。其中，場效應(yīng)晶體管S1的柵極用于輸入控制信號，場效應(yīng)晶體管S1的漏極為鎖存器的輸入端，場效應(yīng)晶體管S1的源極分別與阻變式存儲器M的正極、分壓電阻R的第一端、場效應(yīng)晶體管S2的柵極和場效應(yīng)晶體管S3的柵極連接。阻變式存儲器M的負(fù)極連接控制電源，分壓電阻R的第二端接地；場效應(yīng)晶體管S2的柵極與場效應(yīng)晶體管S1的源極連接，場效應(yīng)晶體管S2的源極與外部電源連接，場效應(yīng)晶體管S2的漏極為鎖存器的輸出端，場效應(yīng)晶體管S3的柵極與場效應(yīng)晶體管S1的源極連接，場效應(yīng)晶體管S3的源極接地，場效應(yīng)晶體管S3的漏極為鎖存器的輸出端。本實施例中，電壓轉(zhuǎn)換器的工作原理具體為：當(dāng)CLK＝1，VIN＝1時，阻變式存儲器M呈現(xiàn)低阻態(tài)，分壓電路的電壓等于輸入信號VIN的電壓，分壓電路的電壓使得場效應(yīng)晶體管S2導(dǎo)通，場效應(yīng)晶體管S3關(guān)斷，鎖存器輸出高電平。當(dāng)控制信號由高電平變?yōu)榈碗娖?，即CLK＝0，VIN＝1時，分壓電路的電壓為(R/(Rm+R))*Vm，此時阻變式存儲器M保持低阻態(tài)，Rm很小，分壓電路的電壓近似為Vm,分壓電路的電壓使得場效應(yīng)晶體管S2導(dǎo)通，場效應(yīng)晶體管S3關(guān)斷，鎖存器仍輸出高電平。當(dāng)CLK＝1，VIN＝0時，阻變式存儲器M呈現(xiàn)高阻態(tài)。分壓電路的電壓等于該鎖存器的輸入電壓，即分壓電路的電壓為0V，，分壓電路的電壓使得場效應(yīng)晶體管S2關(guān)斷，場效應(yīng)晶體管S3導(dǎo)通，鎖存器輸出低電平。當(dāng)控制信號由高電平變?yōu)榈碗娖?，即CLK＝0，VIN＝0時，由于阻變式存儲器M依然保持高阻態(tài)，Rm很大，分壓電路的電壓為(R/(Rm+R))*Vm近似為0，分壓電路的電壓使得場效應(yīng)晶體管S2關(guān)斷，場效應(yīng)晶體管S3導(dǎo)通，鎖存器仍然輸出低電平。本實施例提供的鎖存器的工作原理可參照圖2所示的實施例的描述，這里不再贅述。本實施例的鎖存器由三個場效應(yīng)晶體管、一個阻變式存儲器、一個電阻組成，由于只使用了五個器件，相比于現(xiàn)有技術(shù)的鎖存器，本實施例的鎖存器結(jié)構(gòu)更加簡單，成本也更低。圖6為本發(fā)明實施例提供的一種D觸發(fā)器的電路結(jié)構(gòu)示意圖，本實施例提供的D觸發(fā)器由兩個鎖存器采用主從結(jié)構(gòu)串聯(lián)而成，鎖存器采用圖2所示的鎖存器。如圖6所示，本實施例提供的D觸發(fā)器包括：第一鎖存器和第二鎖存器，第一鎖存器包括：第一開關(guān)、阻變式存儲器M1、第一分壓電路和第一電壓轉(zhuǎn)換器，第二鎖存器包括：第二開關(guān)、阻變式存儲器M2、第二分壓電路和第二電壓轉(zhuǎn)換器。在本發(fā)明實施例中，第一鎖存器的輸出端作為第二鎖存器的輸入端。第一鎖存器的開關(guān)的第一端與第二鎖存器的開關(guān)的第一端用于輸入控制信號，其中，第一鎖存器的開關(guān)與第二鎖存器的開關(guān)在該控制信號的控制下不會均處于導(dǎo)通狀態(tài)，也就是說當(dāng)?shù)谝绘i存器的開關(guān)導(dǎo)通時，第二鎖存器的開關(guān)斷開，當(dāng)?shù)谝绘i存器的開關(guān)斷開時，第二鎖存器的開關(guān)導(dǎo)通。第一鎖存器的開關(guān)的第二端為D觸發(fā)器的輸入端，第二鎖存器的電壓轉(zhuǎn)換器的輸出端為D觸發(fā)器的輸出端，即第二電壓轉(zhuǎn)換器的輸出端為D觸發(fā)器的輸出端。圖7為圖6所示的D觸發(fā)器的時序圖，下面參照圖6和圖7具體解釋本實施例提供的D觸發(fā)器的工作原理。本實施例以D觸發(fā)器下降沿有效為例進(jìn)行說明。為了描述方便，在本發(fā)明實施例中將第一鎖存器的開關(guān)稱為第一開關(guān)，將第二鎖存器的開關(guān)稱為第二開關(guān)。當(dāng)控制信號為高電平，該控制信號可以為時鐘信號，即CLK＝1時，第一開關(guān)導(dǎo)通，如果D觸發(fā)器的輸入信號為高電平，即VIN＝1，阻變式存儲器M1被置為低阻態(tài)，第一電壓轉(zhuǎn)換器輸出高電平。同時，第二開關(guān)斷開，阻變式存儲器M2被置為高阻態(tài)，第二電壓轉(zhuǎn)換器輸出低電平，即D觸發(fā)器的輸出為低電平。當(dāng)時鐘信號由高電平變?yōu)榈碗娖?，即CLK＝0時，第一開關(guān)斷開，阻變式存儲器M1保持低阻態(tài)，第一電壓轉(zhuǎn)換器輸出高電平。同時，第二開關(guān)導(dǎo)通，第二鎖存器的輸入信號為高電平，即VIN＝1，阻變式存儲器M2被置為低阻態(tài)，第二電壓轉(zhuǎn)換器輸出高電平。也就是說，當(dāng)時鐘信號由高電平變?yōu)榈碗娖綍r，D觸發(fā)器保持高電平時的輸入信號。當(dāng)控制信號為高電平，即CLK＝1時，第一開關(guān)導(dǎo)通，如果D觸發(fā)器的輸入信號為低電平，即VIN＝0，阻變式存儲器M1被置為高阻態(tài)，第一電壓轉(zhuǎn)換器輸出低電平。由于CLK＝1時第二開關(guān)斷開，阻變式存儲器M2被置為高阻態(tài)，第二電壓轉(zhuǎn)換器輸出低電平，即D觸發(fā)器的輸出為低電平。當(dāng)時鐘信號由高電平變?yōu)榈碗娖?，即CLK＝0時，第一開關(guān)由導(dǎo)通狀態(tài)變?yōu)閿嚅_狀態(tài)，阻變式存儲器M1保持高阻態(tài)，第一電壓轉(zhuǎn)換器輸出低電平。由于CLK＝0時第二開關(guān)導(dǎo)通，第二鎖存器的輸入信號為低電平，即VIN＝0，阻變式存儲器M2保持高阻態(tài)，第二電壓轉(zhuǎn)換器輸出低電平。也就是說，當(dāng)時鐘信號由高電平變?yōu)榈碗娖綍r，D觸發(fā)器保持高電平時的輸入信號。如圖7所示，當(dāng)?shù)谝粋€下降沿到來時，VIN＝1，D觸發(fā)器的輸出由低電平變?yōu)楦唠娖剑⒈３衷摳唠娖?；?dāng)?shù)诙€下降沿到來時，VIN＝1，因此，D觸發(fā)器繼續(xù)保持高電平，當(dāng)?shù)谌齻€下降沿到來時，VIN＝0，D觸發(fā)器由高電平變?yōu)榈碗娖?，并保持低電平，?dāng)?shù)谒膫€下降沿到來時，VIN＝0，D觸發(fā)器繼續(xù)保持低電平。本實施例的D觸發(fā)器，采用兩個由阻變式存儲器構(gòu)建的鎖存器級聯(lián)而成，利用阻變式存儲器的阻態(tài)差異和來實現(xiàn)D觸發(fā)器的鎖存功能。與現(xiàn)有技術(shù)相比，本實施例的方案在實現(xiàn)非易失性的同時，由于其采用了較少的元器件，使得電路結(jié)構(gòu)簡單，電路面積減小，與現(xiàn)有CMOS工藝兼容的同時能夠提高現(xiàn)有邏輯電路的集成度。圖8為本發(fā)明實施例提供的另一種D觸發(fā)器的電路結(jié)構(gòu)示意圖，本實施例和圖6所示實施例的區(qū)別在于：本實施例中，第一鎖存器和第二鎖存器的開關(guān)采用一個場效應(yīng)晶體管實現(xiàn)，分壓電路采用電阻實現(xiàn)。如圖8所示，本實施例提供的D觸發(fā)器包括：第一鎖存器和第二鎖存器，其中，第一鎖存器包括：場效應(yīng)晶體管S1、阻變式存儲器M1、分壓電阻R1和第一電壓轉(zhuǎn)換器，第二鎖存器包括：場效應(yīng)晶體管S2、阻變式存儲器M2、分壓電阻R2和第二電壓轉(zhuǎn)換器。場效應(yīng)晶體管S1的柵極用于輸入控制信號，場效應(yīng)晶體管S1的漏極為D觸發(fā)器的輸入端，第一電壓轉(zhuǎn)換器的輸出端與場效應(yīng)晶體管S2的漏極連接，場效應(yīng)晶體管S2的柵極用于輸入控制信號，第二電壓轉(zhuǎn)換器為D觸發(fā)器的輸出端。本實施例中，當(dāng)場效應(yīng)晶體管S1為P型場效應(yīng)晶體管時，場效應(yīng)晶體管S2為N型場效應(yīng)晶體管；當(dāng)場效應(yīng)晶體管S1為N型場效應(yīng)晶體管時，場效應(yīng)晶體管S2為P型場效應(yīng)晶體管。本實施例提供的D觸發(fā)器的工作原理可參照圖6所示的實施例的描述，這里不再贅述。本實施例的D觸發(fā)器使用了較少的器件，相比于現(xiàn)有技術(shù)的D觸發(fā)器，本實施例的D觸發(fā)器結(jié)構(gòu)更加簡單，成本也更低。圖9為本發(fā)明實施例提供的又一種D觸發(fā)器的電路結(jié)構(gòu)示意圖，本實施例和圖8所示實施例的區(qū)別在于：本實施例中，第一電壓轉(zhuǎn)換和第二電壓轉(zhuǎn)換器分別通過兩個場效應(yīng)晶體管實現(xiàn)。請參照圖9，本實施例的D觸發(fā)器包括：第一鎖存器和第二鎖存器，其中，第一鎖存器包括：場效應(yīng)晶體管S1、阻變式存儲器M1、分壓電阻R1、場效應(yīng)晶體管S2和場效應(yīng)晶體管S3，場效應(yīng)晶體管S2和場效應(yīng)晶體管S3組成了第一電壓轉(zhuǎn)換器，第二鎖存器包括：場效應(yīng)晶體管S4、阻變式存儲器M2、分壓電阻R2、場效應(yīng)晶體管S4和場效應(yīng)晶體管S5，場效應(yīng)晶體管S4和場效應(yīng)晶體管S5組成了第二電壓轉(zhuǎn)換器。其中，場效應(yīng)晶體管S1、場效應(yīng)晶體管S2、場效應(yīng)晶體管S5可以采用N型場效應(yīng)晶體管，場效應(yīng)晶體管S3、場效應(yīng)晶體管S4、場效應(yīng)晶體管S6采用P型場效應(yīng)晶體管。或者，場效應(yīng)晶體管S1、場效應(yīng)晶體管S2、場效應(yīng)晶體管S5可以采用P型場效應(yīng)晶體管，場效應(yīng)晶體管S3、場效應(yīng)晶體管S4、場效應(yīng)晶體管S6采用N型場效應(yīng)晶體管。本實施例提供的D觸發(fā)器的工作原理可參照圖6所示的實施例的描述，這里不再贅述。本實施例的D觸發(fā)器在實現(xiàn)了非易失鎖存功能的同時，使用了較少的器件，相比于現(xiàn)有技術(shù)的D觸發(fā)器，本實施例的D觸發(fā)器結(jié)構(gòu)更加簡單，成本也更低。需要說明的是，本申請所提供的實施例僅僅是示意性的。所屬領(lǐng)域的技術(shù)人員可以清楚地了解到，為了描述的方便和簡潔，在上述實施例中，對各個實施例的描述都各有側(cè)重，某個實施例中沒有詳述的部分，可以參見其他實施例的相關(guān)描述。在本發(fā)明實施例、權(quán)利要求以及附圖中揭示的特征可以獨立存在也可以組合存在。在本發(fā)明實施例中以硬件形式描述的特征可以通過軟件來執(zhí)行，反之亦然。在此不做限定。