抗單粒子反轉的差分10管存儲單元的制作方法
【專利摘要】本發(fā)明屬于集成電路存儲器【技術領域】，具體為一種抗單粒子反轉的差分10管存儲單元。其單元結構包括兩對交叉耦合的PMOS對、兩對交叉耦合的NMOS對及一對NMOS傳輸管，并且含有4個互鎖的存儲結點。其中，第一和第二個存儲結點通過第一對交叉耦合的PMOS對互鎖；第一和第三個存儲結點通過第一對交叉耦合的NMOS對互鎖；第二和第四個存儲結點通過第二對交叉耦合的NMOS對互鎖；第三和第四個存儲結點通過第二對交叉耦合的PMOS對互鎖；當存儲單元受到單粒子事件干擾時，互鎖的存儲結點能夠有效的抗擊單粒子干擾，保護存儲的數據不被反轉。本發(fā)明和6管存儲單元一樣，有著同樣的差分讀、寫操作方式，卻消除了6管存儲單元常發(fā)生的讀破壞和半選擇破壞。
【專利說明】抗單粒子反轉的差分10管存儲單元

【技術領域】
[0001]本發(fā)明屬于集成電路存儲器設【技術領域】，具體涉及一種寄存器文件(RegisterFile)及靜態(tài)隨機存儲器(Static Random Access Memory, SRAM)單兀。

【背景技術】
[0002]隨著工藝尺寸的縮小，信號結點的電容越來越小，結點電容所存儲的電荷也隨之越來越小，這使得信號結點越來越容易受到單粒子事件的干擾。由單粒子事件干擾引起的芯片錯誤通常叫做軟錯誤(soft error)，這是一種因高能粒子擊打而引起的隨機的、不重現的非永久性錯誤。
[0003]在芯片的封裝材料中，存在少量的放射性元素鈾、釷，它們在衰變過程中產生α粒子，當α粒子擊打信號結點時，會瞬間產生高能電子脈沖，從而反轉信號。隨著工藝的發(fā)展，封裝的材料越來越純凈，使得因封裝引起的軟錯誤率越來越低。但是，目前，來自太空的高能中子是芯片軟錯誤的主要來源。對于應用于航空航天的芯片來說，它發(fā)生軟錯誤的概率比地面芯片至少高出三個數量級。
[0004]芯片中，邏輯電路和存儲器都易受到單粒子事件的干擾，但是對于存儲器來說，特別是靜態(tài)隨機存儲器，由于其高密度及沒有掩膜機制，使得其更易發(fā)生軟錯誤。因此，抗soft error的SRAM顯得尤為重要。
[0005]設計都們都傾向采用支持位交叉功能的SRAM，加上單位的糾錯碼(errorcorrect1n code, ECC)來實現抗 soft error 的 SRAM。例如，2009 年，作者 1.J.Chang,在雜志“Journal of Solid-State Circuits” 中發(fā)表“32 kb 10T sub-threshold SRAMarray with bit-1nterleaving and differential read scheme in 90 nm CMOS”,提出了具有位交叉功能的亞閾值10TSRAM ；2011年，作者Do Anh-Tuan在雜志“Transact1n onCircuits and Systems-1: Regular Papers，，中發(fā)表 “An 8T Differential SRAM WithImproved Noise Margin for Bit-1nterleaving in 65 nm CMOS”，同樣提出了一各米用AND結構的位交一次8管存儲單元。2012年，作者Ming-Hsien Tu，在雜志“Journalof Solid-State Circuits” 中發(fā)表“A Single-Ended Disturb-Free 9T SubthresholdSRAM With Cross-Point Data-Aware Write Word-Line Structure, Negative Bit-Line,and adaptive Read Operat1n Timing Tracing”,提出了一個具有位交叉功能的亞閾值9TSRAM。
[0006]但是,這些SRAM只能解決單位數據的soft error問題,并且需要ECC糾錯碼的協助，對于多位的soft error,則需要特別設計抗單粒子反轉的SRAM。


【發(fā)明內容】

[0007]本發(fā)明的目的在于提供一種具有較高讀、寫穩(wěn)定性的抗單粒子反轉的10管存儲單元。
[0008]本發(fā)明提供的抗單粒子反轉的10管存儲單元，包括:兩對交叉耦合的PMOS對，兩對交叉耦合的NMOS對，及一對NMOS傳輸管，4個相互鎖定的存儲結點。其中:
第一個PMOS管的柵極與第二個PMOS管的漏極相連，第二個PMOS管的柵極與第一個PMOS管的漏極相連，它們源極與電源VDD相連，構成第一對交叉耦合的PMOS對；第一個NMOS管的柵極與第二個NMOS管的漏極相連，第二個NMOS管的柵極與第一個NMOS管的漏極相連，它們源極與地GND相連，構成第一對交叉耦合的NMOS對；第三個NMOS管的柵極與第四個NMOS管的漏極相連，第四個NMOS管的柵極與第三個NMOS管的漏極相連，它們源極與地GND相連，構成第二對交叉耦合的NMOS對；第三個PMOS管的柵極與第四個PMOS管的漏極相連，第四個PMOS管的柵極與第三個PMOS管的漏極相連，它們源極與電源VDD相連，構成第二對交叉耦合的PMOS對；
并且，第一個存儲結點和第二個存儲結點通過第一對交叉耦合的PMOS對進行互鎖；第一個存儲結點和第三個存儲結點通過第一對交叉耦合的NMOS對進行互鎖；第二個存儲結點和第四個存儲結點通過第二對交叉耦合的NMOS對進行互鎖；第三個存儲結點和第四個存儲結點通過第二對交叉耦合的PMOS對進行互鎖；第一個存儲結點存儲的值等于第四個存儲結點存儲的值，第二個存儲結點存儲的值等于第三個存儲結點存儲的值；
同時，兩個NMOS傳輸管受字線WL控制，并且它們的源極分別與第一個存儲結點和第二個存儲結點相連，漏極分別與位線BL和互補位線BLB相連，構成存儲單元的讀、寫電路。
[0009]當存儲單元受到單粒子事件干擾時，彼此互鎖的存儲結點能夠有效的抗擊單粒子干擾，保護存儲的數據不被反轉。并且，它和傳統的6管存儲單元有著同樣的差分讀、寫操作方式，卻消除了 6管存儲單元常發(fā)生的讀破壞和半選擇破壞。
[0010]本發(fā)明提供的抗單粒子反轉存儲單元能夠有效的抗擊soft error,并且具有較高的讀、寫穩(wěn)定性。

【專利附圖】

【附圖說明】
[0011]圖1是本發(fā)明的電路結構示意圖。
[0012]圖2是本發(fā)明存“I”結點受單粒子干擾的電路操作示意圖。
[0013]圖3是本發(fā)明存“O”結點受單粒子干擾的電路操作示意圖。
[0014]圖4是本發(fā)明讀電路操作示意圖。

【具體實施方式】
[0015]本發(fā)明描述了一種抗單粒子反轉的10管存儲單元，以下闡述本發(fā)明的設計思想及實例。
[0016]圖1所示為本發(fā)明實現的抗單粒子反轉10管存儲單元電路結構。PMOS管301和302構成第一對交叉耦合的PMOS對311，PMOS管307和308構成第二對交叉耦合的PMOS對341, NMOS管303和304構成第一對交叉耦合的NMOS對321，NMOS管305和306構成第二對交叉耦合的NMOS對331，NMOS管309和310為兩個傳輸管，320、330、340及350為四個相互鎖定的存儲結點。其中，PMOS管301的柵極與PMOS管302的漏極相連，PMOS管302管的柵極與PMOS管301的漏極相連，它們源極與電源VDD相連，彼此交叉耦合；NMOS管303的柵極與NMOS管304的漏極相連，NMOS管304的柵極與NMOS管303的漏極相連，它們源極與地GND相連，彼此交叉耦合的；NM0S管305的柵極與NMOS管306的漏極相連，NMOS管306的柵極與NMOS管305的漏極相連，它們源極與地GND相連，彼此交叉耦合；PM0S管307的柵極與PMOS管308的漏極相連，PMOS管308的柵極與PMOS管307的漏極相連，它們源極與電源VDD相連，彼此交叉耦合。并且，第一個存儲結點320和第二個存儲結點330通過第一對交叉耦合的PMOS對311進行互鎖；第一個存儲結點320和第三個存儲結點340通過第一對交叉耦合的NMOS對321進行互鎖；第二個存儲結點330和第四個存儲結點350通過第二對交叉耦合的NMOS對331進行互鎖；第三個存儲結點340和第四個存儲結點350通過第二對交叉耦合的PMOS對341進行互鎖。第一個存儲結點320存儲的值等于第四個存儲結點350存儲的值，第二個存儲結點330存儲的值等于第三個存儲結點340存儲的值。同時，兩個NMOS傳輸管受字線WL控制，并且它們的源極分別與第一個存儲結點320和第二個存儲結點330相連，漏極分別與位線BL和互補位線BLB相連，構成存儲單元的讀、寫電路。
[0017]圖2表示本發(fā)明存“I”結點受單粒子干擾的電路操作。此時，結點320和350存的值為“1”，結點330和340存的值為“O”。若結點320受單粒子干擾，產生一個負脈沖，則其從“I”瞬間跳變?yōu)椤癘”。由于此跳變，PMOS管302開啟，開始對存儲結點330充電，由于存儲結點340和350與發(fā)生跳變的結點隔離，所以它們存儲的值不會受到影響。因此，NMOS管305始終處于開啟狀態(tài)，對結點330進行下拉，則此時結點330同時存在PMOS管的充電和NMOS管的放電，產生較大的短路電流，有可能產生瞬間的正電流脈沖。待瞬間的單粒子事件結束后，PMOS管對330的充電減弱，則結點330重新被拉回原來的“O”狀態(tài)，然后，發(fā)生單粒子撞擊的結點320也被PMOS管301拉回“I”狀態(tài)。這整個過程持續(xù)較為短暫，互鎖的存儲結點使得整個存儲單元能夠在單粒子撞擊后恢復過來。
[0018]圖3表示本發(fā)明的存儲單元存“O”結點受單粒子干擾的電路操作。此時，結點320和350存的值為“0”，結點330和340存的值為“I”。若結點320受單粒子干擾，產生一個正脈沖，則其從“O”瞬間跳變?yōu)椤癐”。由于此跳變，NMOS管304開啟，開始對存儲結點340放電，由于存儲結點330和350與發(fā)生跳變的結點隔離，所以它們存儲的值不會受到影響。因此，NMOS管307始終處于開啟狀態(tài)，對結點340進行充民，則此時結點340同時存在PMOS管的充電和NMOS管的放電，產生較大的短路電流，有可能產生瞬間的負電流脈沖。待瞬間的單粒子事件結束后，NMOS管對340的充電減弱，則結點340重新被充回原來的“ I”狀態(tài)，然后，發(fā)生單粒子撞擊的結點320也被NMOS管303拉回“O”狀態(tài)。這整個過程持續(xù)較為短暫，互鎖的存儲結點使得整個存儲單元能夠在單粒子撞擊后恢復過來。所以，無論本發(fā)明存儲的何值，在受到單粒子干擾時都能從干擾中恢復過來，有效的抵抗了軟錯誤的發(fā)生。
[0019]圖4表示本發(fā)明的存儲單元讀模式下的電路操作。存儲單元進行讀操作時，字線WL為高，BL預充為高并浮空。差分的數據通過309、303和310、305讀取到位線上。在讀操作過程中，由于工藝偏差的存在，結點320或330的電壓值可能達到一個高電平，但由于其它存儲結點與參與讀操作的結點是隔離的，所以其它存儲結點的值是不受干擾的。待讀操作結束后，受干擾結點存儲的值同樣會被其它未受干擾的結點拉回原來的狀態(tài)。而在傳統的存儲單元中，因工藝偏差產生的這種讀破壞無法避免。因此，換句話說，本發(fā)明完全消除了讀破壞，當然也消除了因讀破壞引起的半選擇破壞。
【權利要求】
1.一種抗單粒子反轉的10管存儲單元，其特征在于包括:兩對交叉耦合的PMOS對，兩對交叉耦合的NMOS對，一對NMOS傳輸管，4個相互鎖定的存儲結點；其中: 第一個PMOS管的柵極與第二個PMOS管的漏極相連，第二個PMOS管的柵極與第一個PMOS管的漏極相連，它們源極與電源VDD相連，構成第一對交叉耦合的PMOS對；第一個NMOS管的柵極與第二個NMOS管的漏極相連，第二個NMOS管的柵極與第一個NMOS管的漏極相連，它們源極與地GND相連，構成第一對交叉耦合的NMOS對；第三個NMOS管的柵極與第四個NMOS管的漏極相連，第四個NMOS管的柵極與第三個NMOS管的漏極相連，它們源極與地GND相連，構成第二對交叉耦合的NMOS對；第三個PMOS管的柵極與第四個PMOS管的漏極相連，第四個PMOS管的柵極與第三個PMOS管的漏極相連，它們源極與電源VDD相連，構成第二對交叉耦合的PMOS對； 并且，第一個存儲結點和第二個存儲結點通過第一對交叉耦合的PMOS對進行互鎖；第一個存儲結點和第三個存儲結點通過第一對交叉耦合的NMOS對進行互鎖；第二個存儲結點和第四個存儲結點通過第二對交叉耦合的NMOS對進行互鎖；第三個存儲結點和第四個存儲結點通過第二對交叉耦合的PMOS對進行互鎖；第一個存儲結點存儲的值等于第四個存儲結點存儲的值，第二個存儲結點存儲的值等于第三個存儲結點存儲的值； 同時，兩個NMOS傳輸管受字線WL控制，并且它們的源極分別與第一個存儲結點和第二個存儲結點相連，漏極分別與位線BL和互補位線BLB相連，構成存儲單元的讀、寫電路。
【文檔編號】G11C11/413GK104409093SQ201410742432
【公開日】2015年3月11日 申請日期:2014年12月9日 優(yōu)先權日:2014年12月9日
【發(fā)明者】溫亮, 文海波, 周可基, 程旭, 曾曉洋 申請人:復旦大學