一種高寫入速度低靜態(tài)功耗抗單粒子翻轉(zhuǎn)的sram單元的制作方法
【專利摘要】本發(fā)明公開了一種高寫入速度低靜態(tài)功耗抗單粒子翻轉(zhuǎn)的SRAM單元，包括脈沖信號輸入端、信號輸入端、信號輸出端、第一存儲節(jié)點(diǎn)、第二存儲節(jié)點(diǎn)、第一控制節(jié)點(diǎn)、第二控制節(jié)點(diǎn)、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管及電源VDD；本發(fā)明寫入時(shí)間短，并且恢復(fù)時(shí)間短。
【專利說明】-種高寫入速度低靜態(tài)功耗抗單粒子翻轉(zhuǎn)的SRAM單元

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明屬于集成電路【技術(shù)領(lǐng)域】，涉及一種SRAM單元，具體涉及一種高寫入速度低 靜態(tài)功耗抗單粒子翻轉(zhuǎn)的SRAM單元。

【背景技術(shù)】
[0002] 隨著工藝技術(shù)的不斷發(fā)展，時(shí)鐘頻率也不斷加快，集成電路的關(guān)鍵尺寸不斷減小， 器件敏感結(jié)點(diǎn)臨界電荷也隨之減小，單粒子效應(yīng)引起的軟錯(cuò)誤將更加顯著。和組合邏輯電 路相比，存儲器和鎖存器更容易受到單粒子翻轉(zhuǎn)的影響。對于應(yīng)用于特殊領(lǐng)域（航天航空、 軍事等）的存儲芯片來說，有必要對存儲單元采取抗輻照加固措施。高性能的存儲單元應(yīng) 該具有臨界電荷大，讀寫速度快，翻轉(zhuǎn)恢復(fù)時(shí)間短，功耗低的特點(diǎn)。Jahinuzzaman發(fā)表的 (JahinuzzamanSM,RennieDJ,SachdevM.Asofterrortolerant10TSRAMbit-cell withdifferentialreadcapability[J].NuclearScience,IEEETransactionson NuclearScience, 2009, 56(6) :3768-3773.)[1]中提到的Quatro-IOT單元靜態(tài)功耗和靜 態(tài)噪聲容限高的特點(diǎn)，但是寫入延遲較大，并且存儲節(jié)點(diǎn)對不同電平的翻轉(zhuǎn)恢復(fù)能力有很 大的差別，存儲節(jié)點(diǎn)難以從低電平到高電平的跳變中恢復(fù)，控制節(jié)點(diǎn)難以從高電平到低電 平的跳變中恢復(fù)。Whitaker發(fā)表的（S.Whitaker，J.CanarisandK.Liu，"SEUHardened MemoryCellsforaCCSDSReedSolomonEncoder,，'IEEETransactionsonNuclear Science，vol. 38,No. 6,pp. 1471-1477,Dec. 1991.) [2]中提到的WHIT單元具有很好的單粒 子翻轉(zhuǎn)穩(wěn)定性，但是電路中存在DC通路，靜態(tài)功耗非常大。Zhang發(fā)表的（GuoheZhang, JunShao,FengLiangandDongxuanBao,"AnovelsingleeventupsethardenedCMOS SRAMcell，"IEICEElectronicsExpress，Vol. 9,No, 3,140-145, 2012.)[3]中提到的存儲 單元，具有恢復(fù)時(shí)間短的優(yōu)點(diǎn)，但寫入時(shí)間較長，面積花費(fèi)大。


【發(fā)明內(nèi)容】

[0003] 本發(fā)明的目的在于克服上述現(xiàn)有技術(shù)的缺點(diǎn)，提供了一種高寫入速度低靜態(tài)功耗 抗單粒子翻轉(zhuǎn)的SRAM單元，該SRAM單元寫入時(shí)間短，并且恢復(fù)時(shí)間短。
[0004] 為達(dá)到上述目的，本發(fā)明所述的高寫入速度低靜態(tài)功耗抗單粒子翻轉(zhuǎn)的SRAM單 元包括脈沖信號輸入端、信號輸入端、信號輸出端、第一存儲節(jié)點(diǎn)、第二存儲節(jié)點(diǎn)、第一控制 節(jié)點(diǎn)、第二控制節(jié)點(diǎn)、第一NM0S管、第二NM0S管、第三NM0S管、第四NM0S管、第五NM0S管、 第六NM0S管、第一PM0S管、第二PM0S管、第三PM0S管、第四PM0S管、第五PM0S管、第六 PM0S管及電源VDD;
[0005] 所述第一PM0S管的柵極及漏極分別與第二控制節(jié)點(diǎn)及第一控制節(jié)點(diǎn)相連接，第 一PM0S管的源極及襯底與電源VDD相連接；
[0006] 所述第二PM0S管的柵極及漏極分別與第一控制節(jié)點(diǎn)及第二控制節(jié)點(diǎn)相連接，第 二PM0S管的源極及襯底與電源VDD相連接；
[0007] 所述第三PM0S管的柵極及漏極分別與第一控制節(jié)點(diǎn)及第五PM0S管的源極相連 接，第三PMOS管的源極及襯底與電源VDD相連接；
[0008] 所述第四PM0S管的柵極及漏極分別與第二控制節(jié)點(diǎn)及第六PM0S管的源極相連 接，第四PM0S管的源極及襯底與電源VDD相連接；
[0009] 所述第五PM0S管的柵極接地，第五PM0S管的漏極及襯底分別與第一存儲節(jié)點(diǎn)及 電源VDD相連接；
[0010] 所述第六PM0S管的柵極接地，第六PM0S管的漏極及襯底分別與第二存儲節(jié)點(diǎn)及 電源VDD相連接；
[0011] 所述第一NM0S管的柵極及漏極分別與第二存儲節(jié)點(diǎn)及第一存儲節(jié)點(diǎn)相連接，第 一NM0S管的源極及襯底接地；
[0012] 所述第二NM0S管的柵極及漏極分別與第一存儲節(jié)點(diǎn)及第二存儲節(jié)點(diǎn)相連接，第 二NM0S管的源極及襯底接地；
[0013] 所述第三NM0S管的柵極及漏極分別與第一存儲節(jié)點(diǎn)及第一控制節(jié)點(diǎn)相連接，第 三NM0S管的源極及襯底接地；
[0014] 所述第四NM0S管的柵極及漏極分別與第二存儲節(jié)點(diǎn)及第二控制節(jié)點(diǎn)相連接，第 四NM0S管的源極及襯底接地；
[0015] 所述第五NM0S管的柵極、漏極及源極分別與時(shí)鐘信號輸入端、第一存儲節(jié)點(diǎn)及信 號輸入端相連接，第五NM0S管的襯底接地；
[0016] 所述第六NM0S管的柵極、漏極及源極分別與時(shí)鐘信號輸入端、第二存儲節(jié)點(diǎn)及信 號輸出端相連接，第六NM0S管的襯底接地。
[0017] 信號寫入時(shí)，通過時(shí)鐘信號輸入端輸出的時(shí)鐘信號控制第五NM0S管和第六NM0S 管進(jìn)行信號寫入和讀出；
[0018] 所述第一PM0S管、第二PM0S管、第一NM0S管及第二NM0S管組成了一個(gè)存儲單元 存儲主體結(jié)構(gòu)，第三PM0S管、第四PM0S管、第四NM0S管及第三NM0S管組成了存儲單元主 體結(jié)構(gòu)的負(fù)反饋回路。
[0019] 本發(fā)明具有以下有益效果：
[0020] 本發(fā)明所述的高寫入速度低靜態(tài)功耗抗單粒子翻轉(zhuǎn)的SRAM單元在工作時(shí)，通過 第五PM0S管及第六PM0S管將信號輸入端及信號輸出端隔離開來，同時(shí)通過第五PM0S管及 第六PM0S管將第一控制節(jié)點(diǎn)、第二控制節(jié)點(diǎn)、第一存儲節(jié)點(diǎn)及第二存儲節(jié)點(diǎn)隔離開來，從 而使第一存儲節(jié)點(diǎn)及第二儲存節(jié)點(diǎn)可以快速的從高電平1到低電平〇的跳變中恢復(fù)，同時(shí) 可以使第一控制節(jié)點(diǎn)及第二控制節(jié)點(diǎn)可以快速的從高電平1到低電平〇的跳變中恢復(fù)，從 而有效的提高信息寫入的速度，并且恢復(fù)時(shí)間短，同時(shí)靜態(tài)功耗低，晶體管面積小。

【專利附圖】

【附圖說明】
[0021] 圖1為本發(fā)明的電路圖。

【具體實(shí)施方式】
[0022] 下面結(jié)合附圖對本發(fā)明做進(jìn)一步詳細(xì)描述：
[0023] 參考圖1，本發(fā)明所述的高寫入速度低靜態(tài)功耗抗單粒子翻轉(zhuǎn)的SRAM單元包括脈 沖信號輸入端、信號輸入端、信號輸出端、第一存儲節(jié)點(diǎn)A、第二存儲節(jié)點(diǎn)B、第一控制節(jié)點(diǎn) C、第二控制節(jié)點(diǎn)D、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第四NMOS管N4、第五NM0S管N5、第六NM0S管N6、第一PM0S管P1、第二PM0S管P2、第三PM0S管P3、第四PM0S 管P4、第五PM0S管P5、第六PM0S管P6及電源VDD;第一PM0S管P1的柵極及漏極分別與 第二控制節(jié)點(diǎn)D及第一控制節(jié)點(diǎn)C相連接，第一PM0S管P1的源極及襯底與電源VDD相連 接；第二PM0S管P2的柵極及漏極分別與第一控制節(jié)點(diǎn)C及第二控制節(jié)點(diǎn)D相連接，第二 PM0S管P2的源極及襯底與電源VDD相連接；第三PM0S管P3的柵極及漏極分別與第一控 制節(jié)點(diǎn)C及第五PM0S管P5的源極相連接，第三PM0S管P3的源極及襯底與電源VDD相連 接；第四PM0S管P4的柵極及漏極分別與第二控制節(jié)點(diǎn)D及第六PM0S管P6的源極相連接， 第四PM0S管P4的源極及襯底與電源VDD相連接；第五PM0S管P5的柵極接地，第五PM0S 管P5的漏極及襯底分別與第一存儲節(jié)點(diǎn)A及電源VDD相連接；第六PM0S管P6的柵極接 地，第六PM0S管P6的漏極及襯底分別與第二存儲節(jié)點(diǎn)B及電源VDD相連接；第一NMOS管 N1的柵極及漏極分別與第二存儲節(jié)點(diǎn)B及第一存儲節(jié)點(diǎn)A相連接，第一NMOS管N1的源極 及襯底接地；第二NMOS管N2的柵極及漏極分別與第一存儲節(jié)點(diǎn)A及第二存儲節(jié)點(diǎn)B相連 接，第二NMOS管N2的源極及襯底接地；第三NMOS管N3的柵極及漏極分別與第一存儲節(jié)點(diǎn) A及第一控制節(jié)點(diǎn)C相連接，第三NMOS管N3的源極及襯底接地；第四NMOS管N4的柵極及 漏極分別與第二存儲節(jié)點(diǎn)B及第二控制節(jié)點(diǎn)D相連接，第四NMOS管N4的源極及襯底接地； 第五NMOS管N5的柵極、漏極及源極分別與時(shí)鐘信號輸入端、第一存儲節(jié)點(diǎn)A及信號輸入端 相連接，第五NMOS管N5的襯底接地；第六NMOS管N6的柵極、漏極及源極分別與時(shí)鐘信號 輸入端、第二存儲節(jié)點(diǎn)B及信號輸出端相連接，第六NMOS管N6的襯底接地。
[0024] 需要說明的是，信號寫入時(shí)，通過時(shí)鐘信號輸入端輸出的時(shí)鐘信號控制第五NM0S 管N5及第六NMOS管N6進(jìn)行信號寫入和信號讀出；所述第一PM0S管P1、第二PM0S管P2、 第一NM0S管N1及第二NM0S管N2組成了一個(gè)存儲單元主體結(jié)構(gòu)，第三PM0S管（P3)、第四 PM0S管（P4)、第四NM0S管（N4)及第三NM0S管（N3)組成了存儲單元主體結(jié)構(gòu)的負(fù)反饋回 路，形成了第一控制節(jié)點(diǎn)（C)及第二控制節(jié)點(diǎn)（D)，實(shí)現(xiàn)了對存儲節(jié)點(diǎn)信號加固。線性導(dǎo)通 的第五PM0S管（P5)、第六PM0S管（P6)實(shí)現(xiàn)了對控制節(jié)點(diǎn)信號加固。
[0025] Quatro-IOT存儲單元具有靜態(tài)噪聲容限大以及靜態(tài)功耗小的優(yōu)點(diǎn)，但是存儲節(jié)點(diǎn) 難以從低電平〇到高電平1的跳變中恢復(fù)，控制節(jié)點(diǎn)難以從高電平1到低電平〇的跳變中 恢復(fù)，而且因?yàn)槿哂喙?jié)點(diǎn)的影響，寫入延遲較大。本發(fā)明集成了Quatro-IOT存儲單元的優(yōu) 點(diǎn)，在Quatro-IOT存儲單元的節(jié)點(diǎn)間引入了起隔離作用的晶體管，消除了冗余節(jié)點(diǎn)對寫入 時(shí)間的影響，并對第一控制節(jié)點(diǎn)C及第二控制節(jié)點(diǎn)D進(jìn)行加固。Whitaker存儲單元因?yàn)殡?位退化引起晶體管不能完全關(guān)斷，在電源VDD和地之間產(chǎn)生一條電流通路，因此有很大的 靜態(tài)電流。本發(fā)明中沒有這樣的電流通路，靜態(tài)功耗小。Zhang單元雖然加固性能優(yōu)良，但 是晶體管面積很大，且寫入時(shí)間較長。
[0026] 本發(fā)明和Quatr〇-10T存儲單元Whitaker存儲單元，Zhang存儲單元的性能進(jìn)行 了模擬對比，對比結(jié)果如表1。
[0027] 表 1
[0028]

【權(quán)利要求】
1. 一種高寫入速度低靜態(tài)功耗抗單粒子翻轉(zhuǎn)的SRAM單元，其特征在于，包括脈沖信 號輸入端、信號輸入端、信號輸出端、第一存儲節(jié)點(diǎn)（A)、第二存儲節(jié)點(diǎn)（B)、第一控制節(jié)點(diǎn) (C)、第二控制節(jié)點(diǎn)（D)、第一 NMOS管（N1)、第二NMOS管（N2)、第三NMOS管（N3)、第四NMOS 管（N4)、第五 NMOS 管（N5)、第六 NMOS 管（N6)、第一 PMOS 管（P1)、第二 PMOS 管（P2)、第三 PMOS管（P3)、第四PMOS管（P4)、第五PMOS管（P5)、第六PMOS管（P6)及電源VDD ; 所述第一 PMOS管（P1)的柵極及漏極分別與第二控制節(jié)點(diǎn)（D)及第一控制節(jié)點(diǎn)（C)相 連接，第一 PMOS管（P1)的源極及襯底與電源VDD相連接； 所述第二PMOS管（P2)的柵極及漏極分別與第一控制節(jié)點(diǎn)（C)及第二控制節(jié)點(diǎn)（D)相 連接，第二PMOS管（P2)的源極及襯底與電源VDD相連接； 所述第三PMOS管（P3)的柵極及漏極分別與第一控制節(jié)點(diǎn)（C)及第五PMOS管（P5)的 源極相連接，第三PMOS管（P3)的源極及襯底與電源VDD相連接； 所述第四PMOS管（P4)的柵極及漏極分別與第二控制節(jié)點(diǎn)（D)及第六PMOS管（P6)的 源極相連接，第四PMOS管（P4)的源極及襯底與電源VDD相連接； 所述第五PMOS管（P5)的柵極接地，第五PMOS管（P5)的漏極及襯底分別與第一存儲 節(jié)點(diǎn)（A)及電源VDD相連接； 所述第六PMOS管（P6)的柵極接地，第六PMOS管（P6)的漏極及襯底分別與第二存儲 節(jié)點(diǎn)⑶及電源VDD相連接； 所述第一 NMOS管（N1)的柵極及漏極分別與第二存儲節(jié)點(diǎn)（B)及第一存儲節(jié)點(diǎn)（A)相 連接，第一匪0S管（N1)的源極及襯底接地； 所述第二NMOS管（N2)的柵極及漏極分別與第一存儲節(jié)點(diǎn)（A)及第二存儲節(jié)點(diǎn)（B)相 連接，第二NMOS管（N2)的源極及襯底接地； 所述第三NMOS管（N3)的柵極及漏極分別與第一存儲節(jié)點(diǎn)（A)及第一控制節(jié)點(diǎn)（C)相 連接，第三匪0S管（N3)的源極及襯底接地； 所述第四NMOS管（N4)的柵極及漏極分別與第二存儲節(jié)點(diǎn)（B)及第二控制節(jié)點(diǎn)（D)相 連接，第四NMOS管（N4)的源極及襯底接地； 所述第五NMOS管（N5)的柵極、漏極及源極分別與時(shí)鐘信號輸入端、第一存儲節(jié)點(diǎn)（A) 及信號輸入端相連接，第五NMOS管（N5)的襯底接地； 所述第六NMOS管（N6)的柵極、漏極及源極分別與時(shí)鐘信號輸入端、第二存儲節(jié)點(diǎn)（B) 及信號輸出端相連接，第六NMOS管（N6)的襯底接地。
2. 根據(jù)權(quán)利要求1所述的高寫入速度低靜態(tài)功耗抗單粒子翻轉(zhuǎn)的SRAM單元，其特征在 于，信號寫入和讀出時(shí)，通過時(shí)鐘信號輸入端輸出的時(shí)鐘信號控制第五NMOS管（N5)和第六 NMOS管（N6)進(jìn)行信號寫入和信號讀出。
3. 根據(jù)權(quán)利要求1所述的高寫入速度低靜態(tài)功耗抗單粒子翻轉(zhuǎn)的SRAM單元，其特征在 于，所述第一 PMOS管（P1)、第二PMOS管（P2)、第一 NMOS管（N1)及第二NMOS管（N2)組成 了一個(gè)存儲單元的存儲主體結(jié)構(gòu)，第三PMOS管（P3)、第四PMOS管（P4)、第四NMOS管（N4) 及第三NMOS管（N3)組成了存儲單元主體結(jié)構(gòu)的負(fù)反饋回路。
【文檔編號】G11C11/413GK104392745SQ201410712195
【公開日】2015年3月4日 申請日期:2014年11月27日 優(yōu)先權(quán)日:2014年11月27日
【發(fā)明者】張國和, 曾云霖, 段國棟 申請人:西安交通大學(xué)