半導(dǎo)體存儲(chǔ)裝置及閃存存儲(chǔ)器的編程方法
【專利摘要】本發(fā)明提供一種半導(dǎo)體存儲(chǔ)裝置及閃存存儲(chǔ)器的編程方法，抑制存儲(chǔ)器單元的絕緣膜的劣化。本發(fā)明的閃存存儲(chǔ)器的編程方法中，使包含經(jīng)編程的編程單元的單元組與位線BL電性分離，且使未包含編程單元的單元組電性耦合于位線BL，對(duì)所選擇的字線施加編程電壓，且對(duì)非選擇的字線施加非選電壓。而且，在施加編程電壓的期間，使P井內(nèi)產(chǎn)生載子，并將通過耗盡區(qū)域而進(jìn)行電場(chǎng)加速的熱載子注入至存儲(chǔ)器單元。
【專利說明】半導(dǎo)體存儲(chǔ)裝置及閃存存儲(chǔ)器的編程方法

【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及一種半導(dǎo)體存儲(chǔ)裝置，特別是涉及一種NAND型閃存存儲(chǔ)器(flashmemory)的編程方法。

【背景技術(shù)】
[0002]典型的NAND型閃存存儲(chǔ)器包含形成有多個(gè)NAND串(NAND string)的存儲(chǔ)器陣列，NAND串包含串聯(lián)連接的多個(gè)存儲(chǔ)器單元及連接于其兩端的位線選擇晶體管(transistor)及源極線選擇晶體管。圖1為表示形成于存儲(chǔ)器陣列內(nèi)的NAND串的組成的電路圖。在存儲(chǔ)器區(qū)塊內(nèi)，沿行列方向形成有多個(gè)將多個(gè)存儲(chǔ)器單元串聯(lián)連接而成的NAND串(以下稱作單元組(cell unit) NU)?如圖所示的例子中，I個(gè)單元組NU的組成包括串聯(lián)連接的32個(gè)存儲(chǔ)器單元MCi (i=0, I,…，31)以及連接至其兩端的位線選擇晶體管TD和源極線選擇晶體管TS。位線選擇晶體管TD的漏極連接至其所對(duì)應(yīng)的I條位線BL，源極線選擇晶體管TS的源極連接至共同源極線SL。存儲(chǔ)器單元MCi的控制柵極連接至字線WLi。位線選擇晶體管TD和源極線選擇晶體管TS的柵極分別連接至與字線WLi平行延伸的選擇柵極線SGD和SGS。
[0003]一般來說，存儲(chǔ)器單元包括具有形成于P井內(nèi)N型擴(kuò)散區(qū)的源極/漏極、形成于源極/漏極之間的通道之上的穿隧氧化物層膜、形成于穿隧氧化物層膜上的浮動(dòng)?xùn)艠O(電荷蓄積層)以及通過介電質(zhì)膜形成于浮動(dòng)?xùn)艠O上的控制柵極。一般而言，當(dāng)浮動(dòng)?xùn)艠O沒有蓄積電荷時(shí)，也就是寫入數(shù)據(jù)「I」時(shí)，閾值為負(fù)，而內(nèi)存單元為正常開啟(normally on)。當(dāng)電子蓄積于浮動(dòng)閘極中時(shí)，也就是寫入數(shù)據(jù)「O」時(shí)，閾值往正值方向偏移，而存儲(chǔ)器單元為正常關(guān)閉(normally off)。
[0004]圖2是表不在閃存存儲(chǔ)器的各動(dòng)作時(shí)所施加的偏壓電壓的一例的表格。讀出動(dòng)作中，對(duì)位線施加正電壓，且對(duì)所選擇的字線施加電壓，對(duì)非選擇字線施加讀出的非選電壓(例如4.5V)，對(duì)選擇柵極線S⑶、SGS施加正電壓(例如4.5V)，使位線選擇晶體管TD、源極線選擇晶體管TS接通，并對(duì)共用源極線SL施加0V。如此，經(jīng)由位線讀出所選擇的字線的頁(yè)面數(shù)據(jù)(page data)，并檢測(cè)讀出的單元的閾值是否高于施加至選擇字線的電壓。
[0005]編程(寫入)動(dòng)作中，對(duì)所選擇的字線施加高電壓的編程電壓Vprg (15V?20V)，對(duì)非選擇的字線施加中間電位(例如10V)，使位線選擇晶體管TD接通，且使源極線選擇晶體管TS斷開，而將與“O”或“I”的數(shù)據(jù)對(duì)應(yīng)的電位供給至位線BL。刪除動(dòng)作中，對(duì)區(qū)塊內(nèi)的所選擇的字線施加0V，對(duì)P井施加高電壓(例如20V)，且將浮動(dòng)?xùn)艠O的電子抽出至基板，由此以區(qū)塊為單位刪除數(shù)據(jù)。該關(guān)于NAND型閃存存儲(chǔ)器更詳細(xì)的敘述可參考日本專利特開2011-253591號(hào)公報(bào)。
[0006]閃存存儲(chǔ)器需具有一定的耐久性(endurance)(數(shù)據(jù)改寫次數(shù))或數(shù)據(jù)保持特性。在FN穿隧(Fowler-Nordheim tunneling)電流流過柵極氧化膜時(shí),若一部分電子被氧化膜捕獲并在氧化膜中儲(chǔ)存該電子，則即便對(duì)控制柵極施加電壓，F(xiàn)N穿隧電流也難以流過，此會(huì)對(duì)數(shù)據(jù)改寫次數(shù)帶來限制。此外，若儲(chǔ)存在浮動(dòng)?xùn)艠O中的電荷隨著時(shí)間經(jīng)過而泄漏，則會(huì)失去所存儲(chǔ)的數(shù)據(jù)。因此，理想中需使包圍浮動(dòng)?xùn)艠O的絕緣膜的特性不會(huì)劣化。然而，在先前的編程方式中，是對(duì)控制柵極施加高電壓，使基板(P井)為0V，且對(duì)隧道氧化膜施加高電場(chǎng)以藉由FN穿隧效應(yīng)注入電子，然而，對(duì)氧化膜施加高電場(chǎng)并反復(fù)地進(jìn)行編程與刪除動(dòng)作，會(huì)導(dǎo)致氧化膜的可靠性降低。


【發(fā)明內(nèi)容】

[0007]本發(fā)明的目的在于解決上述先前問題，而提供一種改善存儲(chǔ)器單元絕緣膜可靠性的編程方法與半導(dǎo)體存儲(chǔ)裝置。
[0008]本發(fā)明的提供一種編程方法，適用于閃存存儲(chǔ)器裝置，其中所述閃存存儲(chǔ)器包含:存儲(chǔ)器陣列，且所述存儲(chǔ)器陣列在第I導(dǎo)電型的第I半導(dǎo)體區(qū)域內(nèi)形成有多個(gè)NAND型單元組；其中所述編程方法包含:使包含編程單元的單元組與對(duì)應(yīng)的位線電性分離，且使未包含編程單元的單元組電性耦合于對(duì)應(yīng)的位線；對(duì)所選擇的字線施加編程電壓，且對(duì)非選擇的字線施加非選電壓；在施加所述編程電壓的期間，使所述第I半導(dǎo)體區(qū)域內(nèi)產(chǎn)生載子；以及對(duì)所述編程單元注入熱載子。
[0009]本發(fā)明另一實(shí)施例提供一半導(dǎo)體存儲(chǔ)裝置，包括:存儲(chǔ)器陣列，形成于具有第I導(dǎo)電型的第I半導(dǎo)體區(qū)域；多個(gè)單元組，形成于所述存儲(chǔ)器陣列，其中所述多個(gè)單元組具有多個(gè)串聯(lián)而成的存儲(chǔ)器單元，且所述多個(gè)單元組之一包含經(jīng)編程的編程單元；其中在編程期間，使包含所述編程單元的所述單元組與位線電性分離，使未包含所述編程單元的所述單元組耦合于位線，對(duì)所選擇的字線施加編程電壓，對(duì)非選擇的字線施加非選電壓，且在所述第I半導(dǎo)體區(qū)域中產(chǎn)生載子；以及在所述編程期間，包含所述編程單元的所述單元組形成有耗盡區(qū)域，且所述載子于該耗盡區(qū)域形成熱載子而注入所述編程單元。
[0010]根據(jù)本發(fā)明，可通過注入熱載子而進(jìn)行編程，由此與利用FN穿隧注入電子的情形相比，可減少對(duì)存儲(chǔ)器單元的絕緣膜施加的電場(chǎng)，以抑制絕緣膜的劣化而可改善可靠性。

【專利附圖】

【附圖說明】
[0011]圖1是示例性的繪示閃存存儲(chǔ)器的NAND串的構(gòu)成電路圖。
[0012]圖2是表不在閃存存儲(chǔ)器的各動(dòng)作時(shí)所施加的偏壓電壓的一例的表格。
[0013]圖3為依據(jù)本發(fā)明一實(shí)施例的閃存存儲(chǔ)器繪示的區(qū)塊圖。
[0014]圖4為繪示依據(jù)本發(fā)明第I實(shí)施例對(duì)閃存存儲(chǔ)器進(jìn)行編程動(dòng)作時(shí)對(duì)各部分施加的電壓的示意圖。
[0015]圖5是繪示圖4中包含編程單元的單元組的概略截面圖。
[0016]圖6是繪示圖4中未包含編程單元的單元組的概略截面圖。
[0017]圖7是依據(jù)圖4的編程動(dòng)作所繪示的時(shí)序圖。
[0018]圖8是繪示依據(jù)本發(fā)明第2實(shí)施例對(duì)閃存存儲(chǔ)器進(jìn)行編程動(dòng)作的流程圖。
[0019]圖9A及圖9B是對(duì)本發(fā)明第2實(shí)施例的編程期間Ta、Tb進(jìn)行說明的示意圖。
[0020]圖1OA是繪示依據(jù)本發(fā)明的第3實(shí)施例的閃存存儲(chǔ)器的芯片的概略平面圖。
[0021]圖1OB是沿圖1OA其A-A線的截面圖局部放大圖。
[0022]圖11是繪示依據(jù)本發(fā)明第3實(shí)施例進(jìn)行編程動(dòng)作時(shí)對(duì)各部分施加的電壓的示意圖。
[0023]圖12是依照?qǐng)D11的位線BL-1的編程動(dòng)作進(jìn)行說明的概略截面圖。
[0024]圖13是依照?qǐng)D11的位線BL-2的狀態(tài)進(jìn)行說明的概略截面圖。
[0025]圖14是依據(jù)圖11的編程動(dòng)作所繪示的時(shí)序圖。
[0026]其中，附圖標(biāo)記說明如下:
[0027]SlOO ?S108:步驟
[0028]10:閃存存儲(chǔ)器
[0029]100:存儲(chǔ)器陣列
[0030]110:輸入輸出緩沖器
[0031]120:地址寄存器
[0032]130:數(shù)據(jù)寄存器
[0033]140:控制器
[0034]150:字線選擇電路
[0035]160:頁(yè)面緩沖器/感測(cè)電路
[0036]170:列選擇電路
[0037]180:內(nèi)部電壓產(chǎn)生電路
[0038]200、330:P 井區(qū)域
[0039]210>350:耗盡區(qū)域
[0040]220,322,332:接觸區(qū)域
[0041]23O、36O:反轉(zhuǎn)層
[0042]300:娃基板
[0043]310A:周邊區(qū)域
[0044]31B:陣列區(qū)域
[0045]320:N 井區(qū)域
[0046]340、BLK(O)、BLK(I)、...'BLK(Iii):區(qū)塊
[0047]Ax:行地址信息
[0048]Ay:列地址信息
[0049]BL、BL0、BL1、...、BLn_l、BLn:位線
[0050]C1、C2、C3:控制信號(hào)
[0051]SL:共同源極線
[0052]TD、TD-1、TD-2、TD-3:位線選擇晶體管
[0053]TS:源極線選擇晶體管
[0054]S⑶、SGS:選擇柵極線
[0055]WL、WLO ?WL31:字線
[0056]MCO?MC31:存儲(chǔ)器單元
[0057]Vl、V2、Vx:電位
[0058]Vers:刪除電壓
[0059]VN_well:N 井電壓
[0060]Vprg:編程電壓
[0061]Vread:讀出非選電壓
[0062]Vpass:非選電壓
[0063]VP_well:P 井電壓
[0064]VBL:位線的電壓
[0065]VS⑶:選擇柵極線S⑶的電壓
[0066]VSGS:選擇柵極線SGS的電壓
[0067]VSL:共同源極線SL的電壓
[0068]Vth:閾值
[0069]Ta、Tb、Tp:編程期間
[0070]T1、T2、T3、T4、T5:時(shí)刻
[0071]NU:單元組

【具體實(shí)施方式】
[0072]以下參照附圖對(duì)本發(fā)明的實(shí)施方式進(jìn)行詳細(xì)說明。需注意的是，附圖中為容易理解而強(qiáng)調(diào)表示各部分，附圖中裝置的大小及比例與實(shí)際的器件的規(guī)格并不相同。
[0073]圖3為依據(jù)本發(fā)明一實(shí)施例的閃存存儲(chǔ)器繪示的區(qū)塊圖。需注意的是，此處所示的閃存存儲(chǔ)器的構(gòu)成為例示，本發(fā)明并非必須限定于該構(gòu)成。
[0074]請(qǐng)參照?qǐng)D3，閃存存儲(chǔ)器10包括:存儲(chǔ)器陣列100，形成有呈行列狀排列的多個(gè)存儲(chǔ)器單元；輸入輸出緩沖器110，連接于外部輸入輸出端子I/O且保持(hold)輸入輸出數(shù)據(jù)；地址寄存器120，接收來自輸入輸出緩沖器110的地址數(shù)據(jù)；數(shù)據(jù)寄存器130，保持輸入輸出的數(shù)據(jù)；控制器140，基于來自輸入輸出緩沖器110的指令數(shù)據(jù)及外部控制信號(hào)(未繪示，例如是芯片使能(chip enable)或地址鎖存使能(address latch enable)等)而提供控制各部分的控制信號(hào)Cl、控制信號(hào)C2、控制信號(hào)C3等；字線選擇電路150，對(duì)來自地址寄存器120的行地址信息Ax進(jìn)行解碼，并基于解碼結(jié)果而進(jìn)行區(qū)塊的選擇及字線的選擇等；頁(yè)面緩沖器/感測(cè)電路160，保持從字線選擇電路150選擇的頁(yè)面所讀出的數(shù)據(jù)、或保持對(duì)所選擇的頁(yè)面的寫入數(shù)據(jù)；列選擇電路170，對(duì)來自地址寄存器120的列地址信息Ay進(jìn)行解碼，并基于該解碼結(jié)果而選擇頁(yè)面緩沖器160內(nèi)的列數(shù)據(jù)；內(nèi)部電壓產(chǎn)生電路180，生成用于數(shù)據(jù)的讀出、編程及刪除等所需的電壓(編程電壓Vprg、非選電壓Vpass、讀出非選電壓Vread、刪除電壓Vers等)。
[0075]存儲(chǔ)器陣列100具有沿列方向配置的多個(gè)存儲(chǔ)器區(qū)塊BLK(O)、BLK(I)、...、BLK(m)。在本實(shí)施例中，區(qū)塊的一端部配置有頁(yè)面緩沖器/感測(cè)電路160。但本發(fā)明不限于此，在一可能實(shí)施例中，頁(yè)面緩沖器/感測(cè)電路160也可配置在區(qū)塊的另一端部或兩側(cè)端部。
[0076]請(qǐng)同時(shí)參閱圖1及圖3，在I個(gè)存儲(chǔ)器區(qū)塊內(nèi)沿行方向排列有n+1個(gè)單元組NU。單元組NU包括:串聯(lián)連接的多個(gè)存儲(chǔ)器單元MCi (i=0，I,……，31);位線選擇晶體管TD，配置于單元組NU的一端并連接于存儲(chǔ)器單元MC31的漏極側(cè)；源極線選擇晶體管TS，配置于單元組NU的另一端并連接于存儲(chǔ)器單元MCO的源極側(cè)。位線選擇晶體管TD的漏極連接于對(duì)應(yīng)的位線BL，源極線選擇晶體管TS的源極連接于共同源極線SL。
[0077]存儲(chǔ)器單元MCi的控制柵極連接于對(duì)應(yīng)的字線WLi ;位線選擇晶體管TD與源極線選擇晶體管TS的柵極，分別連接于與字線WL并行的選擇柵極線SGD、SGS0字線選擇電路150在基于行地址Ax而選擇存儲(chǔ)器區(qū)塊時(shí)，經(jīng)由該存儲(chǔ)器區(qū)塊的選擇柵極線SGS、SGD而選擇性地驅(qū)動(dòng)位線選擇晶體管TD與源極線選擇晶體管TS。
[0078]存儲(chǔ)器單元是與一般的閃存存儲(chǔ)器相同地構(gòu)成。S卩，內(nèi)存單元包括具有形成于P井內(nèi)N型擴(kuò)散區(qū)的源極/漏極、形成于源極/漏極之間的通道之上的穿隧氧化物層、形成于穿隧氧化物層上的浮動(dòng)?xùn)艠O(電荷蓄積層)以及通過介電質(zhì)膜形成于浮動(dòng)?xùn)艠O上的控制柵極。當(dāng)浮動(dòng)?xùn)艠O沒有蓄積電荷或?qū)㈦姾赡ǔ龝r(shí)，也就是寫入數(shù)據(jù)「I」時(shí)，閾值為負(fù)，而內(nèi)存單元為正常開啟(normally on)。當(dāng)電子蓄積于浮動(dòng)?xùn)艠O中時(shí)，也就是寫入數(shù)據(jù)「O」時(shí)，閾值往正值方向偏移，而內(nèi)存單元為正常關(guān)閉(normally off)。
[0079]本發(fā)明為提供一種閃存存儲(chǔ)器的編程方法。在先前的編程方法中，是通過FN穿隧而將來自基板的電子注入至浮動(dòng)?xùn)艠O中以進(jìn)行編程。而本發(fā)明所提供的編程方法，則是通過將熱電子自基板注入至浮動(dòng)?xùn)艠O中來進(jìn)行編程。
[0080]以下將依據(jù)本發(fā)明進(jìn)行閃存存儲(chǔ)器的編程動(dòng)作的第I實(shí)施例進(jìn)行說明。圖4是繪示依據(jù)本發(fā)明第I實(shí)施例對(duì)閃存存儲(chǔ)器進(jìn)行編程動(dòng)作時(shí)對(duì)各部分施加的電壓的示意圖，圖5是繪示圖4中包含欲編程的存儲(chǔ)器單元(以下，方便起見稱作編程單元)的單元組NU的概略截面圖，圖6是繪示圖4中未包含編程單元的單元組NU的概略截面圖，圖7是依據(jù)圖4的編程動(dòng)作所繪示的時(shí)序圖。
[0081]請(qǐng)參照?qǐng)D4至圖6，本實(shí)施例的閃存存儲(chǔ)器在N型硅基板或N井的半導(dǎo)體區(qū)域上形成P井的半導(dǎo)體區(qū)域200。在進(jìn)行編程時(shí)，對(duì)P井施加0V。在P井200內(nèi)形成有將NMOS晶體管串聯(lián)連接而成的單元組NU，即，形成有位線選擇晶體管TD、存儲(chǔ)器單元MCO?MC31、源極線選擇晶體管TS。位線選擇晶體管TD的控制柵極與浮動(dòng)?xùn)艠O電性耦合，選擇柵極線SGD耦接至位線選擇晶體管TD的控制柵極，且位線BL耦接至位線選擇晶體管TD的漏極區(qū)，位線選擇晶體管TD的源極域被共用作存儲(chǔ)器單元MC31的漏極區(qū)。字線WLO?WL31分別耦接至存儲(chǔ)器單元MCO?MC31的控制柵極。源極線選擇晶體管TS的控制柵極與浮動(dòng)?xùn)艠O電性耦合，選擇柵極線SGS耦接至源極線選擇晶體管TS的控制柵極，源極線選擇晶體管TS的漏極區(qū)被共用作存儲(chǔ)器單元MCO的源極區(qū)，共同源極線SL耦接至源極線選擇晶體管TS的源極區(qū)。
[0082]圖4表示選擇所選擇的區(qū)塊內(nèi)的字線WL29，并對(duì)其頁(yè)面進(jìn)行編程的一例。請(qǐng)參照?qǐng)D4，對(duì)位線選擇晶體管TD的選擇柵極線SGD施加正電位(即VSGD>0V)，對(duì)源極線選擇晶體管TS的選擇柵極線SGS施加OV (VSGS=OV)0對(duì)包含編程單元的單元組NU對(duì)應(yīng)的位線BL施加正電位(VBL>0V)，且對(duì)未包含編程單元的單元組NU對(duì)應(yīng)的位線BL施加OV (VBL=OV)0對(duì)共同源極線SL施加OV或正電位，例如施加1.2V。
[0083]此處，施加至選擇柵極線S⑶的電壓VS⑶與施加至位線的電壓VBL的關(guān)系以如下方式設(shè)定。即，設(shè)定為使包含編程單元的單元組NU對(duì)應(yīng)的位線選擇晶體管TD斷開，且使未包含編程單元的單元組NU對(duì)應(yīng)的位線選擇晶體管TD接通。具體而言，施加至選擇柵極線S⑶的電壓VS⑶設(shè)定為VBL+Vth > VS⑶> 0V。此處，Vth為位線選擇晶體管TD的閾值。故而，與被施加有VBL>0V的位線連接的位線選擇晶體管TD為斷開，且與被施加有VBL=OV的位線連接的位線選擇晶體管TD為接通。因此，源極線選擇晶體管TS為斷開，由此包含編程單元的單元組NU與位線BL及共同源極線SL電性切斷，而未包含編程單元的單元組NU電性耦合于位線BL。
[0084]對(duì)所選擇的字線WL29施加比較高的正編程電壓Vprg。該編程電壓Vprg可為在先前的閃存存儲(chǔ)器中所施加的編程電壓(例如低于20V的電壓)。對(duì)非選擇的字線WL施加非選電壓Vpass。非選電壓Vpass為較編程電壓Vprg低且大于0V，并足以使保持有數(shù)據(jù)“O”的存儲(chǔ)器單元接通的大小的電壓。此時(shí)，字線WL29的電位通過編程電壓Vprg而上升，藉此編程單元的硅表面的電位受到引導(dǎo)(boot)而上升。此外，通過施加非選電壓，與非選擇的字線連接的存儲(chǔ)器單元的硅表面的電位也少許上升。如此，如圖5所示般，包含編程單元的單元組NU為浮接，因此在位線選擇晶體管TD、存儲(chǔ)器單元MCO?MC31的通道及源極/漏極區(qū)域附近形成有耗盡區(qū)域210。
[0085]另一方面，在未包含編程單元的單元組NU中，對(duì)位線BL施加OV(VBL=OV),使位線選擇晶體管TD接通。因此，通過施加至所選擇的字線的編程電壓Vprg及施加至非選擇的字線的非選電壓Vpass而形成有反轉(zhuǎn)層230，單元組NU中存儲(chǔ)器單元的通道的電位，與位線電位相同而成為0V，在未包含編程單元的單元組NU的通道中未形成有耗盡區(qū)域。
[0086]其次，如圖7所示般，對(duì)共同源極線SL施加負(fù)電壓(VSL〈0V)，對(duì)選擇柵極線SGS施加負(fù)電壓(VSGS〈0V)。在優(yōu)選的實(shí)施例中，對(duì)共同源極線SL及選擇柵極線SGS施加負(fù)電壓的編程期間Tp相同?；?，也可一開始編程便對(duì)選擇柵極線SGS施加負(fù)電壓。請(qǐng)同時(shí)參照?qǐng)D5及圖7，對(duì)與共同源極線SL耦合的接觸區(qū)域220施加負(fù)電壓，由此在接觸區(qū)域220與P井(Vpwell=OV)之間形成正向偏壓，電子從接觸區(qū)域220流動(dòng)至P井中。此時(shí)，對(duì)選擇柵極線SGS施加負(fù)電壓，因此源極選擇晶體管TS斷開。從接觸區(qū)域220流出的電子在P井200內(nèi)擴(kuò)散并到達(dá)編程單元。此時(shí)，編程單元的硅表面的電位上升，在此處形成有耗盡區(qū)域210，因此電子通過其電場(chǎng)而在能量上加速并成為熱電子，且越過柵極氧化膜注入至浮動(dòng)?xùn)艠O(電荷儲(chǔ)存層)中。若電子的加速能量高于氧化膜的能障(barrier),則即便氧化膜的電場(chǎng)不太高，也可將電子注入至電荷儲(chǔ)存層中，因此，通過氧化膜的電場(chǎng)降低，可抑制氧化膜質(zhì)劣化。接著，請(qǐng)同時(shí)參照?qǐng)D6及圖7，由于在未包含編程單元的單元組中未形成耗盡區(qū)域，因此不會(huì)產(chǎn)生熱電子。并且，若施加至所選擇的字線WL29的編程電壓Vprg不太高，則在對(duì)應(yīng)的存儲(chǔ)器單元的電荷儲(chǔ)存層中不會(huì)引起因FN穿隧而產(chǎn)生的電子注入。
[0087]在閃存存儲(chǔ)器的刪除動(dòng)作中，對(duì)所選擇的區(qū)塊的P井施加高電壓的刪除電壓，并對(duì)區(qū)塊內(nèi)的所有字線施加0V，此時(shí)保持在電荷儲(chǔ)存層中的電子，通過硅表面與電荷儲(chǔ)存層之間的氧化膜而釋放至硅表面。然而，在進(jìn)行刪除動(dòng)作時(shí)，若氧化膜的電場(chǎng)高，則存儲(chǔ)器單元的氧化膜的可靠性劣化。此時(shí)，若加長(zhǎng)刪除時(shí)間而降低向氧化膜的電場(chǎng)，則可減輕氧化膜的可靠性的劣化。例如，若使刪除時(shí)間為例如0.1sec左右，則可將氧化膜的電場(chǎng)降低至2/3左右，從而抑制氧化膜的可靠性劣化。
[0088]另外，上述實(shí)施例中，雖然是對(duì)連接有共同源極線SL的擴(kuò)散區(qū)域220來施加負(fù)電壓，但負(fù)電壓并非必須經(jīng)由共同源極線SL來施加。例如，也可以在P井200內(nèi)形成其他N型擴(kuò)散區(qū)域，并對(duì)該擴(kuò)散區(qū)域施加用于使正向偏壓產(chǎn)生的負(fù)電壓的方式，此時(shí)，則無(wú)須對(duì)共同源極線SL施加負(fù)偏壓。
[0089]接下來將對(duì)依據(jù)本發(fā)明第2實(shí)施例的閃存存儲(chǔ)器的編程動(dòng)作的進(jìn)行說明。圖8是繪示依據(jù)本發(fā)明第2實(shí)施例對(duì)閃存存儲(chǔ)器進(jìn)行編程動(dòng)作的流程圖。該編程動(dòng)作例如是可以通過由控制器140 (圖3)來執(zhí)行。請(qǐng)參照?qǐng)D8，控制器140接收編程命令并對(duì)該命令進(jìn)行解碼(S100)並開始編程。從繼編程命令之后接收到的地址信息取得進(jìn)行編程的行地址Ax(S102)，并判定行地址Ax是否大于臨限值以上(S104)。所述臨限值是依據(jù)構(gòu)成單元組NU的存儲(chǔ)器單元的個(gè)數(shù)進(jìn)行設(shè)定。例如，當(dāng)單元組NU具有32個(gè)存儲(chǔ)器單元時(shí)，可將臨限值設(shè)定為例如是該存儲(chǔ)器單元的個(gè)數(shù)的一半(即16)。換言之，是判定編程單元與源極線之間的距離是否大于存儲(chǔ)器單元的個(gè)數(shù)的一半。
[0090]請(qǐng)參照?qǐng)D9A，控制器140在行地址Ax未達(dá)臨限值時(shí)，即在距共同源極線SL相對(duì)近時(shí)，設(shè)定為對(duì)共同源極線SL施加負(fù)偏壓電壓的編程期間Tp=Ta (圖8，S106)。另一方面，請(qǐng)參照?qǐng)D9B，在行地址Ax大于臨限值時(shí)，即在距共同源極線SL相對(duì)遠(yuǎn)時(shí)，設(shè)定為對(duì)共同源極線SL施加負(fù)偏壓的編程期間Tp=Tb (Tb)Ta)(圖8，S108)。在編程單元的位置遠(yuǎn)離共同源極線SL的情形時(shí)，電子擴(kuò)散的距離或時(shí)間變長(zhǎng)。因此，因設(shè)定與擴(kuò)散距離對(duì)應(yīng)的編程期間Ta、Tb，而抑制電子向編程單元的注入量的不均，由此可使存儲(chǔ)器單元的臨限值分布幅度變窄。
[0091]上述實(shí)施例中，雖然是根據(jù)行地址Ax是否為大于臨限值而設(shè)定編程期間Ta、Tb，但也可以設(shè)定進(jìn)一步細(xì)分化的編程期間的方式來進(jìn)行。例如，若單元組NU中所包含的存儲(chǔ)器單元的個(gè)數(shù)大至64、128，則從源極線至編程單元的擴(kuò)散距離的差變得更大。因此，也可準(zhǔn)備多個(gè)臨限值，例如判定行地址Ax符合4組字線WLO?WL15、字線WL16?WL31、字線WL32?WL47、字線WL48?WL63中的哪一組，并從4個(gè)編程期間Ta < Tb < Tc < Td中選擇相符的編程期間。
[0092]接著，對(duì)本發(fā)明的第3實(shí)施例進(jìn)行說明。圖1OA是繪示依據(jù)本發(fā)明的第3實(shí)施例的閃存存儲(chǔ)器的芯片的概略平面圖，圖1OB是沿圖1OA A-A線的局部放大圖。請(qǐng)同時(shí)參照?qǐng)D3及圖10A，在基板300的周邊區(qū)域310A，形成有地址寄存器120、數(shù)據(jù)寄存器130、控制器140、字線選擇電路150、頁(yè)面緩沖器/感測(cè)電路160、列選擇電路170及內(nèi)部電壓產(chǎn)生電路180等。基板300例如示P型硅基板。在陣列區(qū)域310B形成有存儲(chǔ)器陣列100。在陣列區(qū)域310B中，在基板300上形成有N井區(qū)域320，且在N井區(qū)域320內(nèi)形成有P井區(qū)域330。形成N井區(qū)域320、P井區(qū)域330的方法例如是離子植入法。P井區(qū)域330定義出存儲(chǔ)器區(qū)塊340，在存儲(chǔ)器區(qū)塊340內(nèi)配置有如圖1所示的多個(gè)單元組NU。
[0093]圖11是繪示依據(jù)本發(fā)明第3實(shí)施例進(jìn)行編程動(dòng)作時(shí)對(duì)各部分施加的電壓的示意圖，圖12是依照?qǐng)D11的位線BL-1的編程動(dòng)作進(jìn)行說明的概略截面圖，圖13是依照?qǐng)D11的位線BL-2的狀態(tài)進(jìn)行說明的概略截面圖，圖14是依據(jù)圖11的編程動(dòng)作所繪示的時(shí)序圖。
[0094]請(qǐng)參照?qǐng)D14，在時(shí)刻tl時(shí)，對(duì)包含編程單元的單元組所對(duì)應(yīng)的位線施加V2，對(duì)其他不包含編程單元的單元組所對(duì)應(yīng)的位線施加VI。在優(yōu)選的態(tài)樣中，Vl為與在編程時(shí)對(duì)P井區(qū)域330施加的正向偏壓的電位Vx相等或較高的電位(VI ^ Vx), V2為較Vl高的電位(V2 > VD0在時(shí)刻tl時(shí)，對(duì)P井區(qū)域330施加0V，對(duì)N井區(qū)域320施加VN-well的電位。VN-well 的電位優(yōu)選為 Vx > VN-well ^ OV。
[0095]請(qǐng)繼續(xù)參照?qǐng)D14，在與對(duì)位線BL施加Vl或V2電位的時(shí)刻大致相同的時(shí)刻，對(duì)所選擇的區(qū)塊的位線選擇晶體管TD的選擇柵極線SGD施加正電位(VSGD>0V)，且對(duì)源極線選擇晶體管TS的選擇柵極線SGS施加OV (VS⑶=0V)。施加至選擇柵極線S⑶的電位VS⑶與施加至位線的電位V1、V2的關(guān)系設(shè)定為:使與被施加有V2的位線對(duì)應(yīng)的位線選擇晶體管TD斷開，且使與被施加有Vl的位線對(duì)應(yīng)的位線選擇晶體管TD接通。具體而言，位線選擇晶體管TD的選擇柵極線S⑶的電位VS⑶設(shè)定為Vth+Vl ^ VS⑶< Vth+V2。此處，Vth為位線選擇晶體管TD的閾值。故而，與被施加有V2的位線連接的位線選擇晶體管TD為斷開，且與被施加有Vl的位線連接的位線選擇晶體管TD為接通。此外，源極線選擇晶體管TS為斷開，因此被施加有V2的位線對(duì)應(yīng)的單元組NU，是與位線BL及共同源極線SL電性切斷，并且，被施加有Vl的位線對(duì)應(yīng)的單元組NU是電性耦合于位線BL。
[0096]圖11是繪示依據(jù)本發(fā)明第3實(shí)施例進(jìn)行編程動(dòng)作時(shí)對(duì)各部分施加的電壓的示意圖。請(qǐng)參照?qǐng)D11，對(duì)位線BL-1施加V2，使與位線BL-1連接的位線選擇晶體管TD-1斷開，此時(shí)對(duì)應(yīng)的單元組NU為浮接。另一方面，對(duì)位線BL-2、BL-3施加VI，使與位線BL_2、BL_3連接的位線選擇晶體管TD-2、TD-3接通，此時(shí)對(duì)應(yīng)的單元組NU電性連接于位線BL-2、BL-3。
[0097]接著，在時(shí)刻t2中，對(duì)所選擇的字線施加較高的正編程電壓Vprg，且對(duì)非選擇的字線施加非選電壓Vpass。施加編程電壓Vprg及非選電壓Vpass直到時(shí)刻t5。其中，編程電位Vprg可設(shè)為在先前的閃存存儲(chǔ)器中所施加的編程電壓(例如低于20V的電壓)。此外，非選電壓Vpass為較編程電壓Vprg低、且足以使保持有數(shù)據(jù)“O”的存儲(chǔ)器單元接通的大小的電位。如圖11所示，對(duì)所選擇的字線WL29施加編程電壓Vprg，對(duì)其他非選擇的字線施加非選電壓Vpass。
[0098]在施加編程電壓Vprg、非選電壓Vpass的期間中的時(shí)刻t3至?xí)r刻t4，對(duì)P井區(qū)域330施加較N井區(qū)域320高的電位Vx形成正向偏壓。由此，對(duì)所選擇的編程單元寫入數(shù)據(jù)“O”。
[0099]圖12是依照?qǐng)D11的位線BL-1的編程動(dòng)作進(jìn)行說明的概略截面圖。請(qǐng)參照?qǐng)D12，對(duì)N井區(qū)域320的接觸區(qū)域322施加電位VN-well，且對(duì)P井區(qū)域330的接觸區(qū)域332施加高于VN-well的電位Vx，則P井區(qū)域330與N井區(qū)域320之間的接合處成為正向偏壓，電子自N井區(qū)域320注入P井區(qū)域330。此時(shí)，被施加有電位V2的位線對(duì)應(yīng)的單元組NU處于浮接狀態(tài)，因此被施加有編程電壓Vprg的編程單元的硅表面的電位上升。此外，被施加有非選電壓Vpass的存儲(chǔ)器單元的硅表面的電位也少許上升。如此，如圖12所示般，在被施加有V2的位線對(duì)應(yīng)的存儲(chǔ)器單元MCO?MC31的通道中形成有耗盡區(qū)域350。此時(shí)，從N井區(qū)域320注入至P井區(qū)域330的某些電子，在編程單元的通道深處的深耗盡層350受到電場(chǎng)加速，并注入至編程單元的浮動(dòng)?xùn)艠O(電荷儲(chǔ)存層)中。由此，將編程單元的閾值向正方向編移，並寫入數(shù)據(jù)“O”。
[0100]圖13依照對(duì)圖11的位線BL-2的狀態(tài)進(jìn)行說明的概略截面圖。在對(duì)P井區(qū)域330施加Vx電位的期間中，與圖12的情況相同地，電子從N井區(qū)域320注入向P井區(qū)域330。在對(duì)位線BL-2施加有Vl電位的情形時(shí)，位線選擇晶體管TD-2成為接通狀態(tài)，因此在單元組NU的存儲(chǔ)器單元的通道中形成有反轉(zhuǎn)層360，通道的電位成為與Vl相同的電位。一些來自N井區(qū)域320的電子到達(dá)被施加有編程電位Vprg (對(duì)應(yīng)于字線WL29)的存儲(chǔ)器單元的通道附近時(shí)，由于通道中并未形成耗盡區(qū)域，電子不會(huì)受到電場(chǎng)加速。因此，電子未注入至所選擇的字線WL29對(duì)應(yīng)的存儲(chǔ)器單元的浮動(dòng)?xùn)艠O內(nèi)。因此，其閾值未變化而為數(shù)據(jù)“I”。
[0101]本實(shí)施例中，通過對(duì)陣列區(qū)域310B中的P井區(qū)域330進(jìn)行分割，使得對(duì)所選擇的區(qū)塊進(jìn)行編程時(shí)，包含所選擇的區(qū)塊的P井區(qū)域的電位與N井區(qū)域320相比為正電位，并使其他P井區(qū)域在編程時(shí)固定為0V，可減少?gòu)腘井區(qū)域320流動(dòng)至P井區(qū)域330的正向電流。
[0102]雖對(duì)上述第I實(shí)施例至第3實(shí)施例進(jìn)行了詳細(xì)說明，但本發(fā)明分別包含第I實(shí)施例至第3實(shí)施例，進(jìn)而也包含第I實(shí)施例至第3實(shí)施例的組合態(tài)樣。例如，第3實(shí)施例中，也可與第2實(shí)施例的情況相同地，根據(jù)進(jìn)行編程的行地址的位置來改變施加至P井區(qū)域330的正向偏壓電壓的施加期間。
[0103] 雖對(duì)本發(fā)明的優(yōu)選的實(shí)施方式進(jìn)行了詳述，但本發(fā)明并不限定于特定的實(shí)施方式，可在權(quán)利要求書中所記載的本發(fā)明的主旨范圍內(nèi)進(jìn)行各種變形、變更。
【權(quán)利要求】
1.一種閃存存儲(chǔ)器的編程方法，所述閃存存儲(chǔ)器包含存儲(chǔ)器陣列，所述存儲(chǔ)器陣列在第I導(dǎo)電型的第I半導(dǎo)體區(qū)域內(nèi)形成有多個(gè)NAND型單元組，且所述閃存存儲(chǔ)器的編程方法的特征在于，包含: 使包含編程單元的單元組與對(duì)應(yīng)的位線電性分離，且使未包含編程單元的單元組電性耦合于對(duì)應(yīng)的位線； 對(duì)所選擇的字線施加編程電壓，且對(duì)非選擇的字線施加非選電壓； 在施加所述編程電壓的期間，使所述第I半導(dǎo)體區(qū)域內(nèi)產(chǎn)生載子；及 對(duì)所述編程單元注入熱載子。
2.根據(jù)權(quán)利要求1所述的閃存存儲(chǔ)器的編程方法，其特征在于，所述產(chǎn)生所述載子的步驟包含使所述第I半導(dǎo)體區(qū)域形成正向偏壓。
3.根據(jù)權(quán)利要求2所述的閃存存儲(chǔ)器的編程方法，其特征在于，所述形成正向偏壓的步驟包含: 對(duì)所述第I半導(dǎo)體區(qū)域施加第I電壓；以及 對(duì)形成在所述第I半導(dǎo)體區(qū)域內(nèi)的第2半導(dǎo)體區(qū)域施加第2電壓； 其中所述第2電壓大于所述第I電壓。
4.根據(jù)權(quán)利要求1所述的閃存存儲(chǔ)器的編程方法，其特征在于，還包含: 于P型硅基板上形成所述第I半導(dǎo)體區(qū)域；以及 于所述第I半導(dǎo)體區(qū)中形成具有第2導(dǎo)電型的多個(gè)第2半導(dǎo)體區(qū)域； 其中所述第I導(dǎo)電型為N型，且所述第2導(dǎo)電型為P型。
5.根據(jù)權(quán)利要求4所述的閃存存儲(chǔ)器的編程方法，其特征在于，對(duì)所述多個(gè)第2半導(dǎo)體區(qū)域中包含所述編程單元的所述第2半導(dǎo)體區(qū)域施加較所述第I半導(dǎo)體區(qū)域高的電位。
6.根據(jù)權(quán)利要求1所述的閃存存儲(chǔ)器的編程方法，其特征在于，所述單元組的其中一端經(jīng)由位線選擇晶體管而連接于對(duì)應(yīng)的位線，且另一端經(jīng)由源極線選擇晶體管而連接于源極線，包含所述編程單元的所述單元組是通過使所述位線選擇晶體管及所述源極線選擇晶體管為斷開而與所述位線及所述源極線電性分離，未包含所述編程單元的所述單元組是通過使所述位線選擇晶體管為接通而電性耦合于所述位線。
7.根據(jù)權(quán)利要求6所述的閃存存儲(chǔ)器的編程方法，其特征在于，對(duì)包含所述編程單元的所述單元組對(duì)應(yīng)的位線施加第I電位，對(duì)未包含所述非編程單元的所述單元組對(duì)應(yīng)的位線施加第2電位，對(duì)所述位線選擇晶體管的柵極施加第3電位，且所述第I電位大于所述第2電位，所述第3電位位于所述第I電位與所述第2電位之間。
8.根據(jù)權(quán)利要求6所述的閃存存儲(chǔ)器的編程方法，其特征在于，對(duì)所述源極線選擇晶體管的擴(kuò)散區(qū)域施加產(chǎn)生正向偏壓的電壓。
9.根據(jù)權(quán)利要求1所述的閃存存儲(chǔ)器的編程方法，其特征在于，所述產(chǎn)生所述載子的期間可根據(jù)所選擇的字線的位置而改變。
10.根據(jù)權(quán)利要求9所述的閃存存儲(chǔ)器的編程方法，其特征在于，所述產(chǎn)生所述載子的期間在所選擇的字線的位置為第I臨限值以下時(shí)為第I期間，而在所選擇的字線的位置大于所述第I臨限值時(shí)為較所述第I期間大的第2期間。
11.根據(jù)權(quán)利要求1所述的閃存存儲(chǔ)器的編程方法，其特征在于，在所述編程單元的通道中形成有耗盡區(qū)域。
12.—種半導(dǎo)體存儲(chǔ)裝置，其特征在于，包括: 存儲(chǔ)器陣列，形成于具有第I導(dǎo)電型的第I半導(dǎo)體區(qū)域；以及 多個(gè)單元組，形成于所述存儲(chǔ)器陣列，其中所述多個(gè)單元組具有多個(gè)串聯(lián)而成的存儲(chǔ)器單元，且所述多個(gè)單元組的其中之一包含經(jīng)編程的編程單元； 其中在編程期間，使包含所述編程單元的所述單元組與對(duì)應(yīng)的位線電性分離，使未包含所述編程單元的所述單元組耦合于對(duì)應(yīng)的位線，對(duì)所選擇的字線施加編程電壓，對(duì)非選擇的字線施加非選電壓，且在所述第I半導(dǎo)體區(qū)域中產(chǎn)生載子；以及 在所述編程期間，包含所述編程單元的所述單元組形成有耗盡區(qū)域，且所述載子于該耗盡區(qū)域形成熱載子而注入所述編程單元。
13.根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，還包括: 具有第2導(dǎo)電型的第2半導(dǎo)體區(qū)域，形成于具有所述第I導(dǎo)電型的硅基板上，且所述第I半導(dǎo)體區(qū)域形成于所述第2半導(dǎo)體區(qū)域內(nèi)。
14.根據(jù)權(quán)利要求13所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述載子的產(chǎn)生是通過對(duì)所述第I半導(dǎo)體區(qū)域施加正向偏壓。
15.根據(jù)權(quán)利要求14所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述正向偏壓的施加是通過對(duì)所述第I半導(dǎo)體區(qū)域施加較所述第2半導(dǎo)體區(qū)域高的電壓。
16.根據(jù)權(quán)利要求15中所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，產(chǎn)生所述載子的期間是根據(jù)所選擇的字線的位置而設(shè)定。
17.根據(jù)權(quán)利要求12所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，所述單元組的其中一端經(jīng)由位線選擇晶體管而連接于對(duì)應(yīng)的位線，且另一端經(jīng)由源極線選擇晶體管而連接于源極線，包含所述編程單元的所述單元組，通過使所述位線選擇晶體管及所述源極線選擇晶體管為非接通而使所述單元組與所述位線及所述源極線電性分離，而未包含所述編程單元的所述單元組通過將所述位線選擇晶體管接通而電性耦合于所述位線。
18.根據(jù)權(quán)利要求17所述的半導(dǎo)體存儲(chǔ)裝置，其特征在于，對(duì)包含所述編程單元的所述單元組對(duì)應(yīng)的位線施加第I電位，對(duì)未包含所述編程單元的所述單元組對(duì)應(yīng)的位線施加第2電位，對(duì)所述位線選擇晶體管的柵極施加第3電位，且所述第I電位大于所述第2電位，所述第3電位介于所述第I電位與所述第2電位之間。
【文檔編號(hào)】G11C16/10GK104282336SQ201410057417
【公開日】2015年1月14日 申請(qǐng)日期:2014年2月20日 優(yōu)先權(quán)日:2013年7月1日
【發(fā)明者】白田理一郎 申請(qǐng)人:華邦電子股份有限公司