移位寄存器單元、柵極驅動電路及顯示裝置制造方法
【專利摘要】本發(fā)明公開一種移位寄存器單元、柵極驅動電路及顯示裝置，用以實現一種信號輸出階段下拉時間較短、像素充電時間較長的移位寄存器單元。所述移位寄存器單元包括：充電模塊、上拉模塊、復位模塊、第一下拉模塊和第二下拉模塊；所述第一下拉模塊的一端與所述上拉節(jié)點相連，另一端與所述移位寄存器單元的輸出端相連；所述第二下拉模塊與所述移位寄存器單元的輸出端相連；所述第一下拉模塊和第二下拉模塊分別用于在所述復位模塊復位的同時對所述移位寄存器單元輸出端的電平拉低。
【專利說明】移位寄存器單元、柵極驅動電路及顯示裝置
【技術領域】
[0001]本發(fā)明涉及顯示【技術領域】，尤其涉及一種移位寄存器單元、柵極驅動電路和顯示
>J-U ρ?α裝直。
【背景技術】
[0002]陣列基板行驅動(Gate Driver on Array, GOA)的技術是近年來廣泛應用到具備超薄節(jié)能等特點，例如超薄平板顯示器、手機等產品上。GOA技術將柵極開關電路集成在顯示面板的陣列基板上以形成對顯示面板的掃描驅動，從而可以省掉柵極驅動集成電路部分，其不僅可以從材料成本和制作工藝兩方面降低產品成本，而且顯示面板可以做到兩邊對稱和窄邊框的美觀設計。同時由于可以省去柵線Gate方向綁定Bonding的工藝,對產能和良率提升也較有利。
[0003]這種利用GOA技術集成在陣列基板上的柵極開關電路也稱為GOA電路或移位寄存器電路。另外在目前移動Mobile產品的設計中，雙向掃描的GOA電路已經成為客戶需求的重點。
[0004]雙向掃描的移位寄存器單元包括若干個級聯連接的移位寄存器單元，各移位寄存器單元的輸出端與各柵線一一對應相連，除第一級移位寄存器單元和最后一級移位寄存器單元外的每一移位寄存器單元的輸出端與下一級移位寄存器單元的輸入端相連。
[0005]隨著小尺寸顯示器(例如手機)的分辨率越來越高，顯示屏上每英寸設置的像素數目也增加(即PPI增加)，目前超過400PPI甚至500PPI的產品已經問世，超窄邊框是所述高PPI產品的硬性要求。這就要求移位寄存器單元的結構在滿足要求的前提下盡量簡單。現有移位寄存器單元的結構相對較復雜，各移位寄存器單元中的薄膜晶體管尤其是下拉控制模塊中的薄膜晶體管，為了滿足高功耗信號源的需求，其面積相對較大，占用顯示產品的空間也較大，不適合應用于超窄邊框顯示產品的移位寄存器單元。

【發(fā)明內容】

[0006]本發(fā)明實施例提供了一種移位寄存器單元、柵極驅動電路及顯示裝置，用以實現一種信號輸出階段下拉時間較短、像素充電時間較長的移位寄存器單元。
[0007]本發(fā)明實施例提供的移位寄存器單元，包括:
[0008]充電模塊、上拉模塊、復位模塊、第一下拉控制模塊、第一下拉模塊和第二下拉模塊；
[0009]所述充電模塊的一端與移位寄存器單元的輸入端相連，另一端與上拉節(jié)點相連，用于在輸入端輸入信號的控制下為上拉節(jié)點充電，所述上拉節(jié)點為所述充電模塊與所述上拉模塊的連接點；
[0010]所述上拉模塊的第一端與第一時鐘信號的輸出端相連，第二端與移位寄存器單元的輸出端相連，第三端與所述上拉節(jié)點相連，所述上拉模塊用于在所述上拉節(jié)點和第一時鐘信號的控制下將所述移位寄存器單元的輸出端的電平拉高；[0011]所述復位模塊的一端與復位信號的輸出端相連，另一端與所述上拉節(jié)點相連，用于在復位信號的控制下對所述上拉節(jié)點進行復位；
[0012]所述第一下拉控制模塊的一端與所述上拉節(jié)點相連，另一端與下拉節(jié)點相連，用于在所述上拉節(jié)點的控制下將所述下拉節(jié)點的電位拉低，所述下拉節(jié)點為第一下拉控制模塊與第一下拉模塊的連接點；
[0013]所述第一下拉模塊的第一端與所述下拉節(jié)點相連，第二端與所述上拉節(jié)點相連，第三端與所述移位寄存器單元的輸出端相連，用于在所述下拉節(jié)點的控制下將所述上拉節(jié)點和移位寄存器單元輸出端的電平拉低；
[0014]所述第二下拉模塊的一端與第二時鐘信號的輸出端相連，另一端與所述移位寄存器單元的輸出端相連，用于在所述第二時鐘信號的控制下對所述移位寄存器單元輸出端的電平拉低。為了使得輸出端Output的電平快速下拉，所述移位寄存器單元通過第一拉模塊和第二下拉模塊同時對所述移位寄存器單元的輸出端的電平拉低，降低了輸出信號的下拉時間Tf，增加了像素充電時間。
[0015]較佳地，所述第一下拉控制模塊包括:第五開關晶體管和第六開關晶體管；其中，所述第五開關晶體管的漏極與下拉節(jié)點相連，源極和柵極同時與直流高電平信號的輸出端相連；
[0016]所述第六開關晶體管的柵極與所述上拉節(jié)點相連，源極與所述下拉節(jié)點相連，漏極與直流低電平信號的輸出端相連。
[0017]較佳地，所述第一下拉模塊包括:第七開關晶體管和第八開關晶體管；
[0018]所述第七開關晶體管的柵極與所述下拉節(jié)點相連，源極與所述移位寄存器單元的輸出端相連，漏極與所述直流低電平信號的輸出端相連；
[0019]所述第八開關晶體管的柵極與所述下拉節(jié)點相連，源極與所述上拉節(jié)點相連，漏極與所述直流低電平信號的輸出端相連。
[0020]較佳地，所述第二下拉模塊包括第四開關晶體管，所述第四開關晶體管的柵極與第二時鐘信號的輸出端相連，源極與所述移位寄存器單元的輸出端相連，漏極與所述直流低電平信號的輸出端相連；
[0021]所述第二時鐘信號的相位與所述第一時鐘信號的相位相反，且所述第二時鐘信號的輸出信號的占空比為15%-30%。
[0022]較佳地,本發(fā)明實施例提供一種結構簡單的充電模塊，所述充電模塊包括第一開關晶體管，所述第一開關晶體管的源極與第一參考電壓源相連，柵極與移位寄存器單元的輸入端相連，漏極與所述上拉節(jié)點相連。
[0023]較佳地，本發(fā)明實施例提供一種結構簡單的上拉模塊，所述上拉模塊包括第三開關晶體管和電容；
[0024]所述第三開關晶體管的柵極與所述電容的一端相連，漏極與所述電容的另一端相連，源極與所述第一時鐘信號的輸出端相連；
[0025]所述電容與所述第三開關晶體管的柵極相連的一端還與所述上拉節(jié)點相連。
[0026]較佳地，本發(fā)明實施例提供一種結構簡單的復位模塊，所述復位模塊包括第二開關晶體管，所述第二開關晶體管的柵極與復位信號的輸出端相連，源極與所述上拉節(jié)點相連，漏極與第二參考電壓源相連。[0027]較佳地，為了保證正反向掃描輸出到柵線的信號大小的一致性，所述第一開關晶體管和所述第二開關晶體管的結構和尺寸完全相等。
[0028]較佳地，所述第一開關晶體管、第二開關晶體管、第三開關晶體管、第四開關晶體管、第五開關晶體管、第六開關晶體管、第七開關晶體管和第八開關晶體管為非晶硅薄膜晶體管，非晶硅薄膜晶體管的制作過程簡單，容易節(jié)約產品的制作工藝流程且產生條件較低。
[0029]本發(fā)明實施例提供一種柵極驅動電路，包括多個上述移位寄存器單元；各移位寄存器單元的輸出端與各柵線一一對應相連，除第一級移位寄存器單元和最后一級移位寄存器單元外的每一移位寄存器單元的輸出端與下一級移位寄存器單元的輸入端相連。所述柵極驅動電路的結構簡單，占用面積較小，能夠實現一種更加簡化的柵極驅動電路。
[0030]本發(fā)明實施例提供一種顯示裝置，包括所述柵極驅動電路，該顯示裝置為邊框更窄的顯示裝置。
[0031]本發(fā)明實施例提供的移位寄存器單元，包括:充電模塊、上拉模塊、復位模塊和、第一下拉模塊和第二下拉模塊；所述第一下拉模塊和第二下拉模塊同時對移位寄存器單元的輸出端電平進行下拉，降低了輸出端的下拉時間。
【專利附圖】

【附圖說明】
[0032]圖1為本發(fā)明實施例提供的移位寄存器單元結構示意圖之一；
[0033]圖2為本發(fā)明實施例提供的移位寄存器單元結構示意圖之二 ；
[0034]圖3為本發(fā)明實施例提供的移位寄存器單元結構示意圖之三；
[0035]圖4為本發(fā)明實施例提供的移位寄存器單元結構示意圖之四；
[0036]圖5為本發(fā)明實施例提供的移位寄存器單元工作時序圖。
【具體實施方式】
[0037]本發(fā)明實施例提供了一種移位寄存器單元、柵極驅動電路及顯示裝置，用以實現一種信號輸出階段下拉時間較短、像素充電時間較長的移位寄存器單元，以及結構簡單且功耗較低的移位寄存器單元。
[0038]本發(fā)明實施例提供的上述移位寄存器單元與陣列基板上的一條柵線對應，為與該柵線相連的像素輸出開啟電壓。所述多個移位寄存器單元級聯形成與陣列基板上的多條柵線對應的移位寄存器。
[0039]本發(fā)明提供一種結構簡單的移位寄存器單元，可以適用于窄邊框顯示產品，尤其可以適用于高PPI的超窄邊框手機產品中。
[0040]以下將通過附圖具體說明本發(fā)明實施例提供的移位寄存器單元、柵極驅動電路和
顯示裝置。
[0041]如圖1所示，為本發(fā)明實施例提供的移位寄存器單元，包括:
[0042]充電模塊1、上拉模塊2、復位模塊3、第一下拉控制模塊4、第一下拉模塊5，和第二下拉模塊6 ；
[0043]充電模塊I的一端與移位寄存器單兀的輸入端Input相連,另一端與上拉節(jié)點F1U相連；用于在輸入端Input輸入信號的控制下為上拉節(jié)點I3U充電，上拉節(jié)點I3U為充電模塊I與上拉模塊2的連接點；[0044]上拉模塊2的第一端與第一時鐘信號的輸出端CLK相連，第二端與移位寄存器單元的輸出端Output相連，第三端與上拉節(jié)點I3U相連；上拉模塊2用于在上拉節(jié)點I3U和第一時鐘信號的控制下將所述移位寄存器單元的輸出端Output的電平拉高；
[0045]復位模塊3的一端與復位信號的輸出端Reset相連,另一端與上拉節(jié)點F1U相連，復位信號的輸出端Reset與下一級移位寄存器單兀的輸出端Output相連,復位模塊3用于在復位信號的控制下對上拉節(jié)點PU進行復位；
[0046]第一下拉控制模塊4的一端與上拉節(jié)點PU相連,另一端與下拉節(jié)點F1D相連,用于在上拉節(jié)點PU的控制下將下拉節(jié)點ro的電位拉低，下拉節(jié)點ro為第一下拉控制模塊4與第一下拉模塊5的連接點；
[0047]第一下拉模塊5的第一端與下拉節(jié)點ro相連，第二端與上拉節(jié)點相連，第三端與所述移位寄存器單元的輸出端Output相連,用于在下拉節(jié)點F1D的控制下將上拉節(jié)點PU和移位寄存器單元輸出端Output的電平拉低；
[0048]第二下拉模塊6的一端與第二時鐘信號CLK_F的輸出端相連，另一端與所述移位寄存器單元的輸出端Output相連，用于在第二時鐘信號CLK_F的控制下對所述移位寄存器單元輸出端Output的電平拉低。
[0049]本發(fā)明上述實施例提供的移位寄存器單元，設置了同時與輸出端Output相連的第一下拉模塊和第二下拉模塊，所述第一下拉模塊和第二下拉模塊分別用于在所述復位模塊復位的同時對所述移位寄存器單元輸出端的電平拉低。加快了輸出端Output的下拉速度，降低了輸出端Output電平的下拉時間Tf，相應地，為對應像素充電的時間就較長。避免了僅設置一個拉模塊時，下拉時間Tf較長的問題。具體地，在復位階段，上拉節(jié)點的電壓處于下降階段的同時，下拉節(jié)點ro的電壓處于上升階段，此時輸出端Output的下拉速度較慢，下拉時間Tf較長。本發(fā)明實施例提供的移位寄存器單元有效解決了因復位階段上拉節(jié)點和下拉節(jié)點的電壓一個處于下降一個處于上升引起輸出端Output的下拉速度較慢的問題。
[0050]以下將具體介紹本發(fā)明實施例提供的移位寄存器單元各模塊的結構。
[0051]較佳地，本發(fā)明上述實施例提供的第一下拉模塊為結構簡單且功耗較低的第一下拉模塊和第一下拉控制模塊。
[0052]較佳地，參見圖2，第一下拉控制模塊4包括:第五開關晶體管M5和第六開關晶體管M6 ；
[0053]其中，第五開關晶體管M5的漏極與下拉節(jié)點H)相連，源極和柵極同時與直流高電平輸出端Vra相連；
[0054]第六開關晶體管M6的柵極與上拉節(jié)點相連，源極與下拉節(jié)點H)相連，漏極與直流低電平輸出端Va相連。
[0055]較佳地，參見圖2，第一下拉模塊5包括第七開關晶體管M7和第八開關晶體管M8。第七開關晶體管M7的柵極與下拉節(jié)點H)相連，源極與輸出端Output相連，漏極與直流低電平輸出端Va相連；
[0056]第八開關晶體管M8的柵極與下拉節(jié)點H)相連，源極與上拉節(jié)點相連，漏極與直流低電平輸出端Va相連。
[0057]本發(fā)明實施例提供的第一下拉控制模塊，第五開關晶體管M5的漏極與下拉節(jié)點ro相連，源極和柵極同時與直流高電平輸出端veH相連，提供直流高電平的信號源功耗相比較提供脈沖信號的交流信號源的功耗小得多，且本發(fā)明與低功耗低負載的直流高電平的信號源相連的第五開關晶體管M5的面積(Size)可以進一步減小，以實現減小開關晶體管在陣列基板上的占用面積。
[0058]一般地，現有通過至少一個占空比為50%的時鐘信號CLKB為第五開關晶體管M5提供高電平信號，提供時鐘信號CLKB的信號源的功耗較高，對應與之相連的開關晶體管的面積也較大，不利于實現結構簡單且占用空間較小的開關晶體管和移位寄存器單元。
[0059]較佳地，本發(fā)明上述實施例提供的第二下拉模塊為結構簡單且功耗較低的第二下拉模塊。參見圖3，圖1或圖2所示的第二下拉模塊6包括第四開關晶體管M4，第四開關晶體管M4的柵極與第二時鐘信號的輸出端CLK_F相連，源極與移位寄存器單元的輸出端Output相連,漏極與低電平參考電壓源相連。
[0060]較佳地，漏極與直流低電平輸出端Va相連，即第四開關晶體管M4、第六開關晶體管M6、第七開關晶體管M7和第八開關晶體管M8連接至同一低電平參考電壓源(如圖3中的直流低電平輸出端Va)。
[0061]當移位寄存器單元處于復位階段時，通過第二時鐘信號輸出端CLK_F輸出的占空比小于50%的高電平信號控制與第四開關晶體管M4相連的輸出端Output電平下拉，對第一下拉模塊5的下拉作用做一定補充，使得輸出端Output的電平快速下拉。第二時鐘信號的輸出端CLK_F輸出的高電平(對應一個脈沖)的持續(xù)時間不大于上一行柵線充電完成到下一行柵線充電開始所經歷的時間(即Gate Open Enable, GOE)。
[0062]較佳地，第二時鐘信號的輸出端CLK_F輸出高電平信號的占空比為20%左右。
[0063]較佳地，占空比為15%_30%。
[0064]由于第二時鐘信號的輸出端CLK_F輸出高電平信號的占空比相比較占空比為50%的時鐘信號CLKB占空比較小，大大降低拉低輸出端Output電平的功耗，且第四開關晶體管M4的面積可以做到更小。
[0065]較佳地，參見圖4，圖1至圖3任一移位寄存器單元提供的充電模塊1，包括:
[0066]第一開關晶體管M1，第一開關晶體管Ml的源極與第一參考電壓源Vdd相連，柵極與移位寄存器單元的輸入端Input相連,漏極與上拉節(jié)點PU相連；
[0067]在充電階段，輸入端Input輸出高電平信號,使得第一開關晶體管Ml開啟，第一參考電壓源Vdd輸出的高電平信號加載到上拉節(jié)點I3U上。
[0068]較佳地，參見圖4，圖1至圖3任一移位寄存器單元提供的上拉模塊2包括:
[0069]第三開關晶體管M3和電容Cl ；
[0070]第三開關晶體管M3的柵極與電容Cl的一端相連，漏極與電容Cl的另一端相連，源極與第一時鐘信號的輸出端CLK相連；
[0071]電容Cl與第三開關晶體管M3的柵極相連的一端同時與上拉節(jié)點相連；
[0072]在上拉階段，上拉節(jié)點控制
[0073]的高電平狀態(tài)使得第三開關晶體管M3開啟，第一時鐘信號的輸出端CLK輸出高電平信號，使得輸出端Output的電平被拉高，同時，電容Cl存儲有與上拉節(jié)點I3U對應的電荷，上拉階段，電容Cl放電使得輸出端Output的電平進一步拉高，使得與該移位寄存器單元相對應的柵線徹底打開，像素充電較充分。[0074]較佳地，參見圖4，圖1至圖3任一移位寄存器單元提供的復位模塊3包括:
[0075]第二開關晶體管M2，第二開關晶體管M2的柵極與復位信號源Reset相連，源極與上拉節(jié)點PU相連，漏極與第二參考電壓源Vss相連。
[0076]需要說明的是，第一參考電壓源Vdd為高電平信號源，所述第二參考電壓源Vss為低電平信號源。
[0077]在具體實施過程中，為了滿足對柵線的雙向掃描，與第一開關晶體管Ml的源極相連的信號源可以為第二參考電壓源Vss，與第二開關晶體管的漏極相連的信號源為第一參考電壓源VDD，此時，與第一開關晶體管Ml的柵極相連的信號源為復位信號源Reset，與第二開關晶體管M2的柵極相連的信號源為移位寄存器單元的輸入端Input。
[0078]參見圖4，充電模塊I和復位模塊3各包括一個開關晶體管，二者的源極(漏極)分別與上拉節(jié)點PU相連，二者的漏極(源極)分別與第一參考電壓源或第二參考電壓源相連，二者的柵極其中之一與移位寄存器單元的輸入端Input和復位信號源Reset相連。在實現柵線雙向掃描時，僅需要為第一開關晶體管Ml和第二開關晶體管M2的信號輸入端輸入不同的信號即可。即每個移位寄存器單元的信號輸入端和復位端的功能可以轉變，即相對于正向掃描，在反向掃描時每個移位寄存器單兀的復位端變成信號輸入端，每個移位寄存器單元的信號輸入端變成復位端，此時電路的連接關系不發(fā)生改變，只是電路功能發(fā)生了轉變。
[0079]較佳地，第一開關晶體管Ml和第二開關晶體管M2的大小相同，保證正反向掃描輸出到柵線的信號大小的一致性。
[0080]需要說明的是，本發(fā)明實施例提供的各開關晶體管為η型晶體管，各η型晶體管在低電平作用下關閉，在高電平作用下開啟。優(yōu)選地，各開關晶體管為薄膜晶體管TFT。
[0081]本發(fā)明實施例提供的開關晶體管除柵極之外的兩個電極其中之一為源極，另一為漏極，由于開關晶體管在結構上的對稱性，上述所有附圖中的開關晶體管的源極和漏極的功能可以互換。
[0082]以下將簡單說明上述實施例提供的移位寄存器單元中各模塊的工作原理。
[0083]充電階段:圖1所示的充電模塊I在輸入端Input的輸入信號的作用下為上拉節(jié)點PU充電，上拉節(jié)點I3U為充電模塊I與上拉模塊2的連接點。
[0084]上拉節(jié)點充電至高電平。由于第六開關晶體管M6的柵極與上拉節(jié)點相連，源極與下拉節(jié)點ro相連，漏極與直流低電平輸出端να相連。此時，與上拉節(jié)點ro相連的第六開關晶體管M6在高電平信號作用下開啟，下拉節(jié)點ro被拉低。第一下拉模塊5中與下拉節(jié)點ro相連的第七開關晶體管M7和第八開關晶體管M8在低電平下關閉，復位模塊3在充電階段與移位寄存器單元的其他模塊之間處于斷路狀態(tài)；充電階段的第一時鐘信號為低電平，上拉模塊2在充電階段與移位寄存器單元的其他模塊之間處于斷路狀態(tài)，輸出端Output為低電平，該階段為充電階段(即信號的存儲階段)。
[0085]上拉階段:此階段第一時鐘信號的輸出端CLK輸出高電平信號,上拉模塊2處于高電平的上拉節(jié)點PU與第一時鐘信號的作用下，將輸出端Output由低電平拉高至高電平，上拉節(jié)點PU此時仍然處于高電平狀態(tài)，復位模塊3在上拉階段與移位寄存器單元的其他模塊之間處于斷路狀態(tài)，該上拉階段的充電模塊I可以繼續(xù)充電也可以不充電。
[0086]復位階段:第一時鐘信號的輸出端CLK輸出低電平信號,使得輸出端Output的電平由上拉階段的高電平拉低至低電平，輸出端Output由高電平下降至低電平所經歷的時間為Tf，也稱為下拉時間。
[0087]同時，復位模塊3將上拉節(jié)點由上拉階段的高電平拉低至低電平，第一下拉模塊將輸出端Output的電平拉低，并且第二下拉模塊將輸出端Output的電平拉低；第一下拉模塊和第二下拉模塊同時將輸出端Output的電平拉低，實現了快速下拉輸出端Output電平的目的。
[0088]具體地，復位模塊3將上拉節(jié)點由上拉階段的高電平拉低至低電平，與上拉節(jié)點PU相連的第六開關晶體管M6關閉，與第六開關晶體管M6的源極相連的下拉節(jié)點ro被拉高至高電平，與下拉節(jié)點ro相連的第七開關晶體管M7和第八開關晶體管M8在高電平下開啟，輸出端Output被第一下拉模塊拉低。下拉節(jié)點PD的高電平由與第五開關晶體管M5相連的直流高電平輸出端Vra控制，直流高電平對應的直流信號源相比較交流信號源(例如與時鐘信號CLKB對應的信號源)功耗低的多，通過直流高電平輸出端Vra對下拉節(jié)點H)電壓的控制，可節(jié)約移位寄存器單元或移位寄存器的功耗。
[0089]為了更清楚地說明本發(fā)明提供的移位寄存器單元的工作原理，以下將結合圖4所示的移位寄存器單元和圖5所示的時序圖具體說明。
[0090]移位寄存器單元在為每一條柵線輸出信號時，有三個工作階段，分別依次為充電階段(對應tl階段)、上拉階段(對應t2階段)和復位階段(即下拉階段)(對應t3階段)。
[0091]在充電階段、上拉階段和復位階段，直流高電平輸出端Vra和直流低電平輸出端Va分別輸出高電平信號和低電平信號；第一參考電壓源Vdd和第二參考電壓源Vss分別輸出高電平號和低電平號。
[0092]充電階段:
[0093]輸入端Input輸出高電平信號，復位信號源Reset、第一時鐘信號的輸出端CLK、移位寄存器單兀的輸出端Output,和第二時鐘信號的輸出端CLK_F分別輸出低電平信號；此時，與輸入端Input相連的第一開關晶體管M' I開啟，第一參考電壓源Vdd輸出的高電平信號存儲在電容Cl中，電容Cl與上拉節(jié)點PU相連的一端的電平為高電平，因此，上拉節(jié)點PU的電平為高電平。
[0094]第五開關晶體管M5的柵極和源極連接，第五開關晶體管M5等效于一個二極管，該第五開關晶體管M5在直流高電平輸出端Vra輸出的高電平的作用下一直保持導通狀態(tài)。由于上拉節(jié)點PU處于高電平狀態(tài)，第六開關晶體管M6導通，下拉節(jié)點H)在直流低電平輸出端Va輸出的高電平的作用下拉低至低電平，因此，與下拉節(jié)點ro相連的第七開關晶體管M7和第八開關晶體管M8關閉，充電階段，輸出端Output僅與電容Cl相連，此時，電容Cl未放電，輸出端Output輸出低電平信號(即不輸出掃描柵線的掃描信號)。
[0095]上拉階段:
[0096]輸入端Input輸出低電平信號或者在一個脈沖時間的前1/2時間內輸出高電平信號,后1/2時間內輸出低電平信號,復位信號源Reset、和第二時鐘信號的輸出端CLK_F分別輸出低電平信號，第一時鐘信號的輸出端CLK輸出高電平信號。
[0097]前1/2時間內，第三開關晶體管M3在高電平信號的作用下開啟；第一時鐘信號的輸出端CLK輸出的脈沖信號加載到輸出端Output,此時輸出端Output的電平被拉高。同時，電容Cl放電，輸出的高電平信號將Output的電平進一步拉高，以保證相對應的柵線上的掃描信號使得像素中的TFT完全開啟，保證像素充分充電。輸入端Input在上拉階段的前1/2時間內輸出高電平信號，以保證上拉節(jié)點PU在上拉階段處于高電平狀態(tài)，以保證第三開關晶體管M3完全打開。此階段第六開關晶體管M6還處于開啟狀態(tài)，下拉節(jié)點H)處于低電平狀態(tài)。
[0098]后1/2時間內輸出低電平信號，上拉節(jié)點的電壓逐漸下降，第六開關晶體管M6在低電平信號的作用下關閉，下拉節(jié)點PD處的電壓逐漸上升。
[0099]復位階段:
[0100]輸入端Input輸出低電平信號，第二時鐘信號的輸出端CLK_F輸出低電平信號，第一時鐘信號的輸出端CLK和復位信號源Reset輸出高電平信號。
[0101]第一開關晶體管Ml、第三開關晶體管M3和第六開關晶體管M6關閉，第二開關晶體管M2、第四開關晶體管M4、第七開關晶體管M7和第八開關晶體管M8開啟。上拉節(jié)點的電平被拉得更低，第四開關晶體管M4和第七開關晶體管M7開啟，輸出端Output的電平在直流低電平輸出端^^輸出電壓的作用下拉低，為了防止第七開關晶體管M7開啟不充分，控制第四開關晶體管M4開啟與關閉的第二時鐘信號的輸出端CLK_F輸出的信號使得第四開關晶體管M4在很短的時間內開啟，對輸出端Output電平的下拉做一個補充，使得輸出端Output電平在很短的時間內下拉至直流低電平輸出端輸出的電壓。第二時鐘信號輸出端CLK_F輸出的高電平信號占空比為20%左右就可以實現輸出端Output電平的快速下拉，同時還節(jié)省功耗。輸出端Output電平的快速下拉降低了下拉時間Tf，有效減少了 GOE時間，增加了為每一條柵線充電的時間，使得柵線充電更充分。
[0102]本發(fā)明實施例還提供一種柵極驅動電路包括多個如上述實施例提供的移位寄存器單元。
[0103]除第一個移位寄存器單元和最后一個移位寄存器單元外，其余每個移位寄存器單元的輸出端和與其相鄰的上一級移位寄存器單元的復位信號輸入端和與其相鄰的下一級移位寄存器單元的激勵信號輸入端連接，柵極驅動電路順序地輸出各級移位寄存器單元的輸出端輸出的信號。
[0104]第一時鐘信號輸出端CLK輸出的時鐘信號、第二時鐘信號輸出端CLK_F輸出的時鐘信號是保證移位寄存器正常工作的信號，且二者的相位相反(即相差180° )，第一時鐘信號輸出端CLK輸出的時鐘信號占空比為50%,第二時鐘信號輸出端CLK_F輸出的時鐘信號占空比為20%左右。
[0105]本發(fā)明實施例提供一種顯示裝置，所述顯示裝置包含所述的柵極驅動電路。
[0106]顯然，本領域的技術人員可以對本發(fā)明進行各種改動和變型而不脫離本發(fā)明的精神和范圍。這樣，倘若本發(fā)明的這些修改和變型屬于本發(fā)明權利要求及其等同技術的范圍之內，則本發(fā)明也意圖包含這些改動和變型在內。
【權利要求】
1.一種移位寄存器單元，其特征在于，包括: 充電模塊、上拉模塊、復位模塊、第一下拉控制模塊、第一下拉模塊和第二下拉模塊； 所述充電模塊的一端與移位寄存器單元的輸入端相連，另一端與上拉節(jié)點相連，用于在輸入端輸入信號的控制下為上拉節(jié)點充電，所述上拉節(jié)點為所述充電模塊與所述上拉模塊的連接點； 所述上拉模塊的第一端與第一時鐘信號的輸出端相連，第二端與移位寄存器單元的輸出端相連，第三端與所述上拉節(jié)點相連，所述上拉模塊用于在所述上拉節(jié)點和第一時鐘信號的控制下將所述移位寄存器單元的輸出端的電平拉高； 所述復位模塊的一端與復位信號的輸出端相連，另一端與所述上拉節(jié)點相連，用于在復位信號的控制下對所述上拉節(jié)點進行復位； 所述第一下拉控制模塊的一端與所述上拉節(jié)點相連，另一端與下拉節(jié)點相連，用于在所述上拉節(jié)點的控制下將所述下拉節(jié)點的電位拉低，所述下拉節(jié)點為第一下拉控制模塊與第一下拉模塊的連接點； 所述第一下拉模塊的第一端與所述下拉節(jié)點相連，第二端與所述上拉節(jié)點相連，第三端與所述移位寄存器單元的輸出端相連，用于在所述下拉節(jié)點的控制下將所述上拉節(jié)點和移位寄存器單元輸出端的電平拉低； 所述第二下拉模塊的一端與第二時鐘信號的輸出端相連，另一端與所述移位寄存器單元的輸出端相連，用于在所述第二時鐘信號的控制下對所述移位寄存器單元輸出端的電平拉低。
2.如權利要求1所述的移位寄存器單元，其特征在于，所述第一下拉控制模塊包括:第五開關晶體管和第六開關晶體管； 其中，第五開關晶體管的 漏極與下拉節(jié)點相連，源極和柵極同時與直流高電平信號的輸出端相連； 第六開關晶體管的柵極與所述上拉節(jié)點相連，源極與所述下拉節(jié)點相連，漏極與直流低電平信號的輸出端相連。
3.如權利要求1所述的移位寄存器單元，其特征在于，所述第一下拉模塊包括:第七開關晶體管和第八開關晶體管； 所述第七開關晶體管的柵極與所述下拉節(jié)點相連，源極與所述移位寄存器單元的輸出端相連，漏極與所述直流低電平信號的輸出端相連； 所述第八開關晶體管的柵極與所述下拉節(jié)點相連，源極與所述上拉節(jié)點相連，漏極與所述直流低電平信號的輸出端相連。
4.如權利要求1、2或3所述的移位寄存器單元，其特征在于，所述第二下拉模塊包括第四開關晶體管，所述第四開關晶體管的柵極與第二時鐘信號的輸出端相連，源極與所述移位寄存器單元的輸出端相連，漏極與所述直流低電平信號的輸出端相連； 所述第二時鐘信號的相位與所述第一時鐘信號的相位相反，且所述第二時鐘信號的輸出信號的占空比為15%-30%。
5.如權利要求1所述的移位寄存器單元，其特征在于，所述充電模塊包括第一開關晶體管，所述第一開關晶體管的源極與第一參考電壓源相連，柵極與移位寄存器單元的輸入端相連，漏極與所述上拉節(jié)點相連。
6.如權利要求1所述的移位寄存器單元，其特征在于，所述上拉模塊包括第三開關晶體管和電容； 所述第三開關晶體管的柵極與所述電容的一端相連，漏極與所述電容的另一端相連，源極與所述第一時鐘信號的輸出端相連； 所述電容與所述第三開關晶體管的柵極相連的一端還與所述上拉節(jié)點相連。
7.如權利要求1所述的移位寄存器單元，其特征在于，所述復位模塊包括第二開關晶體管，所述第二開關晶體管的柵極與復位信號的輸出端相連，源極與所述上拉節(jié)點相連，漏極與第二參考電壓源相連。
8.如權利要求7所述的移位寄存器單元，其特征在于，所述第一開關晶體管和所述第二開關晶體管的結構和尺寸完全相等。
9.如權利要求8所述的移位寄存器單元，其特征在于，所述第一開關晶體管、第二開關晶體管、第三開關晶體管、第四開關晶體管、第五開關晶體管、第六開關晶體管、第七開關晶體管和第八開關晶體管為非晶硅薄膜晶體管。
10.一種柵極驅動電路，其特征在于，包括多個權利要求1-9任一權利要求所述的移位寄存器單元；各移位寄存器單元的輸出端與各柵線一一對應相連，除第一級移位寄存器單元和最后一級移位寄存器單元外的每一移位寄存器單元的輸出端與下一級移位寄存器單元的輸入端相連。
11.一種顯示裝置，其特.征在于，包括權利要求10所述的柵極驅動電路。
【文檔編號】G11C19/28GK103474017SQ201310415550
【公開日】2013年12月25日 申請日期:2013年9月12日 優(yōu)先權日:2013年9月12日
【發(fā)明者】王世君 申請人:北京京東方光電科技有限公司