專利名稱：一種基于MicroBlaze軟核的多路SSI數(shù)據(jù)采集模塊的制作方法
技術(shù)領(lǐng)域：
本實用新型屬于數(shù)據(jù)采集技術(shù)領(lǐng)域，尤其是一種基于MicroBlaze軟核的多路SSI數(shù)據(jù)采集模塊。
背景技術(shù)：
數(shù)據(jù)采集技術(shù)是采集傳感器的溫度、壓カ、流量、位移等模擬信號并轉(zhuǎn)換成計算機能識別的數(shù)字信號，最后進行相應的計算存儲和處理。利用數(shù)據(jù)采集技術(shù)能夠?qū)崿F(xiàn)對某些物理量的監(jiān)測和控制功能。現(xiàn)有的數(shù)據(jù)采集系統(tǒng)一般是以移位寄存器+狀態(tài)機的方式實現(xiàn)，主要由控制單元、接收單元、發(fā)送單元、總線、PC機組成，其特點如下1、接收數(shù)據(jù)從串行引腳接收數(shù)據(jù) —將數(shù)據(jù)發(fā)送到移位寄存器一從移位寄存器將數(shù)據(jù)發(fā)送到數(shù)據(jù)緩沖區(qū)；2、發(fā)送數(shù)據(jù)從發(fā)送數(shù)據(jù)緩沖區(qū)取出數(shù)據(jù)一將數(shù)據(jù)發(fā)送到移位寄存器一將移位寄存器數(shù)據(jù)從串行引腳發(fā)出；3、數(shù)據(jù)運算采集后的數(shù)據(jù)不能自運算，必須發(fā)送到PC機，在PC機內(nèi)進行數(shù)據(jù)運算。其存在的問題是1、數(shù)據(jù)傳送過程比較慢，數(shù)據(jù)不能直接從移位寄存器發(fā)送到CPU，増加了移位寄存器一數(shù)據(jù)緩沖區(qū)一總線一PC機一CPU中間的三個環(huán)節(jié)；2、數(shù)據(jù)運算過程比較慢，數(shù)據(jù)不能從移位寄存器直接發(fā)送到CPU運算，還必須經(jīng)過中間的數(shù)據(jù)緩沖區(qū)一總線一PC機，再由PC機的CPU進行計算，延長了數(shù)據(jù)運算過程的周期時間。
發(fā)明內(nèi)容本實用新型的目的在于克服現(xiàn)有技術(shù)的不足，提供一種基于FPGA的多路SSI數(shù)據(jù)采集模塊，解決了數(shù)據(jù)采集過程慢、運算周期長的問題。本實用新型解決其技術(shù)問題是采取以下技術(shù)方案實現(xiàn)的一種基于MicroBlaze軟核的多路SSI數(shù)據(jù)采集模塊，包括設(shè)置在FPGA內(nèi)的CPU和SSI多路采集単元，該SSI多路采集単元由一個寄存器陣列和一個數(shù)據(jù)采集子單元連接構(gòu)成，該寄存器陣列一方面通過PLB總線與CPU相連接，另ー方面與數(shù)據(jù)采集子単元相連接，該數(shù)據(jù)采集子単元通過信號線和編碼器相連接用于采集編碼器的數(shù)據(jù)并傳輸給寄存器陣列，該寄存器陣列將采集的數(shù)據(jù)通過PLB總線傳送給CPU。而且，所述的寄存器陣列包括數(shù)據(jù)位寄存器SSI_BITS、控制寄存器SSI_CTL、狀態(tài)寄存器SSI_STAT、分頻系數(shù)寄存器SSI_CLKDIV和數(shù)據(jù)寄存器SSI_DATA，數(shù)據(jù)位寄存器SSI_BITS、控制寄存器SSI_CTL、狀態(tài)寄存器SSI_STAT、分頻系數(shù)寄存器SSI_CLKDIV作為控制信號與數(shù)據(jù)采集子単元相連接，數(shù)據(jù)寄存器SSI_DATA作為數(shù)據(jù)信號與數(shù)據(jù)采集子単元相連接。而且，所述的數(shù)據(jù)采集子単元包括分頻單元、采樣單元、格雷碼轉(zhuǎn)換単元，分頻單元的輸入端與輸入控制信號相連接，分頻單元的輸出信號分別連接到采樣單元和編碼器，采用單元的采樣輸入端與編碼器相連接進行數(shù)據(jù)采樣，采樣単元的輸出端與格雷碼轉(zhuǎn)換單元相連接將采樣數(shù)據(jù)傳送給格雷碼轉(zhuǎn)換単元，格雷碼轉(zhuǎn)換單元進行數(shù)據(jù)轉(zhuǎn)換后傳送給寄存器陣列。而且，所述的輸入控制信號包括CPU的時鐘信號CLK、控制寄存器的啟動信號START、分頻系數(shù)寄存器的分頻系數(shù)信號DIV。而且，所述的CPU為一個MicroBlaze軟核。本實用新型的優(yōu)點和積極效果是本實用新型設(shè)計合理，通過FPGA內(nèi)置的CPU和SSI多路采集單元實現(xiàn)對多路編碼器的數(shù)據(jù)采集和處理功能，全部數(shù)據(jù)采集處理過程均在FPGA內(nèi)即可完成，縮短了數(shù)據(jù)傳輸途徑和運算途徑，從而提高了多路數(shù)據(jù)采集的速度，解決了數(shù)據(jù)采集過程慢、運算周期長的問題。

圖I是本實用新型的結(jié)構(gòu)及其應用連接示意圖；圖2是本實用新型的數(shù)據(jù)采集子単元的電路方框圖；圖3是本實用新型的數(shù)據(jù)采集子単元的外部接ロ示意圖。
具體實施方式
以下結(jié)合附圖對本實用新型實施例做進ー步詳述一種基于FPGA的多路SSI數(shù)據(jù)采集模塊，如圖I所示，包括設(shè)置在FPGA內(nèi)的CPU和SSI多路采集單元，CPU與SSI多路采集單元通過PLB總線相連接進行雙向通訊。所述的CPU為ー個MicroBlaze軟核，其通過ISA單元與上位機控制單元相連接，所述的SSI多路采集単元由一個寄存器陣列和一個數(shù)據(jù)采集子単元連接構(gòu)成，該寄存器陣列一方面通過PLB總線與CPU相連接，另ー方面與數(shù)據(jù)采集子単元相連接，該數(shù)據(jù)采集子単元通過信號線和四路編碼器以并聯(lián)方式相連接用于采集編碼器的數(shù)據(jù)并傳輸給寄存器陣列，該寄存器陣列將采集的數(shù)據(jù)通過PLB總線傳送給CPU。所述的寄存器陣列包括SSI_BITS數(shù)據(jù)位寄存器(此寄存器為IP核可配置參數(shù)，設(shè)有默認值)、SSI_CTL控制寄存器、SSI_STAT狀態(tài)寄存器、SSI_CLKDIV分頻系數(shù)寄存器和SSI_DATA數(shù)據(jù)寄存器，其功能分別為SSI_BITS數(shù)據(jù)位寄存器用于輸出I個時鐘周期內(nèi)輸出脈沖的數(shù)據(jù)位和結(jié)束位數(shù)量，該寄存器的前24位為數(shù)據(jù)位，第25位為結(jié)束位，當START信號啟動分頻單元后，分頻單元產(chǎn)生SSI_BITS規(guī)定的脈沖個數(shù)。SSI_CTL控制寄存器用于啟動分頻、產(chǎn)生中斷和清除中斷、啟用格雷碼轉(zhuǎn)換等當SSI_CTL接收到CPU信號后，將產(chǎn)生START信號，并發(fā)送給數(shù)據(jù)采集子單元；當SSI_CTL控制寄存器接收到采樣COMPLETE信號后，將產(chǎn)生格雷碼轉(zhuǎn)換信號，并發(fā)送給數(shù)據(jù)采集子單兀(SSI—MoudelXSSI_STAT狀態(tài)寄存器用于保存當前數(shù)據(jù)轉(zhuǎn)換的狀態(tài)，當格雷碼轉(zhuǎn)換完成后，在狀態(tài)位保存ー個COMPLETE標志，當啟動START信號時，清除COMPLETE標志。SSI_CLKDIV分頻系數(shù)寄存器(也稱除法寄存器):用來設(shè)置分頻系數(shù)，即用初始狀態(tài)的高頻除以分頻系數(shù)，以得到和編碼器相匹配的低頻，從而采集編碼器數(shù)據(jù)。SSI_DATA數(shù)據(jù)寄存器每次轉(zhuǎn)換成功的數(shù)據(jù)放在此寄存器。[0024]如圖2所示，所述的數(shù)據(jù)采集子単元包括分頻單元、采樣單元、格雷碼轉(zhuǎn)換単元，分頻單元與CPU的輸入時鐘信號CLK、控制寄存器的啟動信號START、分頻系數(shù)寄存器的分頻系數(shù)信號DIV相連接。分頻單元的輸出信號分別連接到采樣單元和編碼器，采用單元的采樣輸入端與編碼器相連接進行編碼數(shù)據(jù)采樣，采樣単元的輸出端與格雷碼轉(zhuǎn)換単元相連接將采樣數(shù)據(jù)傳送給格雷碼轉(zhuǎn)換単元，格雷碼轉(zhuǎn)換單元進行數(shù)據(jù)轉(zhuǎn)換后通過SSI_DATA數(shù)據(jù)寄存器發(fā)給CPU。數(shù)據(jù)采集子単元的內(nèi)部處理過程為I、分頻單元接收到START信號后，產(chǎn)生并輸出SSI_BITS寄存器的脈沖數(shù)量給編碼器，同時，輸出ー個時鐘脈沖SSI_CLK給采樣單元作為采樣單元的輸入時鐘源。2、采樣單元在分頻單元的第2個脈沖的下降沿進入采樣，當脈沖數(shù)量為第24個
吋，分頻完成，并發(fā)出ー個STOP信號送給采樣単元，此時，采樣単元停止采樣并輸出ー個時鐘脈沖給格雷碼轉(zhuǎn)換単元。3、格雷碼轉(zhuǎn)換單元通過SSI_USE_GRAY標志位判斷編碼器輸出是ニ進制還是格雷碼，如果SSI_USE_GRAY標志位為1，則進行格雷碼轉(zhuǎn)換，如果SSI_USE_GRAY標志位為0，則不進行格雷碼轉(zhuǎn)換。4、格雷碼轉(zhuǎn)換單元產(chǎn)生ー個COMPLETE信號給SSI_STAT狀態(tài)寄存器并將數(shù)據(jù)傳輸給SSI_DATA數(shù)據(jù)寄存器。如圖3所示，數(shù)據(jù)采集子單元(SSI_Moudel)包括以下輸入信號和輸出信號輸入信號主要包括I、SSI_BITS SSI數(shù)據(jù)位，數(shù)據(jù)采集子単元根據(jù)這個數(shù)值輸出一定數(shù)量的脈沖信號給編碼器。該SSI_BITS為IP核可配置參數(shù)，設(shè)有默認值。2、SSI_CLK_DIV :分頻系數(shù)，數(shù)據(jù)采集子単元根據(jù)分頻系數(shù)進行分頻；3、SSI_DATA :編碼器原始數(shù)據(jù)。4、CLK :由CPU發(fā)出的時鐘信號，作為數(shù)據(jù)采集子単元的輸入時鐘，數(shù)據(jù)采集子單元接收CLK信號后分頻單元開始工作。5、SSI_START:啟動信號，由SSI_CTL控制寄存器給出，數(shù)據(jù)采集子單元接收START信號后分頻單元開始工作。6、SSI_USE_GRAY:判斷格雷碼標志位，標志位I時，進行格雷碼轉(zhuǎn)換，標志位O時，不轉(zhuǎn)換。輸出信號主要包括I、SSI_CLK:時鐘輸出信號，數(shù)據(jù)采集子單元輸出此時鐘信號給編碼器，作為編碼器的輸入時鐘源。2、SSI_C0MPLETE :采樣完成標志，數(shù)據(jù)采集子單元完成了分頻、采樣、格雷碼轉(zhuǎn)換后，向SSI_STAT狀態(tài)寄存器輸出SSI_C0MPLETE信號，當下一個時鐘到來，數(shù)據(jù)采集子単元重新接收START信號，此時SSI_STAT狀態(tài)寄存器的SSI_C0MPLETE標志位被擦除。3、SSI_REG0 :轉(zhuǎn)換成功的數(shù)據(jù)儲存。數(shù)據(jù)采集子単元接收轉(zhuǎn)換成功的數(shù)據(jù)，通過PLB總線發(fā)送給CPU。4、SSI_REG1 :轉(zhuǎn)換成功的數(shù)據(jù)儲存。數(shù)據(jù)采集子単元接收轉(zhuǎn)換成功的數(shù)據(jù)，通過PLB總線發(fā)送給CPU。[0043]5、SSI_REG2 :轉(zhuǎn)換成功的數(shù)據(jù)儲存。數(shù)據(jù)采集子単元接收轉(zhuǎn)換成功的數(shù)據(jù)，通過PLB總線發(fā)送給CPU。6、SSI_REG3 :轉(zhuǎn)換成功的數(shù)據(jù)儲存。數(shù)據(jù)采集子単元接收轉(zhuǎn)換成功的數(shù)據(jù)，通過PLB總線發(fā)送給CPU。本實用新型的工作過程為UCPU向SSI多路采集單元中的SSI_CTL控制寄存器發(fā)送控制信號，SSI_CTL控制寄存器將START信號發(fā)送給分頻單元；2、分頻單元接收START信號(來自SSI_CTL控制寄存器)、時鐘信號CLK(來自CPU)、DIV信號(來自SSI分頻寄存器)后被啟動；3、分頻單元發(fā)送分頻信號給多路編碼器(通過信號線)； 4、采樣單元采集多路編碼器數(shù)據(jù)(通過信號線)；5、采樣單元將采集后的數(shù)據(jù)發(fā)送給格雷碼轉(zhuǎn)換子模塊(通過數(shù)據(jù)線)；6、格雷碼轉(zhuǎn)換子模塊轉(zhuǎn)換數(shù)據(jù)為ニ進制；7、將轉(zhuǎn)換后的數(shù)據(jù)發(fā)送給SSI數(shù)據(jù)寄存器(通過數(shù)據(jù)線)；8、SSI數(shù)據(jù)寄存器將轉(zhuǎn)換后的數(shù)據(jù)發(fā)送給CPU。需要強調(diào)的是，本實用新型所述的實施例是說明性的，而不是限定性的，因此本實用新型并不限于具體實施方式
中所述的實施例，凡是由本領(lǐng)域技術(shù)人員根據(jù)本實用新型的技術(shù)方案得出的其他實施方式，同樣屬于本實用新型保護的范圍。
權(quán)利要求1.一種基于MicroBlaze軟核的多路SSI數(shù)據(jù)采集模塊，其特征在于包括設(shè)置在FPGA內(nèi)的CPU和SSI多路采集單元，該SSI多路采集單元由一個寄存器陣列和一個數(shù)據(jù)采集子單元連接構(gòu)成，該寄存器陣列一方面通過PLB總線與CPU相連接，另一方面與數(shù)據(jù)采集子單元相連接，該數(shù)據(jù)采集子單元通過信號線和編碼器相連接用于采集編碼器的數(shù)據(jù)并傳輸給寄存器陣列，該寄存器陣列將采集的數(shù)據(jù)通過PLB總線傳送給CPU。
2.根據(jù)權(quán)利要求I所述的一種基于MicroBlaze軟核的多路SSI數(shù)據(jù)采集模塊，其特征在于所述的寄存器陣列包括數(shù)據(jù)位寄存器SSI_BITS、控制寄存器SSI_CTL、狀態(tài)寄存器SSI_STAT、分頻系數(shù)寄存器SSI_CLKDIV和數(shù)據(jù)寄存器SSI_DATA，數(shù)據(jù)位寄存器SSI_BITS、控制寄存器SSI_CTL、狀態(tài)寄存器SSI_STAT、分頻系數(shù)寄存器SSI_CLKDIV作為控制信號與數(shù)據(jù)采集子單元相連接，數(shù)據(jù)寄存器SSI_DATA作為數(shù)據(jù)信號與數(shù)據(jù)采集子單元相連接。
3.根據(jù)權(quán)利要求I所述的一種基于MicroBlaze軟核的多路SSI數(shù)據(jù)采集模塊,其特征在于所述的數(shù)據(jù)采集子單元包括分頻單元、采樣單元、格雷碼轉(zhuǎn)換單元，分頻單元的輸入端與輸入控制信號相連接，分頻單元的輸出信號分別連接到采樣單元和編碼器，采用單元的采樣輸入端與編碼器相連接進行數(shù)據(jù)采樣，采樣單元的輸出端與格雷碼轉(zhuǎn)換單元相連接將采樣數(shù)據(jù)傳送給格雷碼轉(zhuǎn)換單元，格雷碼轉(zhuǎn)換單元進行數(shù)據(jù)轉(zhuǎn)換后傳送給寄存器陣列。
4.根據(jù)權(quán)利要求3所述的一種基于MicroBlaze軟核的多路SSI數(shù)據(jù)采集模塊，其特征在于所述的輸入控制信號包括CPU的時鐘信號CLK、控制寄存器的啟動信號START、分頻系數(shù)寄存器的分頻系數(shù)信號DIV。
5.根據(jù)權(quán)利要求I至4任一項所述的一種基于MicroBlaze軟核的多路SSI數(shù)據(jù)采集模塊，其特征在于所述的CPU為一個MicroBlaze軟核。
專利摘要本實用新型涉及一種基于MicroBlaze軟核的多路SSI數(shù)據(jù)采集模塊，其主要技術(shù)特點是包括設(shè)置在FPGA內(nèi)的MicroBlaze軟核和SSI多路采集單元，該SSI多路采集單元由一個寄存器陣列和一個數(shù)據(jù)采集子單元連接構(gòu)成，該寄存器陣列一方面通過PLB總線與CPU相連接，另一方面與數(shù)據(jù)采集子單元相連接，該數(shù)據(jù)采集子單元通過信號線和編碼器相連接用于采集編碼器的數(shù)據(jù)并傳輸給寄存器陣列，該寄存器陣列將采集的數(shù)據(jù)通過PLB總線傳送給CPU。本實用新型通過FPGA內(nèi)置的MicroBlaze軟核和SSI多路采集單元實現(xiàn)對多路編碼器的數(shù)據(jù)采集和處理功能，全部數(shù)據(jù)采集處理過程均在FPGA內(nèi)即可完成，縮短了數(shù)據(jù)傳輸途徑和運算途徑，從而提高了多路數(shù)據(jù)采集的速度，解決了數(shù)據(jù)采集過程慢、運算周期長的問題。
文檔編號G11C11/56GK202632782SQ20122032255
公開日2012年12月26日 申請日期2012年7月5日 優(yōu)先權(quán)日2012年7月5日
發(fā)明者趙哲 申請人:無錫普智聯(lián)科高新技術(shù)有限公司