專利名稱：一種多值多端口存儲器單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路存儲器技術(shù)領(lǐng)域，尤其是涉及一種多值多端口存儲器單元。
背景技術(shù)：
近年來大規(guī)模集成電路(LSI, Large Scale Integration)和超大規(guī)模集成電路(VLSI, Very Large Scale Integration)幾乎以超越Moore規(guī)律的速度發(fā)展著，即在價格不變的情況下，每隔18個月，集成電路中可容納的晶體管數(shù)量及其性能便會提升一倍。微電子工業(yè)已將芯片晶體管的尺寸從130納米減小至65納米，甚至45納米。到2018年，硅基半導(dǎo)體將達到16納米的物理極限。隨著集成電路技術(shù)向超深亞微米技術(shù)的發(fā)展，電路中的芯片越來越小，而晶體管的數(shù)量則越來越多。半導(dǎo)體工藝技術(shù)的進步，在提高芯片集成度的同時，也導(dǎo)致了芯片面積不斷增大，連接復(fù)雜性提高，互連線所占面積增大，互連線延遲(當特征尺寸達到100納米，互連線延遲將占總延遲的90%)以及互連線產(chǎn)生的其它寄生效應(yīng)(如串擾)。超大規(guī)模集成電路的進一步發(fā)展正遭遇巨大障礙。這些困難被認為源于一個事實，即VLSI系統(tǒng)的復(fù)雜功能僅依靠一種非常基本的晶體管開關(guān)功能來實現(xiàn)，而且系統(tǒng)功能的加強僅是依托簡單地通過增加集成芯片上的晶體管的數(shù)量來達到。因此，若能增強單個晶體管(開關(guān)器件)所具有的邏輯功能，并提高互連線的信息攜帶量，則可增加單位面積的數(shù)據(jù)處理能力并能減少互連線數(shù)，從而提高了空間和時間的利用率(例如，與傳統(tǒng)二值邏輯相比較，三值邏輯可以減少33%的互連線)。鑒于以上情況，目前國際上對開發(fā)多值邏輯器件，增強其信息處理能力的研究相當重視。所謂多值邏輯，是相對于二值邏輯而言，是指其邏輯信號的取值較多的邏輯。如從數(shù)字信號的傳輸與存儲來看，由于二值信號是信息最少的數(shù)字信號形式，因此多值信號由于能攜帶更多的信息量而較二值信號具有明顯的優(yōu)越性。多值邏輯的理論框架與體系結(jié)構(gòu)已經(jīng)越來越成熟，多值邏輯電路在提高芯片信息密度的研究正在展開，尤其是在多值存儲方面已經(jīng)取得了一定的研究成果，如英特爾和摩托羅拉公司提出的多值只讀存儲器(MROM)，K. ff. Current提出基于傳統(tǒng)CMOS工藝的多值隨機存儲器(MSRAM)以及Ugur Qilingiroglu提出的基于八個晶體管單元的多值存儲器和多值觸發(fā)器電路。同時也出現(xiàn)了一些非傳統(tǒng)MOSFET器件架構(gòu)，例如，神經(jīng)元MOS管和SETs MOS管。多端口存儲器是SOC系統(tǒng)中的基本器件。在圖像、語音等數(shù)字信號處理中，多端口存儲器堆扮演著重要的角色，并在很大程度上左右著系統(tǒng)的性能，例如多端口存儲器的速度通常決定整個SOC芯片的工作速度。為此，多值多端口存儲器電路的研究具有現(xiàn)實意義。目前，存儲器單元主要采用標準6T SRAM，6T SRAM是現(xiàn)在主流存儲器的結(jié)構(gòu)，其存儲單元部分的電路圖如圖I所示，其主要由兩個存儲NMOS管Ml和M2，兩個存儲PMOS管BI和B2構(gòu)成的相互耦合的反相器來存儲一位數(shù)據(jù)，讀寫操作通過兩個NMOS管M3和M4完成。由于圖I中所示存儲單元為傳統(tǒng)的二值邏輯電路且其端口數(shù)量只有一個，以致其信息密度較低，難以應(yīng)用于多值多端口存儲器電路。 發(fā)明內(nèi)容
本發(fā)明所要解決的技術(shù)問題是提供一種信息密度較高的多值多端口存儲器單元。本發(fā)明解決上述技術(shù)問題所采用的技術(shù)方案為一種多值多端口存儲器單元，包括文字電路、第一邏輯電路、第二邏輯電路、第三邏輯電路、寫電路和讀電路，所述的文字電路的輸出端分別與所述的第一邏輯電路、所述的第二邏輯電路和所述的第三邏輯電路連接，所述的第一邏輯電路的輸出端、所述的第二邏輯電路的輸出端、所述的第三邏輯電路的輸出端并接且其公共連接端分別與所述的文字電路的輸入端、所述的寫電路和所述的讀電路連接，所述的寫電路包括至少一個寫電路單元，所述的讀電路包括至少一個讀電路單元。所述的文字電路包括第一文字電路單元和第二文字電路單元，所述的第一文字電路單元包括第一 PMOS管和第一 NMOS管，所述的第二文字電路單元包括第二 PMOS管和第二NMOS管，所述的第一邏輯電路包括第三PMOS管，所述的第二邏輯電路包括第一傳輸門和第二傳輸門，所述的第一傳輸門的輸出端與所述的第二傳輸門的輸入端連接，所述的第三邏 輯電路包括第三NMOS管，所述的第一 PMOS管的漏極和所述的第三PMOS管的源極連接，所述的第一 PMOS管的源極、所述的第一 NMOS管的漏極、所述的第三PMOS管的柵極和所述的第一傳輸門的控制信號輸入端并接，所述的第一 NMOS管的源極接地，所述的第二 PMOS管的漏極連接電源端，所述的第二 PMOS管的源極、所述的第二 NMOS管的漏極、所述的第二傳輸門的互補控制信號輸入端和所述的第三NMOS管的柵極并接，所述的第二 NMOS管的源極與所述的第三NMOS管的漏極連接，所述的第一 PMOS管的柵極、所述的第一 NMOS管的柵極、所述的第二 PMOS管的柵極、所述的第二 NMOS管的柵極、所述的第一傳輸門的互補控制信號輸入端、所述的第二傳輸門的控制信號輸入端、所述的第三PMOS管的漏極、所述的第二傳輸門的輸出端、所述的第三NMOS管的源極、所述的讀電路單元的輸入端和所述的寫電路單元的輸入端并接，所述的第一 PMOS管的閾值大于等于-I. 2V且小于-0. 4V，所述的第二 PMOS管的閾值大于-0. 4V且小于0V，所述的第一 NMOS管的閾值大于OV且小于0. 3V，所述的第
二NMOS管的閾值大于等于0. 3V且小于I. 2V。所述的第一傳輸門和所述的第二傳輸門均為CMOS傳輸門。所述的讀電路單元和所述的寫電路單元均由一個傳輸門組成且所述的傳輸門為CMOS傳輸門。所述的第一文字電路單元為Z5文字電路，所述的第二文字電路單元為Z5文字電路。與現(xiàn)有技術(shù)相比，本發(fā)明的優(yōu)點在于通過文字電路、多個邏輯電路和包括至少一個讀電路單元的讀電路和包括至少一個寫電路單元的寫電路的結(jié)合，實現(xiàn)了多值多端口的存儲功能，提高了電路的信息密度，降低了其功耗；
當?shù)谝晃淖蛛娐穯卧胁捎瞄撝荡笥诘扔?I. 2V且小于-0. 4V的第一 PMOS管和閾值大于OV且小于0. 3V的第一 NMOS管，第二文字電路單元中采用閾值大于-0. 4V且小于OV的第二 PMOS管和閾值大于等于0. 3V且小于I. 2V的第二 NMOS管時，利用高電壓高閾值晶體管和低電壓低閾值晶體管來實現(xiàn)多閾值的文字電路，通過多閾值的文字電路和導(dǎo)通開關(guān)功能合并，實現(xiàn)多值多端口存儲功能，且本發(fā)明的多值多端口存儲器單元的信息密度與標準6T SRAM相比有61%的提高，具有更好的噪聲容限和低功耗特性；
當?shù)诙壿嬰娐分械牡谝粋鬏旈T和第二傳輸門均為CMOS傳輸門，讀電路單元和寫電路單兀均由一個傳輸門組成且該傳輸門也為CMOS傳輸門時,可以實現(xiàn)中間電平0. 6V的完整傳輸。


圖I為現(xiàn)有技術(shù)中的存儲單元的電路 圖2為本發(fā)明的原理框 圖3為本發(fā)明的電路原理 圖4為本發(fā)明的實施例的三值三端口存儲器單元的電路 圖5為本發(fā)明的實施例的模擬波形 圖6為本發(fā)明的實施例中的文字電路的電壓傳輸特性曲線； 圖7為本發(fā)明的實施例在不同PVT環(huán)境下的靜態(tài)噪聲容限。
具體實施例方式以下結(jié)合附圖實施例對本發(fā)明作進一步詳細描述。如圖2所示，一種多值多端口存儲器單元，包括文字電路I、第一邏輯電路2、第二邏輯電路3、第三邏輯電路4、寫電路5和讀電路6，文字電路I的輸出端分別與第一邏輯電 路2、第二邏輯電路3和第三邏輯電路4連接，第一邏輯電路2的輸出端、第二邏輯電路3的輸出端、第三邏輯電路4的輸出端并接且其公共連接端分別與文字電路I的輸入端、寫電路5和讀電路6連接，寫電路5包括至少一個寫電路單元，讀電路6包括至少一個讀電路單元。如圖3所示，文字電路I包括第一文字電路單元11和第二文字電路單元12，第一文字電路單元11為P 5文字電路，第二文字電路單元12為Z 5文字電路，第一文字電路單元11包括第一 PMOS管Pl和第一 NMOS管NI，第二文字電路單元12包括第二 PMOS管P2和第二 NMOS管N2，第一邏輯電路2包括第三PMOS管P3，第二邏輯電路3包括第一傳輸門Tl和第二傳輸門T2,第一傳輸門Tl的輸出端與第二傳輸門T2的輸入端連接,第三邏輯電路4包括第三NMOS管N3，第一 PMOS管Pl的漏極和第三PMOS管P3的源極連接，第一 PMOS管Pl的源極、第一 NMOS管NI的漏極、第三PMOS管P3的柵極和第一傳輸門Tl的控制信號輸入端并接，第一 NMOS管NI的源極接地，第二 PMOS管P2的漏極連接電源端，第二 PMOS管P2的源極、第二 NMOS管N2的漏極、第二傳輸門T2的互補控制信號輸入端和第三NMOS管N3的柵極并接，第二 NMOS管N2的源極與第三NMOS管N3的漏極連接，第一 PMOS管Pl的柵極、第一 NMOS管NI的柵極、第二 PMOS管P2的柵極、第二 NMOS管N2的柵極、第一傳輸門Tl的互補控制信號輸入端、第二傳輸門T2的控制信號輸入端、第三PMOS管P3的漏極、第二傳輸門T2的輸出端、第三NMOS管N3的源極、各個讀電路單元的輸入端和各個寫電路單元的輸入端并接，第一 PMOS管Pl的閾值大于等于-I. 2V且小于-0. 4V，第二 PMOS管P2的閾值大于-0. 4V且小于0V，第一 NMOS管NI的閾值大于OV且小于0. 3V，第二 NMOS管N2的閾值為大于等于0. 3V且小于I. 2V。本發(fā)明中的第一傳輸門Tl和第二傳輸門T2可以均為CMOS傳輸門，讀電路單兀和寫電路單?？梢跃梢粋€傳輸門組成且該傳輸門也為CMOS傳輸門。實施例當本發(fā)明中的寫電路5包括一個寫電路單元且寫電路單元由第三傳輸門T3組成，讀電路6包括兩個讀電路單元，分別為第一讀電路單元和第二讀電路單元，其中第一讀電路單元由第四傳輸門T4組成，第二讀電路單元由第五傳輸門T5組成時，我們可以得到一種三值三端口存儲器單元，其中三個端口為2個讀端口和I個寫端口。如圖4所示，一種三值三端口存儲器單元，包括第一 PMOS管Pl、第二 PMOS管P2、第三PMOS管P3、第一 NMOS管NI、第二 NMOS管N2、第三NMOS管N3、第一傳輸門Tl、第二傳輸門T2、第三傳輸門T3、第四傳輸門T4和第五傳輸門T5。第一 PMOS管Pl的漏極和第三PMOS管P3的源極連接，第一PMOS管Pl的源極、第一 NMOS管NI的漏極、第三PMOS管P3的柵極和第一傳輸門Tl的控制信號輸入端并接于第一文字輸出節(jié)點N，第一 NMOS管NI的源極接地，第二 PMOS管P2的漏極連接電源端，第二 PMOS管P2的源極、第二 NMOS管N2的漏極、第二傳輸門T2的互補控制信號輸入端和第三NMOS管N3的柵極并接于第二文字輸出節(jié)點M,第二 NMOS管N2的源極與第三NMOS管N3的漏極連接，第一 PMOS管Pl的柵極、第一 NMOS管NI的柵極、第二 PMOS管P2的柵極、第二 NMOS管N2的柵極、第一傳輸門Tl的互補控制信號輸入端、第二傳輸門T2的控制信號輸入端、第三PMOS管P3的漏極、第二傳輸門T2的輸出端、 第三NMOS管N3的源極、第三傳輸門T3的輸入端、第四傳輸門T4的輸入端和第五傳輸門T5的輸入端并接于存儲節(jié)點S，第一傳輸門Tl的輸出端與第二傳輸門T2的輸入端連接，其中第一 PMOS管Pl的閾值大于等于-I. 2V且小于-0. 4V，第二 PMOS管P2的閾值大于-0. 4V且小于0V，第一 NMOS管NI的閾值大于OV且小于0. 3V，第二 NMOS管N2的閾值為大于等于0. 3V且小于I. 2V。三值三端口存儲器單元包括三個邏輯電平，分別為第一邏輯電平V0、第二邏輯電平Vl和第三邏輯電平V2。其中，第一邏輯電平VO等于GND且從第二 NMOS管N2的源極輸出，第二邏輯電平Vl等于VDD/2且從第一傳輸門Tl的輸入端接入，第三邏輯電平V2等于到VDD且從第一 PMOS管Pl的漏極輸出。在存儲節(jié)點S的存儲電壓Vs決定Z5文字電路及
5文字電路的行為。假設(shè)Z 5文字電路和5文字電路的閾值電壓分別為Vn和Vt2。在第二文字輸出節(jié)點M (存儲電壓為Vm)的Z 5文字電路決定第三NMOS管N3和第二傳輸門T2的開關(guān)行為。在第一文字輸出節(jié)點N (存儲電壓為Vn)的Z5文字電路決定第三PMOS管P3和第一傳輸門Tl的開關(guān)行為。因此，存儲節(jié)點S分為三個邏輯，分別為邏輯O、邏輯I和邏輯2，其中該三個邏輯必然存在一個穩(wěn)定的狀態(tài)，其具體原理如下所述
1)邏輯0:KS < Vn時，由于Vm = VDD和Vn 二 VDD，第三NMOS管N3和第一傳輸門Tl導(dǎo)通，但第三PMOS管P3和第二傳輸門T2關(guān)斷。通道PATHO導(dǎo)通；通道PATHl和通道PATH2關(guān)斷。因此，只有邏輯0時存儲節(jié)點S是導(dǎo)通的，并且Ks= Ktl是一個穩(wěn)定的狀態(tài)；
2)邏輯I:KT1 < Vs < Vt2時，由于Km 二 0和Vn = VDD，第一傳輸門Tl和第二傳輸門T2都導(dǎo)通，但第三NMOS管N3和第三PMOS管P3關(guān)斷。通道PATHl導(dǎo)通；通道PATHO和通道PATH2被關(guān)斷。因此，只有邏輯I時存儲節(jié)點S導(dǎo)通，并且Ks= V1是一個穩(wěn)定的狀態(tài)；
3)邏輯2:KS) Kt2時，由于Km 二 0和Kn 二 0，第三PMOS管P3和第二傳輸門T2都導(dǎo)通，但第三NMOS管N3和第一傳輸門Tl關(guān)斷。通道PATH2導(dǎo)通，通道PATHl和通道PATH2關(guān)斷。因此，只有邏輯2時存儲節(jié)點S導(dǎo)通，并且Ks= K2是一個穩(wěn)定的狀態(tài)。本實施例中，第三傳輸門T3,第四傳輸門T4和第五傳輸門T5控制存儲節(jié)點S，第三傳輸門T3的互補控制信號輸入端與外部電路的互補寫字線‘Ci連接，第三傳輸門T3的控制信號輸入端與外部電路的寫字線wwlO連接，第四傳輸門
T4的互補控制信號輸入端與外部電路的第一互補讀字線連接，第四傳輸門T4的控制信號輸入端與外部電路的第一讀字線rwlO連接，第五傳輸門T5的互補控制信號輸入端與外部電路的第二互補讀字線jnsll ,第五傳輸門T5的控制信號輸入端與外部電路的第二讀字線rwll連接,第三傳輸門T3的輸出端(即寫端口)、第四傳輸門T4的輸出端(即第一讀端口)和第五傳輸門T5的輸出端(即第二讀端口)分別與外部電路連接，由此實現(xiàn)三值三端口存儲器單元與外部電路進行交換數(shù)據(jù)。采用TSMC65nm low-power CMOS工藝器件參數(shù)，對本實施例的三值三端口存儲器單元進行計算機模擬，模擬時設(shè)定邏輯值I和邏輯值2電壓分別為0. 6V與I. 2V，并取NMOS管的寬長比為120nm/65nm，PMOS管的寬長比為240nm/65nm。圖5給出了本實施例的模擬波形。分析圖5可以發(fā)現(xiàn)，該三值三端口存儲器單元的最高工作頻率大約為1.0GHz (最壞情況下，期限為980ps)，符合三值寄存器堆的設(shè)計要求，經(jīng)分析，證明所設(shè)計的電路邏輯功能正確。 在多值多端口存儲器單元中，關(guān)鍵的問題是如何設(shè)置不同邏輯值Ks之間的電壓差A(yù) V.通常定義4是2 K的整數(shù)倍數(shù)。在設(shè)計多值多端口存儲器單元時，文字電路I的電壓傳輸特性決定了Zl V0本實施例中文字電路I的電壓傳輸特性曲線如圖6所示，其中，TT (typical-N/typical-P)表示電路中的NMOS管和PMOS管都為常規(guī)速度傳輸模式，SS(slow-N/slow-P)表示電路中的NMOS管和PMOS管都為慢速傳輸模式，F(xiàn)F (fast-N/fast-P)表示電路中的NMOS管和PMOS管都為快速傳輸模式。當0<TS (T1時，第二 NMOS管N2關(guān)斷，而第二 PMOS管P2導(dǎo)通，5文字電路輸出VDD ;第一 NMOS管NI關(guān)斷，而第一 PMOS管Pl導(dǎo)通，Z5文字電路輸出VDD。本發(fā)明也對靜態(tài)噪聲容限(S匪)進行優(yōu)化。本實施例的三值三端口存儲器單元中，為了獲取最大靜態(tài)噪聲容限，文字電路I閾值電壓設(shè)置在兩個邏輯值的中間狀態(tài)。因此，穩(wěn)定狀態(tài)的噪聲容限為Zl K/2。本實施例的三值三端口存儲器單元在不同PVT環(huán)境下的靜態(tài)噪聲容限S匪如圖7所示，其中，TT (typical-N/typical-P)表示電路中的NMOS管和PMOS管都為常規(guī)速度傳輸模式，SS(slow-N/slow-P)表示電路中的NMOS管和PMOS管都為慢速傳輸模式，F(xiàn)F (fast-N/fast-P)表示電路中的NMOS管和PMOS管都為快速傳輸模式，SF(slow-N/fast-P)表示電路中的NMOS管為慢速傳輸模式和PMOS管為快速傳輸模式，F(xiàn)S(fast-N/slow-P)表示電路中的NMOS管為快速傳輸模式和PMOS管為慢速傳輸模式。本發(fā)明中，多值多端口存儲器單元的端口數(shù)量的增加可以通過增加寫電路5中寫電路單元的數(shù)量和讀電路6中讀電路單元的數(shù)量來實現(xiàn)。
權(quán)利要求
1.一種多值多端口存儲器單元，其特征在于包括文字電路、第一邏輯電路、第二邏輯電路、第三邏輯電路、寫電路和讀電路，所述的文字電路的輸出端分別與所述的第一邏輯電路、所述的第二邏輯電路和所述的第三邏輯電路連接，所述的第一邏輯電路的輸出端、所述的第二邏輯電路的輸出端、所述的第三邏輯電路的輸出端并接且其公共連接端分別與所述的文字電路的輸入端、所述的寫電路和所述的讀電路連接，所述的寫電路包括至少一個寫電路單元,所述的讀電路包括至少一個讀電路單元。
2.根據(jù)權(quán)利要求I所述的一種多值多端口存儲器單元，其特征在于所述的文字電路包括第一文字電路單元和第二文字電路單元，所述的第一文字電路單元包括第一 PMOS管和第一 NMOS管，所述的第二文字電路單元包括第二 PMOS管和第二 NMOS管，所述的第一邏輯電路包括第三PMOS管，所述的第二邏輯電路包括第一傳輸門和第二傳輸門，所述的第一傳輸門的輸出端與所述的第二傳輸門的輸入端連接，所述的第三邏輯電路包括第三NMOS管，所述的第一 PMOS管的漏極和所述的第三PMOS管的源極連接，所述的第一 PMOS管的源極、所述的第一 NMOS管的漏極、所述的第三PMOS管的柵極和所述的第一傳輸門的控制信號輸入端并接，所述的第一 NMOS管的源極接地，所述的第二 PMOS管的漏極連接電源端，所述的 第二 PMOS管的源極、所述的第二 NMOS管的漏極、所述的第二傳輸門的互補控制信號輸入端和所述的第三NMOS管的柵極并接，所述的第二 NMOS管的源極與所述的第三匪OS管的漏極連接，所述的第一 PMOS管的柵極、所述的第一 NMOS管的柵極、所述的第二 PMOS管的柵極、所述的第二 NMOS管的柵極、所述的第一傳輸門的互補控制信號輸入端、所述的第二傳輸門的控制信號輸入端、所述的第三PMOS管的漏極、所述的第二傳輸門的輸出端、所述的第三NMOS管的源極、所述的讀電路單元的輸入端和所述的寫電路單元的輸入端并接，所述的第一PMOS管的閾值大于等于-I. 2V且小于-0. 4V，所述的第二 PMOS管的閾值大于_0. 4V且小于0V，所述的第一 NMOS管的閾值大于OV且小于0. 3V，所述的第二 NMOS管的閾值大于等于0. 3V且小于I. 2V。
3.根據(jù)權(quán)利要求2所述的一種多值多端口存儲器單元，其特征在于所述的第一傳輸門和所述的第二傳輸門均為CMOS傳輸門。
全文摘要
本發(fā)明公開了一種多值多端口存儲器單元，包括文字電路、第一邏輯電路、第二邏輯電路、第三邏輯電路、寫電路和讀電路，文字電路的輸出端分別與第一邏輯電路、第二邏輯電路和第三邏輯電路連接，第一邏輯電路的輸出端、第二邏輯電路的輸出端、第三邏輯電路的輸出端并接且其公共連接端分別與文字電路的輸入端、寫電路和讀電路連接，寫電路包括至少一個寫電路單元，讀電路包括至少一個讀電路單元；優(yōu)點是實現(xiàn)了多值多端口的存儲功能，提高了電路的信息密度，降低了其功耗。
文檔編號G11C11/413GK102723105SQ20121019734
公開日2012年10月10日 申請日期2012年6月15日 優(yōu)先權(quán)日2012年6月15日
發(fā)明者張學龍, 張躍軍, 汪鵬君 申請人:寧波大學