高帶寬存儲(chǔ)器和少故障差分異或的制作方法
【專利摘要】本發(fā)明涉及高帶寬存儲(chǔ)器和少故障差分異或，提供了一種高帶寬多讀存儲(chǔ)設(shè)備，包括多個(gè)存儲(chǔ)塊、多個(gè)地址輸入總線和多個(gè)輸出數(shù)據(jù)總線。存儲(chǔ)塊包括輔助性存儲(chǔ)塊，且每個(gè)存儲(chǔ)塊包括幾個(gè)包括輔助性存儲(chǔ)子塊的存儲(chǔ)子塊。輸出數(shù)據(jù)總線輸出與地址相對(duì)應(yīng)的數(shù)據(jù)，該地址在多讀操作期間與地址輸入總線相對(duì)應(yīng)。地址與存儲(chǔ)塊的存儲(chǔ)子塊的單個(gè)存儲(chǔ)子塊相對(duì)應(yīng)。本發(fā)明還提供了包括選擇邏輯電路、預(yù)充電路和多路復(fù)用器的差分異或電路。該選擇邏輯電路提供與單端輸入信號(hào)相對(duì)應(yīng)的互補(bǔ)輸出信號(hào)。在評(píng)估階段，多路復(fù)用器提供差分輸出信號(hào)。
【專利說(shuō)明】高帶寬存儲(chǔ)器和少故障差分異或
[0001]相關(guān)申請(qǐng)的交叉引用
[0002]依據(jù)《美國(guó)法典》第三十五章，第一百--h九條，本申請(qǐng)要求于2015年2月19日提交的美國(guó)臨時(shí)專利申請(qǐng)62/118，454優(yōu)先權(quán)的權(quán)益，此處通過(guò)引用將其全部?jī)?nèi)容結(jié)合與此。
技術(shù)領(lǐng)域
[0003]本描述一般涉及存儲(chǔ)器電路，并且更具體而言，但非排外地，涉及高帶寬存儲(chǔ)器和少故障差分異或(Exclusive 0R，X0R)。
【背景技術(shù)】
[0004]需要高存儲(chǔ)器帶寬的網(wǎng)絡(luò)處理器可使用相當(dāng)大且實(shí)現(xiàn)昂貴的多端口存儲(chǔ)器位單元。例如，基于多端口存儲(chǔ)器位單元的寄存器文件存儲(chǔ)器可使用4端口存儲(chǔ)器位單元(每個(gè)使用4組通門(mén))或4讀端口存儲(chǔ)器位單元(使用4組串行晶體管(例如NFET)為讀端口和通門(mén)為寫(xiě)端口)。但是，這些位單元大體面積昂貴，且最常被用于小容量寄存器文件應(yīng)用?，F(xiàn)有的位單元和相關(guān)的存儲(chǔ)器架構(gòu)不適用于網(wǎng)絡(luò)處理器所需要的大容量存儲(chǔ)器。
【發(fā)明內(nèi)容】
[0005]根據(jù)本發(fā)明示例性實(shí)施例，提供了一種高帶寬多讀存儲(chǔ)設(shè)備，設(shè)備包括:多個(gè)存儲(chǔ)塊，多個(gè)存儲(chǔ)塊中的每個(gè)存儲(chǔ)塊包括多個(gè)存儲(chǔ)子塊，其中，多個(gè)存儲(chǔ)塊包括輔助性存儲(chǔ)塊，多個(gè)存儲(chǔ)子塊包括輔助性存儲(chǔ)子塊;多個(gè)地址輸入總線:以及多個(gè)輸出數(shù)據(jù)總線，配置為輸出與多個(gè)地址相對(duì)應(yīng)的數(shù)據(jù)，其中，在多讀操作期間，多個(gè)地址與多個(gè)地址輸入總線相對(duì)應(yīng);其中，多個(gè)地址與多個(gè)存儲(chǔ)塊中的一個(gè)存儲(chǔ)塊的多個(gè)存儲(chǔ)子塊中的單個(gè)存儲(chǔ)子塊相對(duì)應(yīng)。
[0006]多個(gè)輸出數(shù)據(jù)總線中的至少部分輸出數(shù)據(jù)總線配置為通過(guò)一個(gè)或多個(gè)異或門(mén)耦合至除單個(gè)存儲(chǔ)子塊外的至少兩個(gè)存儲(chǔ)子塊。
[0007]多個(gè)輸出數(shù)據(jù)總線的第一輸出數(shù)據(jù)總線配置為輸出與多個(gè)地址的第一地址相對(duì)應(yīng)的數(shù)據(jù)，第一地址在多讀操作期間與多個(gè)地址輸入總線的第一地址輸入總線相對(duì)應(yīng)，其中，輔助性存儲(chǔ)子塊中的不是所述輔助性存儲(chǔ)塊的一部分的各個(gè)輔助性存儲(chǔ)子塊配置為包含主要輔助性數(shù)據(jù)，并且其中，至少一個(gè)異或門(mén)配置為提供主要輔助性數(shù)據(jù)，且配置為在寫(xiě)操作期間，接收來(lái)自多個(gè)存儲(chǔ)塊中的不同塊的多個(gè)存儲(chǔ)子塊中的至少兩個(gè)存儲(chǔ)子塊的輸入數(shù)據(jù)，多個(gè)存儲(chǔ)子塊中的至少兩個(gè)存儲(chǔ)子塊包括各輔助性存儲(chǔ)子塊。
[0008]作為輔助性存儲(chǔ)塊的一部分的每個(gè)輔助性存儲(chǔ)子塊配置為包含次級(jí)輔助性數(shù)據(jù)，其中至少一個(gè)異或門(mén)配置為提供次級(jí)輔助性數(shù)據(jù)，且配置為在寫(xiě)操作期間，接收來(lái)自多個(gè)存儲(chǔ)塊中的至少兩個(gè)存儲(chǔ)塊的多個(gè)存儲(chǔ)子塊中的至少兩個(gè)存儲(chǔ)子塊的輸入數(shù)據(jù)。
[0009]輔助性存儲(chǔ)塊的最后一個(gè)輔助性存儲(chǔ)子塊配置為包含三級(jí)輔助性數(shù)據(jù)，其中，至少一個(gè)異或門(mén)配置為提供三級(jí)輔助性數(shù)據(jù)，且配置為在寫(xiě)操作期間，接收來(lái)自輔助性存儲(chǔ)塊的至少兩個(gè)存儲(chǔ)子塊的輸入數(shù)據(jù)。
[0010]第二輸出數(shù)據(jù)總線配置為輸出與多個(gè)地址的第二地址相對(duì)應(yīng)的數(shù)據(jù)，第二地址在多讀操作期間與第二地址輸入總線相對(duì)應(yīng)，其中，第二輸出數(shù)據(jù)總線耦合至第一讀異或門(mén)，第一讀異或門(mén)配置為接收來(lái)自多個(gè)存儲(chǔ)塊中的第一存儲(chǔ)塊的一個(gè)存儲(chǔ)子塊的數(shù)據(jù)和多個(gè)存儲(chǔ)塊中的第一存儲(chǔ)塊的一個(gè)輔助性存儲(chǔ)子塊的數(shù)據(jù)，其中，第一存儲(chǔ)塊的一個(gè)存儲(chǔ)子塊和第一存儲(chǔ)塊的一個(gè)輔助性存儲(chǔ)子塊不同。
[0011]多個(gè)輸出數(shù)據(jù)總線的第三輸出數(shù)據(jù)總線配置為輸出與多個(gè)地址的第三地址相對(duì)應(yīng)的數(shù)據(jù)，第三地址在多讀操作期間與多個(gè)地址輸入總線的第三地址輸入總線相對(duì)應(yīng)，其中，第三輸出數(shù)據(jù)總線耦合至第二讀異或門(mén)，第二讀異或門(mén)配置為接收來(lái)自多個(gè)存儲(chǔ)塊中的第二存儲(chǔ)塊的一個(gè)存儲(chǔ)子塊的數(shù)據(jù)和第二存儲(chǔ)塊的一個(gè)輔助性存儲(chǔ)子塊的數(shù)據(jù)，其中，第二存儲(chǔ)塊的一個(gè)存儲(chǔ)子塊和第二存儲(chǔ)塊的一個(gè)輔助性存儲(chǔ)子塊不同。
[0012]該設(shè)備進(jìn)一步包括與多個(gè)存儲(chǔ)子塊的每個(gè)存儲(chǔ)子塊相對(duì)應(yīng)的數(shù)據(jù)輸出路徑，其中，數(shù)據(jù)輸出路徑包括耦合至輸出異或門(mén)的多路復(fù)用器，其中，多個(gè)輸出異或門(mén)連接形成菊花鏈異或樹(shù)，并且其中，存儲(chǔ)子塊的感測(cè)放大器配置為將數(shù)據(jù)傳至菊花鏈異或樹(shù)的一個(gè)異或門(mén)中。
[0013]根據(jù)本發(fā)明示例性實(shí)施例，提供了一種差分異或電路，電路包括:選擇邏輯電路，配置為接收單端輸入信號(hào)和時(shí)鐘信號(hào)，以及提供與單端輸入信號(hào)相對(duì)應(yīng)的互補(bǔ)輸出信號(hào)；預(yù)充電路，配置為在預(yù)充電階段，為輸出節(jié)點(diǎn)預(yù)充電；以及多路復(fù)用器，配置為接收差分輸入信號(hào)和互補(bǔ)輸出信號(hào)，以及在評(píng)估階段，在輸出節(jié)點(diǎn)提供差分輸出信號(hào)。
[0014]差分輸出信號(hào)配置為依賴于單端輸入信號(hào)，并且其中，差分輸出信號(hào)包括差分輸入信號(hào)或差分輸入信號(hào)的互補(bǔ)中的一個(gè)。
[0015]預(yù)充階段和評(píng)估階段基于時(shí)鐘信號(hào)的不同狀態(tài)，并且其中，電路在多個(gè)異或階段實(shí)現(xiàn)。
[0016]選擇邏輯電路包括兩個(gè)反相器和一個(gè)或多個(gè)包括NAND或NOR門(mén)的邏輯門(mén)，其中，多路復(fù)用器包括兩個(gè)交叉耦合MOS通門(mén)，并且其中，預(yù)充電路包括至少兩個(gè)MOS晶體管，至少兩個(gè)MOS晶體管在至少兩個(gè)MOS晶體管的共柵節(jié)點(diǎn)接收時(shí)鐘信號(hào)。
[0017]根據(jù)本發(fā)明示例性實(shí)施例，提供了一種用于提供高帶寬多讀存儲(chǔ)設(shè)備的方法，方法包括:將存儲(chǔ)設(shè)備分割為多個(gè)存儲(chǔ)塊，多個(gè)存儲(chǔ)塊的每個(gè)存儲(chǔ)塊包括多個(gè)存儲(chǔ)子塊，其中，多個(gè)存儲(chǔ)塊包括輔助性存儲(chǔ)塊，多個(gè)存儲(chǔ)子塊包括輔助性存儲(chǔ)子塊；以及配置存儲(chǔ)設(shè)備的多個(gè)輸出數(shù)據(jù)總線以輸出與多個(gè)地址相對(duì)應(yīng)的數(shù)據(jù)，其中，多個(gè)地址在多讀操作期間與多個(gè)地址輸入總線相對(duì)應(yīng);其中，多個(gè)地址與多個(gè)存儲(chǔ)塊中的一個(gè)存儲(chǔ)塊的多個(gè)存儲(chǔ)子塊中的單個(gè)存儲(chǔ)子塊相對(duì)應(yīng)。
[0018]該方法進(jìn)一步包括通過(guò)一個(gè)或多個(gè)異或門(mén)將多個(gè)輸出數(shù)據(jù)總線中的至少部分輸出數(shù)據(jù)總線配置為耦合至除單個(gè)存儲(chǔ)子塊外的多個(gè)存儲(chǔ)子塊中的至少兩個(gè)存儲(chǔ)子塊。
[0019]該方法進(jìn)一步包括:配置多個(gè)輸出數(shù)據(jù)總線的第一輸出數(shù)據(jù)總線以輸出與多個(gè)地址的第一地址相對(duì)應(yīng)的數(shù)據(jù)，其中，第一地址在多讀操作期間與多個(gè)地址輸入總線的第一地址輸入總線相對(duì)應(yīng);在寫(xiě)操作期間，向不是輔助性存儲(chǔ)塊的一部分的各輔助性存儲(chǔ)子塊內(nèi)寫(xiě)入主要輔助性數(shù)據(jù)；以及配置至少一個(gè)異或門(mén)，以提供主要輔助性數(shù)據(jù)且在寫(xiě)操作期間接收來(lái)自包括各輔助性存儲(chǔ)子塊的各自存儲(chǔ)塊的多個(gè)存儲(chǔ)子塊中的至少兩個(gè)存儲(chǔ)子塊的輸入數(shù)據(jù)。
[0020]該方法進(jìn)一步包括:在寫(xiě)操作期間，向作為輔助性存儲(chǔ)塊的一部分的每個(gè)輔助性存儲(chǔ)子塊內(nèi)寫(xiě)入次級(jí)輔助性數(shù)據(jù);配置至少一個(gè)異或門(mén)，以提供次級(jí)輔助性數(shù)據(jù)，且在寫(xiě)操作期間，接收來(lái)自多個(gè)存儲(chǔ)塊中的至少兩個(gè)存儲(chǔ)塊的多個(gè)存儲(chǔ)子塊中的至少兩個(gè)存儲(chǔ)子塊的輸入數(shù)據(jù)。
[0021 ]該方法進(jìn)一步包括:在寫(xiě)操作期間，向輔助性存儲(chǔ)塊的最后一個(gè)輔助性存儲(chǔ)子塊內(nèi)寫(xiě)入三級(jí)輔助性數(shù)據(jù)；以及配置至少一個(gè)異或門(mén)，以提供三級(jí)輔助性數(shù)據(jù)，且在寫(xiě)操作期間，接收來(lái)自輔助性存儲(chǔ)塊的至少兩個(gè)存儲(chǔ)子塊的數(shù)據(jù)。
[0022]該方法進(jìn)一步包括:配置多個(gè)輸出數(shù)據(jù)總線的第二輸出數(shù)據(jù)總線，以通過(guò)將多個(gè)輸出數(shù)據(jù)總線的第二輸出數(shù)據(jù)總線耦合至第一讀異或門(mén)，輸出與多個(gè)地址的第二地址相對(duì)應(yīng)的數(shù)據(jù)，第二地址在多讀操作期間與多個(gè)地址輸入總線的第二地址輸入總線相對(duì)應(yīng)，其中，第一讀異或門(mén)配置為接收來(lái)自多個(gè)存儲(chǔ)塊中的第一存儲(chǔ)塊的一個(gè)存儲(chǔ)子塊的數(shù)據(jù)和第一存儲(chǔ)塊的一個(gè)輔助性存儲(chǔ)子塊的數(shù)據(jù)，其中，第一存儲(chǔ)塊的一個(gè)存儲(chǔ)子塊與第一存儲(chǔ)塊的一個(gè)輔助性存儲(chǔ)子塊不同。
[0023]該方法進(jìn)一步包括:配置第三輸出數(shù)據(jù)總線，以通過(guò)將第三輸出地址總線耦合至第二讀異或門(mén)，輸出與多個(gè)地址的第三地址相對(duì)應(yīng)的數(shù)據(jù)，第三地址在多讀操作期間與第三地址輸入總線相對(duì)應(yīng)，其中，第二讀異或門(mén)配置為接收來(lái)自多個(gè)存儲(chǔ)塊中的第二存儲(chǔ)塊的一個(gè)存儲(chǔ)子塊的數(shù)據(jù)和第二存儲(chǔ)塊的一個(gè)輔助性存儲(chǔ)子塊的數(shù)據(jù)，其中，第二存儲(chǔ)塊的一個(gè)存儲(chǔ)子塊與第二存儲(chǔ)塊的一個(gè)輔助性存儲(chǔ)子塊不同。
[0024]該方法進(jìn)一步包括:通過(guò)將多路復(fù)用器耦合至一個(gè)輸出異或門(mén)、并連接多個(gè)輸出異或門(mén)形成菊花鏈異或樹(shù)，提供與多個(gè)存儲(chǔ)子塊的每個(gè)存儲(chǔ)子塊相對(duì)應(yīng)的數(shù)據(jù)輸出路徑，并且其中，多個(gè)存儲(chǔ)子塊的一個(gè)存儲(chǔ)子塊的感測(cè)放大器配置為將數(shù)據(jù)傳入菊花鏈異或樹(shù)的多個(gè)輸出異或門(mén)之一。
【附圖說(shuō)明】
[0025]該主題技術(shù)的某些特征在所附權(quán)利說(shuō)明中闡明。但是，為了更好的解釋該技術(shù)，在以下圖中詳盡地解釋了該主題技術(shù)的幾個(gè)實(shí)施方式。
[0026]圖1是根據(jù)一個(gè)或多個(gè)實(shí)施方式的高帶寬多讀存儲(chǔ)設(shè)備的示例；
[0027]圖2是根據(jù)一個(gè)或多個(gè)實(shí)施方式的圖1中高帶寬多讀存儲(chǔ)設(shè)備的寫(xiě)電路的示例；
[0028]圖3A-圖3B是根據(jù)一個(gè)或多個(gè)實(shí)施方式的圖1中高帶寬多讀存儲(chǔ)設(shè)備的讀電路和數(shù)據(jù)輸出路徑的示例；
[0029]圖4是根據(jù)一個(gè)或多個(gè)實(shí)施方式的進(jìn)行多讀操作的示例性算法的流程圖；
[0030]圖5是根據(jù)一個(gè)或多個(gè)實(shí)施方式的高帶寬多讀存儲(chǔ)設(shè)備的方法的示例；
[0031 ]圖6A-圖6B是根據(jù)一個(gè)或多個(gè)實(shí)施方式的差分異或(XOR)電路和相應(yīng)真值表的不例；
[0032]圖7是根據(jù)一個(gè)或多個(gè)實(shí)施方式的多級(jí)差分XOR電路的示例；
[0033]圖8是根據(jù)一個(gè)或多個(gè)實(shí)施方式的應(yīng)用該主題技術(shù)的通信設(shè)備的示例。
【具體實(shí)施方式】
[0034]下文所闡明的詳細(xì)描述旨在作為該主題技術(shù)的各種配置的描述，而不是旨在表示該主題技術(shù)可實(shí)現(xiàn)的唯一配置。所示附圖被結(jié)合與此，且構(gòu)成說(shuō)明書(shū)的一部分。詳細(xì)描述包括出于提供該主題技術(shù)透徹理解的目的的具體細(xì)節(jié)。但是，對(duì)于本領(lǐng)域的那些技術(shù)人員將清晰且顯而易見(jiàn)的是，該主題技術(shù)不限于此處所闡明的具體細(xì)節(jié)，且可使用一個(gè)或多個(gè)實(shí)施方式實(shí)現(xiàn)。在一個(gè)或多個(gè)實(shí)例中，為了避免模糊化該主題技術(shù)的概念，眾所周知的結(jié)構(gòu)和部件以方框圖的形式表示。
[0035]根據(jù)該主題技術(shù)的一個(gè)或多個(gè)方面，描述了提供高帶寬存儲(chǔ)器的方法和配置。進(jìn)一步地，公開(kāi)了一種動(dòng)態(tài)少故障差分XOR樹(shù)，可被利用于實(shí)現(xiàn)該主題技術(shù)的高帶寬存儲(chǔ)器。該主題技術(shù)可被應(yīng)用在需要高帶寬存儲(chǔ)器(例如，1-2GHZ)或多端口存儲(chǔ)器的任何半導(dǎo)體設(shè)備中。公開(kāi)的高帶寬存儲(chǔ)器在電路、系統(tǒng)和產(chǎn)品層面上具有許多優(yōu)勢(shì)特點(diǎn)。例如，在電路層面上，與現(xiàn)有兩端口算法XOR存儲(chǔ)器相比，該主題技術(shù)可導(dǎo)致密度(每平方毫米讀端口)的顯著(例如，?50%)提高。系統(tǒng)優(yōu)勢(shì)包括每單位面積的額外讀帶寬或相等讀帶寬的更小面積。在產(chǎn)品層面上，由于減小模區(qū)導(dǎo)致的成本節(jié)省和由于額外讀帶寬導(dǎo)致的性能提高在所述優(yōu)勢(shì)特點(diǎn)之中。該主題技術(shù)的差分XOR樹(shù)，不僅免于額外過(guò)渡(例如，故障)，而且可大體上減少XOR外圍邏輯(例如，通過(guò)?80 % )和XOR外圍面積(例如，通過(guò)?20 % )的動(dòng)態(tài)功率，且可導(dǎo)致可預(yù)測(cè)最壞情況延遲路徑。
[0036]圖1是根據(jù)該主題技術(shù)的一個(gè)或多個(gè)實(shí)施方式的高帶寬多讀存儲(chǔ)設(shè)備100的示例。該存儲(chǔ)設(shè)備100被分割成多個(gè)(例如，3個(gè)或更多)包括輔助性存儲(chǔ)塊(以下稱“輔助性塊”)120的存儲(chǔ)塊(以下稱“塊”)110。存儲(chǔ)塊110和120中的每個(gè)包括多個(gè)包括輔助性存儲(chǔ)子塊(以下稱“輔助性子塊”)114(例如，AX和BX)的存儲(chǔ)子塊(以下稱“子塊”)112(例如，A1、A0、B1和BO)。輔助性塊120的子塊(X1、XO和XX)的個(gè)數(shù)與其他塊(例如，110)的子塊的個(gè)數(shù)相同。存儲(chǔ)設(shè)備100可為任何類型的存儲(chǔ)器，例，由6晶體管(6-T)存儲(chǔ)單元或其他存儲(chǔ)單元形成的SRAM存儲(chǔ)器。
[0037]存儲(chǔ)設(shè)備100包括多個(gè)地址輸入總線130，該地址輸入總線130包括，例如，與四個(gè)輸入地址addrA、addrB、addrC和addrD相對(duì)應(yīng)的四個(gè)地址輸入總線。存儲(chǔ)設(shè)備100還包括多個(gè)輸出數(shù)據(jù)總線140，例，doutA、doutB、doutC和douD，以輸出與多個(gè)地址相對(duì)應(yīng)的數(shù)據(jù)，該多個(gè)地址在多讀操作期間與地址輸入總線130相對(duì)應(yīng)。如此處所描述的，地址輸入總線130上的地址可與多個(gè)塊110中的一個(gè)塊的單個(gè)存儲(chǔ)子塊(例如，A1、AO、BI或BO)相對(duì)應(yīng)，其中，多個(gè)塊110在寫(xiě)操作中被寫(xiě)入輸入數(shù)據(jù)(例如，Din)。該主題技術(shù)的高帶寬、高容量存儲(chǔ)設(shè)備可在多讀單寫(xiě)實(shí)施方式中實(shí)現(xiàn)。為簡(jiǎn)便起見(jiàn)，此處描述四讀單寫(xiě)實(shí)施方式。應(yīng)當(dāng)理解，如果待讀取的多個(gè)地址屬于(例如，多行)單一子塊(例如，A1、A0、B1或B0)，多讀操作可導(dǎo)致地址沖突。該主題技術(shù)解決了此處所詳細(xì)描述的地址沖突的問(wèn)題。
[0038]多讀(例如，四讀)操作的實(shí)施方式背后的概念是以下布爾方程:如果A?B? C? D=n 并且 B ? C ? D = m，鑒于已知方程 A ?A = 0，給出:n?m=(A? (B ? B) ? (C ? C) ? (D ? D))= Aeoeoe 0 = A，其中符號(hào)e表示XOR操作。換言之，如果我們有“n”，在我們有“m”的情況下，我們可重建A。這個(gè)概念此處被用來(lái)實(shí)現(xiàn)儲(chǔ)器設(shè)備100的多讀(例如，四讀)操作，而無(wú)任何地址沖突。為了實(shí)現(xiàn)多讀操作，該主題技術(shù)使用輔助性子塊AX和BX，以解決第一和第二地址沖突，并使用輔助性塊120的子塊(例如，Xl、X0和XX)以解決第三和第四地址沖突。該輔助性子塊AX、BX、X1、X0和XX不是指任何真實(shí)地址，并且包含可用于多讀地址沖突解決的輔助性數(shù)據(jù)。應(yīng)當(dāng)理解，該主題解決方法可通過(guò)不同地分割存儲(chǔ)設(shè)備(例如，成為具有超出四個(gè)子塊的塊)而擴(kuò)展至超出4地址沖突。此處討論的四地址沖突實(shí)施方式，輔助性子塊的數(shù)據(jù)內(nèi)容通過(guò)以下布爾方程規(guī)定:
[0039]AX=AO ? Al(方程I)
[0040]BX = BO ? BI (方程2)
[0041]Π =Al ? BI(方程3)
[0042]XO=AO ? BO(方程4)
[0043]ΧΧ=Π?Χ0(方程 5)
[0044]換言之，不是輔助性存儲(chǔ)塊120—部分的每個(gè)輔助性存儲(chǔ)子塊(例如，AX或BX)包括主要輔助性數(shù)據(jù)。主要輔助性數(shù)據(jù)由至少一個(gè)XOR門(mén)提供，該XOR門(mén)在寫(xiě)操作期間接收來(lái)自包含那種輔助性存儲(chǔ)子塊的不同存儲(chǔ)塊的至少兩個(gè)存儲(chǔ)子塊(例如，AO e Al或BO e BI)的輸入數(shù)據(jù)。與輔助性存儲(chǔ)塊120相對(duì)應(yīng)的每個(gè)輔助性存儲(chǔ)子塊(例如，Xl、Χ0或XX)包含次級(jí)輔助性數(shù)據(jù)。次級(jí)輔助性數(shù)據(jù)由至少一個(gè)XOR門(mén)提供，該XOR門(mén)在寫(xiě)操作期間接收來(lái)自至少兩個(gè)存儲(chǔ)塊(例如，110或120)的至少兩個(gè)存儲(chǔ)子塊(例如，Al ? BUAO ? BO或Al ? BI ? AO ? BO)的輸入數(shù)據(jù)。正如下文所述，上述方程的XOR操作使用雙向XOR門(mén)實(shí)現(xiàn)。
[0045]圖2是根據(jù)該主題技術(shù)的一個(gè)或多個(gè)實(shí)施方式的圖1中高帶寬多讀存儲(chǔ)設(shè)備100的寫(xiě)電路200的示例。如圖2所示，為了能夠進(jìn)行多讀(例如，四讀)操作而無(wú)任何地址沖突，該主題技術(shù)使用分層X(jué)OR架構(gòu)。圖2所示的分層X(jué)OR架構(gòu)，為簡(jiǎn)便起見(jiàn)使用了雙向XOR門(mén)。在一些實(shí)施方式中，XOR門(mén)的輸入的個(gè)數(shù)取決于塊110的子塊的個(gè)數(shù)。例如，如果每個(gè)塊110的子塊的數(shù)量為四，使用三輸入XOR門(mén)。
[0046]在圖2所示的寫(xiě)電路200中，描述了對(duì)與子塊Al的第10行相對(duì)應(yīng)的地址的寫(xiě)入。第一管路時(shí)段(例如，時(shí)段I)執(zhí)行子塊Al的行10的數(shù)據(jù)(例如，Din)的實(shí)際寫(xiě)入(例如，W10)。同時(shí)，讀操作在子塊A0、B1和XO的行10中執(zhí)行。第二管路時(shí)段(例如，時(shí)段2)執(zhí)行至AX、X1和XX的寫(xiě)入操作。XOR門(mén)210被用于執(zhí)行方程I的布爾操作，即提供Al和AO的XOR JOR門(mén)220執(zhí)行方程3的布爾操作，即提供Al和BI的X0R，該XOR被寫(xiě)入輔助性塊120的子塊XI。最后，XOR 230執(zhí)行方程5的布爾操作，S卩提供XI和XO的XOR。需要注意的是，XOR 230使用XOR 220的輸出作為它的輸入之一，XOR 220的輸出被寫(xiě)入子塊XI，且與子塊XI的內(nèi)容相同。如此處所述，根據(jù)上文所討論的寫(xiě)操作，輔助性子塊AX、X1和XX的內(nèi)容，可被用來(lái)讀取來(lái)自子塊A的四個(gè)不同地址的數(shù)據(jù)。
[0047]圖3A-圖3B是根據(jù)該主題技術(shù)的一個(gè)或多個(gè)實(shí)施方式的圖1中高帶寬多讀存儲(chǔ)設(shè)備100的讀電路300A和數(shù)據(jù)輸出路徑300B的示例。該主題技術(shù)的讀操作由示例性讀電路300A執(zhí)行。圖3A所示的讀操作描述四向地址沖突的解決，其中地址端口 A、B、C和D(例如，AddrA、AddrB、AddrC和AddrD)分別從同一子塊(例如，塊110的AI)訪問(wèn)行1、11、12和13。換句話說(shuō)，地址A從與子塊Al的行1相對(duì)應(yīng)的地址中訪問(wèn)數(shù)據(jù);地址B從與子塊Al的行11相對(duì)應(yīng)的地址中訪問(wèn)數(shù)據(jù);地址C從與子塊Al的行12相對(duì)應(yīng)的地址中訪問(wèn)數(shù)據(jù);地址D從與子塊Al的行13相對(duì)應(yīng)的地址中訪問(wèn)數(shù)據(jù)。需要注意的是，地址A、B、C和D并非訪問(wèn)子塊A的同一行，但是由于地址A、B、C和D都與同一物理子塊Al的行相對(duì)應(yīng)，因此這仍然是地址沖突。需要注意的是，所有地址訪問(wèn)相同地址的情況以同樣的方式處理。
[0048]讀操作按如下的方式進(jìn)行。地址端口A訪問(wèn)子塊Al的行10并在DOUTA上輸出數(shù)據(jù)。地址端口B無(wú)法同時(shí)使用子塊Al，所以讀取子塊AO和AX的行11(例如，Rll)，數(shù)據(jù)輸出為DOUTB。需要注意的是，使用XOR門(mén)310，通過(guò)執(zhí)行AO ? AX = AO ? (Al ? AO) =Al，通過(guò)先前所描述的方法再造端口 B的數(shù)據(jù)。地址端口 C無(wú)法同時(shí)使用子塊Al或AO或AX，所以讀取子塊BI和Xl的行12，數(shù)據(jù)被XOR門(mén)312所異或并傳至如DOUTC的各自輸出端口。地址端口 D無(wú)法同時(shí)使用已被訪問(wèn)的子塊，所以由XOR門(mén)314和316讀取子塊BO、BX、XO和XX的行13，XOR門(mén)314和316輸出的數(shù)據(jù)一同被XOR門(mén)318所異或，且傳至如DOUTD的各自輸出端口。為簡(jiǎn)便起見(jiàn)，示出如DOUTD的被發(fā)送的數(shù)據(jù)的異或在兩個(gè)平行階段被進(jìn)行。在一些實(shí)施方式中，異或可串行進(jìn)行，以提供相同的邏輯結(jié)果。
[0049 ]圖3B是一些關(guān)鍵數(shù)據(jù)輸出路徑電路的電路示意圖。該示意圖表示由SRAM塊320、感測(cè)放大器330和每個(gè)數(shù)據(jù)端口的不相同的數(shù)據(jù)輸出路徑所描繪的SRAM核心單元。每個(gè)數(shù)據(jù)路徑包括兩輸入多路復(fù)用器(例如，340A、340B、340C或340D)，緊隨其后為各個(gè)XOR門(mén)(例如，350A、350B、350C或350D)。圖3B的電路示意圖代表圖1中存儲(chǔ)設(shè)備100的每個(gè)子塊的列線電路。進(jìn)入電路頂部的輸入RDA_IN、RDB_IN、RDC_IN和RDD_IN來(lái)自耦合(例如，直接上方)至數(shù)據(jù)輸出路徑300B的子塊中的相似數(shù)據(jù)輸出路徑電路的輸出。
[0050]當(dāng)讀操作被進(jìn)行時(shí)，傳至每個(gè)輸出端口的數(shù)據(jù)或是來(lái)自于感測(cè)放大器的數(shù)據(jù)的緩沖版本，或通過(guò)異或數(shù)據(jù)而再造，其中，異或數(shù)據(jù)來(lái)自于各種子塊的感測(cè)放大器。XOR門(mén)350A、350B、350C和350D以菊花鏈方連接，來(lái)自子塊的感測(cè)放大器(例如，330)的數(shù)據(jù)332可傳入菊花鏈XOR樹(shù)中的之一，其中，菊花鏈XOR樹(shù)由多路復(fù)用器(例如，340A)和相對(duì)應(yīng)的XOR門(mén)(例如，350A)形成。端口選取信號(hào)PSA、PSB、PSC和PSD來(lái)控制來(lái)自感測(cè)放大器330的數(shù)據(jù)是否被傳入XOR樹(shù)(例如，對(duì)于給定端口 )或O是否被傳入那個(gè)XOR樹(shù)。傳O進(jìn)入XOR樹(shù)，表示來(lái)自當(dāng)前子塊的數(shù)據(jù)未被用來(lái)生成進(jìn)入給定端口的數(shù)據(jù)。
[0051]在一些實(shí)施方式中，數(shù)據(jù)輸出路徑300B的操作如下所述。如果存儲(chǔ)器組中的WL被激發(fā)，至那個(gè)存儲(chǔ)器組的端口選擇輸入也被激發(fā)。端口選擇信號(hào)PSA、PSB、PSC和PSD是對(duì)于每個(gè)組都不相同的獨(dú)熱信號(hào)(one-hot signal)。從感測(cè)放大器332傳導(dǎo)數(shù)據(jù)332，意味著數(shù)據(jù)332是需要一同被異或的數(shù)據(jù)集的一部分，以生成端口的數(shù)據(jù)(例如，RDA)。傳導(dǎo)O指示數(shù)據(jù)332不與該端口相對(duì)應(yīng)。為特定端口設(shè)置除一個(gè)PS信號(hào)(例如，PSA)之外的其他所有PS信號(hào)為O，意味著不存在地址沖突，且來(lái)自那個(gè)組的數(shù)據(jù)332使用XOR門(mén)(例如，350A)進(jìn)行緩沖并傳導(dǎo)至輸出。由于每個(gè)子塊的XOR門(mén)350A、350B、350C和350D被一同菊花式鏈接，對(duì)于每個(gè)端口適合的數(shù)據(jù)出現(xiàn)在菊花鏈的結(jié)束端。
[0052]圖4是根據(jù)該主題技術(shù)的一個(gè)或多個(gè)實(shí)施方式的進(jìn)行多讀操作的示例性算法400的流程圖。此處所描述的多讀操作應(yīng)用于，例如圖3A的讀電路。算法開(kāi)始于控制操作方框410，在方框410中，檢測(cè)主端口上(例如，圖3A的Al端口)是否被請(qǐng)求進(jìn)行讀操作。如果回答為否，執(zhí)行控制操作方框430。否則，如果回答為是，該控制傳至操作方框420，其中讀操作在主端口進(jìn)行，且各個(gè)地址中的內(nèi)容在主端口(例如，如D0UTA)被輸出，且控制傳至控制操作方框430。在控制操作方框430中，檢測(cè)下一端口是否被請(qǐng)求進(jìn)行讀操作。如果回答為否，不進(jìn)行讀操作。但是，如果回答為是，控制傳至控制操作方框440。在控制方框440中，檢測(cè)是否與先前端口存在沖突(例如，地址屬于單個(gè)存儲(chǔ)子塊)。如果無(wú)沖突發(fā)生，在操作方框450中，實(shí)行常規(guī)讀操作而無(wú)異或，該輸出傳至適當(dāng)端口，且控制傳至操作方框430。否則，如果回答為是，在操作方框460中，讀取無(wú)沖突的最低層子塊(例如，圖3A的A0)的相同行(例如，圖3A的Rll)并與各自的輔助性子塊(例如，AX)異或，該結(jié)果被輸出至相應(yīng)輸出端口，且控制傳至控制操作方框430。
[0053]在一些實(shí)施方式中，算法400由本地處理器執(zhí)行，例如，網(wǎng)絡(luò)交換機(jī)或路由器的處理器或控制器，或遠(yuǎn)程處理器，如云處理器。在一個(gè)或多個(gè)實(shí)施方式中，算法400可以在諸如現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)的固件或硬件中實(shí)現(xiàn)。
[0054]圖5是根據(jù)該主題技術(shù)的一個(gè)或多個(gè)實(shí)施方式的提供高帶寬多讀存儲(chǔ)設(shè)備的方法500的示例。出于解釋性的目的，此處描述的示例性方法500的方框是串行或線性發(fā)生。但是，該示例性方法500的多個(gè)方框可并行發(fā)生。此外，示例性方法500的方框不需要以示出順序執(zhí)行，和/或，示例性方法500的一個(gè)或多個(gè)方框不需要被執(zhí)行。
[0055]根據(jù)方法500，存儲(chǔ)設(shè)備(例如，圖1的100)被分割為包括輔助性存儲(chǔ)塊(例如圖1的120)的多個(gè)存儲(chǔ)塊(例如圖1的110)，每個(gè)存儲(chǔ)塊包括幾個(gè)存儲(chǔ)子塊(例如，圖1的Al、AO、B1、BO) (510)，其中，存儲(chǔ)子塊包括輔助性存儲(chǔ)子塊(例如，圖1的Ax或BX)。在多讀操作期間，存儲(chǔ)設(shè)備的多個(gè)輸出數(shù)據(jù)總線(例如，圖1的140)輸出與地址(例如，圖1的Addr A、AddrB、AddrC或AddrD)相對(duì)應(yīng)的數(shù)據(jù)，其中，該地址與地址輸入總線(例如，圖1的130)相對(duì)應(yīng)(520)。
[0056]圖6A-圖6B是根據(jù)該主題技術(shù)的一個(gè)或多個(gè)實(shí)施方式的差分異或(XOR)電路600A和相應(yīng)的真值表600B的示例。在一個(gè)或多個(gè)實(shí)施方式中，差分XOR電路600A包括選擇邏輯電路610、多路復(fù)用器620和預(yù)充電路630。選擇邏輯電路610接收單端輸入信號(hào)602和時(shí)鐘信號(hào)604，且提供與單端輸入信號(hào)602相對(duì)應(yīng)的互補(bǔ)輸出信號(hào)606和608。在一些實(shí)施方式中，選擇邏輯電路610包括反相器612和614，以及與非門(mén)616和618。與非門(mén)616接收來(lái)自反相器614的輸出信號(hào)(類似于信號(hào)602)和時(shí)鐘信號(hào)604作為輸入，且提供輸出信號(hào)606。與非門(mén)618接收來(lái)自反相器612的輸出信號(hào)(例如，信號(hào)6 O 2的反相形式)和時(shí)鐘信號(hào)作為輸入，且提供輸出信號(hào)608。在一個(gè)或多個(gè)方面，選擇邏輯電路610可使用NOR門(mén)實(shí)現(xiàn)。
[0057]多路復(fù)用器620接收差分輸入信號(hào)BT和BF以及互補(bǔ)輸出信號(hào)606和608，且在評(píng)估階段(例如，當(dāng)時(shí)鐘信號(hào)604為高時(shí))，在輸出節(jié)點(diǎn)632和634提供差分輸出信號(hào)(例如OUTT和0UTF)。在一個(gè)或多個(gè)實(shí)施方式中，多路復(fù)用器620可通過(guò)交叉耦合的兩個(gè)MOS通門(mén)實(shí)現(xiàn)，其中，兩個(gè)MOS通門(mén)可由例如PMOS晶體管對(duì)T1-T2和T3-T4形成。在評(píng)估階段期間，輸入信號(hào)602(例如，A)需要穩(wěn)定至下一預(yù)充階段，其中，下一預(yù)充階段在時(shí)鐘信號(hào)604過(guò)渡至低時(shí)開(kāi)始。在一些實(shí)施方式中，多路復(fù)用器620可另外的方式實(shí)現(xiàn)，例如，通過(guò)NMOS通門(mén)或在其他配置中。
[0058]在預(yù)充階段期間，預(yù)充電路630給輸出節(jié)點(diǎn)632和634預(yù)充電至高水平(邏輯I)。預(yù)充電路630通過(guò)晶體管T5和T6以及選擇性晶體管T7來(lái)實(shí)現(xiàn)。晶體管T5-T7是PMOS晶體管，但也可通過(guò)NMOS晶體管來(lái)實(shí)現(xiàn)。時(shí)鐘信號(hào)604控制晶體管T5-T7的共柵極，并且當(dāng)晶體管T5-T7為低時(shí)，允許晶體管T5和T6給輸出節(jié)點(diǎn)632和634預(yù)充電至電源電壓VDD水平。如真值表600b所不，差分輸出信號(hào)OUTT和OUTF取決于單端輸入信號(hào)602(例如，A)，并且可與差分輸入信號(hào)(BT和BF)相同或可與差分輸入信號(hào)的互補(bǔ)相同。例如，當(dāng)A為邏輯O時(shí)，OUTT和OUTF與BT和BF分別相同。但是，當(dāng)A為邏輯I時(shí)，OUTT和OUTF分別為BT和BF的互補(bǔ)。當(dāng)在評(píng)估階段時(shí)，真值表600b與輸入信號(hào)BT和BF的差分XOR真值表一致，該真值表確認(rèn)電路600A的操作為差分X0R。XOR電路600A的少故障本質(zhì)可從真值表600b中看出，該真值表表示在評(píng)估階段，只有BT和BF其中之一可變低或?yàn)榈停易鳛槠浣Y(jié)果，隨后只有一路輸出(0UTT或0UTF)可變低。但是，在現(xiàn)有的XOR電路中，依照輸入的到達(dá)時(shí)間，可在輸出上看出多個(gè)過(guò)渡。
[0059]在一些實(shí)施方式中，少故障和低動(dòng)態(tài)功率XOR電路600A可被應(yīng)用以實(shí)現(xiàn)圖2、3A和3B的XOR門(mén)，以消除額外過(guò)渡、減少XOR外圍邏輯(例如，通過(guò)?80 % )和XOR外圍面積(例如，通過(guò)?20%)的動(dòng)態(tài)功率，以及實(shí)現(xiàn)可預(yù)測(cè)最壞情況延遲路徑。
[0060]如此處所解釋的，在一些實(shí)施方式中，X0R電路600A可在多個(gè)XOR時(shí)段實(shí)現(xiàn)。
[0061]圖7是根據(jù)該主題技術(shù)的一個(gè)或多個(gè)實(shí)施方式的多階段差分XOR電路700的示例。多階段差分XOR電路700所示的是如何連接上文所描述的XOR電路當(dāng)中的四個(gè)(例如，710-1至710-4)以構(gòu)成5輸入XOR功能，其中，5輸入XOR功能可對(duì)輸入A0、Al、A2、A3和B上實(shí)現(xiàn)XOR功能AO e Al e A2 e A3 e B A輸入為單端輸入，由反相器704轉(zhuǎn)換為差分。在一些應(yīng)用中，XOR功能間的物理距離可很大，因?yàn)樗枰缭介L(zhǎng)線，如圖7所示，電阻器720-1至720-4用于表示XOR電路710-1至710-4所跨越的長(zhǎng)線。感測(cè)放大器740用于感測(cè)XOR樹(shù)差分輸出的小差分信號(hào)，以在感測(cè)放大器740的輸出節(jié)點(diǎn)742給出最終單端輸出信號(hào)(OUT)。每個(gè)XOR電路710的結(jié)構(gòu)與XOR電路600A相似，且每個(gè)階段(例如，710-3)的BT和BF輸入是已通過(guò)長(zhǎng)線(例如，由電阻器720-2標(biāo)示)的前一個(gè)階段(例如，710-2)的OUTT和0UTF。該4階段差分XOR電路700僅為示例，更多階段可以以相似方式耦合，以形成更大的XOR樹(shù)。
[0062]圖8是根據(jù)該主題技術(shù)的一個(gè)或多個(gè)實(shí)施方式的應(yīng)用該主題技術(shù)特征的通信設(shè)備800的示例。通信設(shè)備800的示例包括以太網(wǎng)絡(luò)的以太網(wǎng)交換機(jī)，如包括數(shù)據(jù)中心網(wǎng)絡(luò)、企業(yè)網(wǎng)絡(luò)或其他專用網(wǎng)絡(luò)的專用網(wǎng)絡(luò)。通信設(shè)備800包括若干輸入端口 IPl-1Pn和多個(gè)輸出端口EPl-EPm。在一個(gè)或多個(gè)實(shí)施方式中，一個(gè)或多個(gè)輸入端口 IPl-1Pn可從另一交換機(jī)和網(wǎng)絡(luò)的端點(diǎn)設(shè)備接收數(shù)據(jù)包。通信設(shè)備800進(jìn)一步包括硬件部件，例如應(yīng)用型特定用途集成電路(ASIC)810(在一些實(shí)施方式中，可作為現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)來(lái)實(shí)現(xiàn))、緩沖器820、處理器830、存儲(chǔ)器840和軟件模塊850。
[0063]在一些實(shí)施方式中，ASIC810可包括可操作以實(shí)行PHY電路的功能的合適的邏輯、電路、接口和/或代碼。緩沖器820包括合適的邏輯、電路系統(tǒng)、代碼和/或接口，可操作上述邏輯、電路系統(tǒng)、代碼和/或接口以接收和存儲(chǔ)和/或延遲用于通過(guò)一個(gè)或多個(gè)輸出端口EPl-EPm通信的數(shù)據(jù)塊。處理器830包括可保證通信設(shè)備800的處理數(shù)據(jù)和/或控制操作的合適的邏輯、電路系統(tǒng)和/或代碼。在這點(diǎn)上，處理器830可保證提供控制信號(hào)至通信設(shè)備800的各種其他部分。處理器830還控制通信設(shè)備800的各種部分之間的數(shù)據(jù)傳送。此外，處理器830可保證操作系統(tǒng)或以其他方式執(zhí)行代碼的的實(shí)現(xiàn)以管理通信設(shè)備800的操作。處理器830還可執(zhí)行圖4的算法400，以進(jìn)行存儲(chǔ)器840的多讀操作。
[0064]存儲(chǔ)器840包括合適的邏輯、電路系統(tǒng)和/或代碼，上述邏輯、電路系統(tǒng)和/或代碼可保證各種不同類型的信息(例如，接收數(shù)據(jù)、生成數(shù)據(jù)、代碼和/或配置信息)的存儲(chǔ)。存儲(chǔ)器840包括，例如RAM、R0M、閃存和/或磁存儲(chǔ)器。在該主題技術(shù)的各種實(shí)施方式中，存儲(chǔ)器840可包括RAM、DRAM、SRAM、T-RAM、Z-RAM、TTRAM或任何其他存儲(chǔ)介質(zhì)。存儲(chǔ)器840可包括軟件模塊850，該軟件模塊850當(dāng)由處理器(例如，處理器830)執(zhí)行時(shí)，可執(zhí)行ASIC 810的一些或全部功能。在一些實(shí)施方式中，軟件模塊850包括代碼，該代碼當(dāng)由處理器執(zhí)行時(shí)，可實(shí)行如通信設(shè)備800的配置的功能。
[0065]在一些實(shí)施方式中，存儲(chǔ)器840是寬帶多端口存儲(chǔ)器，如圖1的存儲(chǔ)設(shè)備100，且存儲(chǔ)器840包括該主題技術(shù)的少故障XOR樹(shù)(例如，圖6A的600A)。這可導(dǎo)致與現(xiàn)有的兩端口算法XOR存儲(chǔ)器相比的密度顯著(例如，約50 % )的提高、由于減小模區(qū)的成本節(jié)省和由于附加同步讀操作能力的性能提高。使用本主題技術(shù)的差分XOR樹(shù)，可大體上減少XOR外圍邏輯(例如，通過(guò)80 % )和XOR外圍面積(例如，通過(guò)約20 % )的動(dòng)態(tài)功率，且可導(dǎo)致可預(yù)測(cè)最壞情況延遲路徑。
[0066]本領(lǐng)域的那些技術(shù)人員應(yīng)當(dāng)理解，此處所描述的各種示意性方框、模塊、元件、部件和方法可作為電子硬件、計(jì)算機(jī)軟件或二者的結(jié)合實(shí)現(xiàn)。為了示出硬件和軟件的這個(gè)可互換性，各種示意性方框、模塊、元件、部件和方法在上文中一般從功能角度而言來(lái)描述。此類功能是否作為硬件或軟件實(shí)現(xiàn)取決于施加于整個(gè)系統(tǒng)的特定應(yīng)用和設(shè)計(jì)限制。技術(shù)工人可以不同的方法對(duì)每個(gè)特定應(yīng)用實(shí)現(xiàn)所描述的功能。各種部件和方框可不同地安排(例如，以不同的順序安排或以不同的方法分割)，而全部不脫離該主題技術(shù)的范圍。
[0067]如此處所使用，位于一系列項(xiàng)之前的短語(yǔ)“至少其一”，以及術(shù)語(yǔ)“和”或“或”來(lái)區(qū)分所述多項(xiàng)的任意一個(gè)，更改整個(gè)列表而非列表的每個(gè)部分(即，每個(gè)項(xiàng))。短語(yǔ)“至少其一”不要求所列每項(xiàng)的至少其一的選擇;而是，該短語(yǔ)允許包括所述多項(xiàng)的任何一個(gè)的至少其一和/或所述多項(xiàng)的任意組合的至少其一和/或每項(xiàng)的至少其一。通過(guò)示例的方法，短語(yǔ)“A、B和C的至少其一”或“A、B或C的至少其一”每個(gè)指代僅A、僅B或僅C;A、B和C的任意組合;和/或每個(gè)A、B和C的至少其一。
[0068]諸如方面、該方面、另一方面、一些方面、一個(gè)或多個(gè)方面、實(shí)現(xiàn)方式、該實(shí)現(xiàn)方式、另一實(shí)現(xiàn)方式、一些實(shí)現(xiàn)方式、一個(gè)或多個(gè)實(shí)現(xiàn)方式、實(shí)施方式、該實(shí)施方式、另一實(shí)施方式、一些實(shí)施方式、一個(gè)或多個(gè)實(shí)施方式、配置、該配置、另一配置、一些配置、一個(gè)或多個(gè)配置、該主題技術(shù)、該公開(kāi)內(nèi)容、本公開(kāi)內(nèi)容、其其他變體等是為方便，而非意味著涉及此類短語(yǔ)的實(shí)施方式對(duì)該主題技術(shù)是至關(guān)重要的，或此類公開(kāi)內(nèi)容適用于該主題技術(shù)的所有配置。涉及此類短語(yǔ)(多個(gè)短語(yǔ))的公開(kāi)內(nèi)容可適用于所有配置或一個(gè)或多個(gè)配置。涉及此類短語(yǔ)(多個(gè)短語(yǔ))的公開(kāi)內(nèi)容可提供一個(gè)或多個(gè)實(shí)例。諸如方面或一些方面的短語(yǔ)可指代一個(gè)或多個(gè)方面，反之亦然，且這類似地適用于其他前述的短語(yǔ)。
[0069]此處，單詞“示例性”被用來(lái)意指“充當(dāng)實(shí)例、例子或示出”。此處描述為“示例性”或“實(shí)例”的任何實(shí)施方式并不一定詮釋為比其他實(shí)施方式優(yōu)選的或有優(yōu)勢(shì)的。并且，在術(shù)語(yǔ)“包含”、“具有”等被用于描述或權(quán)利說(shuō)明的程度上，此類術(shù)語(yǔ)旨在以與術(shù)語(yǔ)“包括”類似的方式而有包含性，因?yàn)楫?dāng)應(yīng)用時(shí)，“包括”在權(quán)利說(shuō)明中被闡釋為過(guò)渡詞。
[0070]貫穿這個(gè)公開(kāi)內(nèi)容(對(duì)本領(lǐng)域的那些普通技術(shù)人員而言已知或之后將要被知)所描述的各種方面的元件的所有結(jié)構(gòu)和功能對(duì)等物，此處明確通過(guò)引用將其結(jié)合與此，并且旨在被權(quán)利說(shuō)明所囊括。并且，此處所公開(kāi)的事物中，沒(méi)有旨在不考慮是否此類公開(kāi)內(nèi)容是否在權(quán)利說(shuō)明中明確敘述而貢獻(xiàn)于公眾的。沒(méi)有權(quán)利說(shuō)明元件將依據(jù)《美國(guó)法典》第三十五章，第一百一十二條，第六段而詮釋，除非所述元件使用短語(yǔ)“用于……的方法”明確敘述，或在方法權(quán)利說(shuō)明的情況下所述元件使用短語(yǔ)“用于......的步驟”敘述。
[0071]提供先前描述，以保證本領(lǐng)域的任何技術(shù)人員實(shí)踐此處所描述的各種方面。對(duì)這些方面的各種更改對(duì)應(yīng)本領(lǐng)域的那些技術(shù)人員而言將是顯而易見(jiàn)的，且此處所規(guī)定的一般原則可被運(yùn)用于其他方面。因此，權(quán)利說(shuō)明并非旨在限于此處所示的方面，但被給予與該語(yǔ)言權(quán)利要求一致的整個(gè)范圍，除非明確如此陳述，其中對(duì)單數(shù)元件的指代并非旨在意指“一個(gè)和只有一個(gè)”，而是“一個(gè)或多個(gè)”。除非另外明確陳述，術(shù)語(yǔ)“一些”指代一個(gè)或多個(gè)。陽(yáng)性代詞(例如，他的)包括陰性和中性(例如，她的和它的)，并且反之亦然。標(biāo)題和副標(biāo)題，如果存在，是僅為方便使用而非限制該主題技術(shù)。
【主權(quán)項(xiàng)】
1.一種高帶寬多讀存儲(chǔ)設(shè)備，所述設(shè)備包括: 多個(gè)存儲(chǔ)塊，所述多個(gè)存儲(chǔ)塊中的每個(gè)存儲(chǔ)塊包括多個(gè)存儲(chǔ)子塊，其中，所述多個(gè)存儲(chǔ)塊包括輔助性存儲(chǔ)塊，所述多個(gè)存儲(chǔ)子塊包括輔助性存儲(chǔ)子塊； 多個(gè)地址輸入總線:以及 多個(gè)輸出數(shù)據(jù)總線，配置為輸出與多個(gè)地址相對(duì)應(yīng)的數(shù)據(jù)，其中，在多讀操作期間，所述多個(gè)地址與所述多個(gè)地址輸入總線相對(duì)應(yīng)； 其中，所述多個(gè)地址與所述多個(gè)存儲(chǔ)塊中的一個(gè)存儲(chǔ)塊的所述多個(gè)存儲(chǔ)子塊中的單個(gè)存儲(chǔ)子塊相對(duì)應(yīng)。2.根據(jù)權(quán)利要求1所述的設(shè)備，其中，所述多個(gè)輸出數(shù)據(jù)總線中的至少部分輸出數(shù)據(jù)總線配置為通過(guò)一個(gè)或多個(gè)異或門(mén)耦合至除所述單個(gè)存儲(chǔ)子塊外的至少兩個(gè)存儲(chǔ)子塊。3.根據(jù)權(quán)利要求1所述的設(shè)備，其中，所述多個(gè)輸出數(shù)據(jù)總線的第一輸出數(shù)據(jù)總線配置為輸出與所述多個(gè)地址的第一地址相對(duì)應(yīng)的數(shù)據(jù)，所述第一地址在所述多讀操作期間與所述多個(gè)地址輸入總線的第一地址輸入總線相對(duì)應(yīng)，其中，所述輔助性存儲(chǔ)子塊中的不是所述輔助性存儲(chǔ)塊的一部分的各輔助性存儲(chǔ)子塊配置為包含主要輔助性數(shù)據(jù)，并且其中，至少一個(gè)異或門(mén)配置為提供所述主要輔助性數(shù)據(jù)，且配置為在寫(xiě)操作期間，接收來(lái)自所述多個(gè)存儲(chǔ)塊中的不同塊的所述多個(gè)存儲(chǔ)子塊中的至少兩個(gè)存儲(chǔ)子塊的輸入數(shù)據(jù)，所述多個(gè)存儲(chǔ)子塊中的所述至少兩個(gè)存儲(chǔ)子塊包括所述各輔助性存儲(chǔ)子塊。4.根據(jù)權(quán)利要求1所述的設(shè)備，其中，作為所述輔助性存儲(chǔ)塊的一部分的每個(gè)輔助性存儲(chǔ)子塊配置為包含次級(jí)輔助性數(shù)據(jù)，其中至少一個(gè)異或門(mén)配置為提供所述次級(jí)輔助性數(shù)據(jù)，且配置為在寫(xiě)操作期間，接收來(lái)自所述多個(gè)存儲(chǔ)塊中的至少兩個(gè)存儲(chǔ)塊的所述多個(gè)存儲(chǔ)子塊中的至少兩個(gè)存儲(chǔ)子塊的輸入數(shù)據(jù)。5.根據(jù)權(quán)利要求1所述的設(shè)備，其中，所述輔助性存儲(chǔ)塊的最后一個(gè)輔助性存儲(chǔ)子塊配置為包含三級(jí)輔助性數(shù)據(jù)，其中，至少一個(gè)異或門(mén)配置為提供所述三級(jí)輔助性數(shù)據(jù)，且配置為在寫(xiě)操作期間，接收來(lái)自所述輔助性存儲(chǔ)塊的至少兩個(gè)存儲(chǔ)子塊的輸入數(shù)據(jù)。6.根據(jù)權(quán)利要求1所述的設(shè)備，其中，第二輸出數(shù)據(jù)總線配置為輸出與所述多個(gè)地址的第二地址相對(duì)應(yīng)的數(shù)據(jù)，所述第二地址在所述多讀操作期間與第二地址輸入總線相對(duì)應(yīng)，其中，所述第二輸出數(shù)據(jù)總線耦合至第一讀異或門(mén)，所述第一讀異或門(mén)配置為接收來(lái)自所述多個(gè)存儲(chǔ)塊中的第一存儲(chǔ)塊的一個(gè)存儲(chǔ)子塊的數(shù)據(jù)和所述多個(gè)存儲(chǔ)塊中的所述第一存儲(chǔ)塊的一個(gè)輔助性存儲(chǔ)子塊的數(shù)據(jù)，其中，所述第一存儲(chǔ)塊的所述一個(gè)存儲(chǔ)子塊和所述第一存儲(chǔ)塊的所述一個(gè)輔助性存儲(chǔ)子塊不同。7.根據(jù)權(quán)利要求1所述的設(shè)備，其中，所述多個(gè)輸出數(shù)據(jù)總線的第三輸出數(shù)據(jù)總線配置為輸出與所述多個(gè)地址的第三地址相對(duì)應(yīng)的數(shù)據(jù)，所述第三地址在所述多讀操作期間與所述多個(gè)地址輸入總線的第三地址輸入總線相對(duì)應(yīng)，其中，所述第三輸出數(shù)據(jù)總線耦合至第二讀異或門(mén)，所述第二讀異或門(mén)配置為接收來(lái)自所述多個(gè)存儲(chǔ)塊中的第二存儲(chǔ)塊的一個(gè)存儲(chǔ)子塊的數(shù)據(jù)和所述第二存儲(chǔ)塊的一個(gè)輔助性存儲(chǔ)子塊的數(shù)據(jù)，其中，所述第二存儲(chǔ)塊的所述一個(gè)存儲(chǔ)子塊和所述第二存儲(chǔ)塊的所述一個(gè)輔助性存儲(chǔ)子塊不同。8.根據(jù)權(quán)利要求1所述的設(shè)備，進(jìn)一步包括與所述多個(gè)存儲(chǔ)子塊的每個(gè)存儲(chǔ)子塊相對(duì)應(yīng)的數(shù)據(jù)輸出路徑，其中，所述數(shù)據(jù)輸出路徑包括耦合至輸出異或門(mén)的多路復(fù)用器，其中，多個(gè)輸出異或門(mén)連接形成菊花鏈異或樹(shù)，并且其中，存儲(chǔ)子塊的感測(cè)放大器配置為將數(shù)據(jù)傳至所述菊花鏈異或樹(shù)的一個(gè)異或門(mén)中。9.一種差分異或電路，所述電路包括: 選擇邏輯電路，配置為接收單端輸入信號(hào)和時(shí)鐘信號(hào)，以及提供與所述單端輸入信號(hào)相對(duì)應(yīng)的互補(bǔ)輸出信號(hào)； 預(yù)充電路，配置為在預(yù)充電階段，為輸出節(jié)點(diǎn)預(yù)充電；以及 多路復(fù)用器，配置為接收差分輸入信號(hào)和所述互補(bǔ)輸出信號(hào)，以及在評(píng)估階段，在所述輸出節(jié)點(diǎn)提供差分輸出信號(hào)。10.—種用于提供高帶寬多讀存儲(chǔ)設(shè)備的方法，所述方法包括: 將存儲(chǔ)設(shè)備分割為多個(gè)存儲(chǔ)塊，所述多個(gè)存儲(chǔ)塊的每個(gè)存儲(chǔ)塊包括多個(gè)存儲(chǔ)子塊，其中，所述多個(gè)存儲(chǔ)塊包括輔助性存儲(chǔ)塊，所述多個(gè)存儲(chǔ)子塊包括輔助性存儲(chǔ)子塊;以及配置所述存儲(chǔ)設(shè)備的多個(gè)輸出數(shù)據(jù)總線以輸出與多個(gè)地址相對(duì)應(yīng)的數(shù)據(jù)，其中，所述多個(gè)地址在多讀操作期間與多個(gè)地址輸入總線相對(duì)應(yīng)； 其中， 所述多個(gè)地址與所述多個(gè)存儲(chǔ)塊中的一個(gè)存儲(chǔ)塊的所述多個(gè)存儲(chǔ)子塊中的單個(gè)存儲(chǔ)子塊相對(duì)應(yīng)。
【文檔編號(hào)】G06F13/16GK105912484SQ201610090389
【公開(kāi)日】2016年8月31日
【申請(qǐng)日】2016年2月18日
【發(fā)明人】特拉維斯·黑比希, 米龍·比埃, 卡爾·蒙策爾, 理查德·約翰·斯特凡妮
【申請(qǐng)人】美國(guó)博通公司